JPH03121612A - 入力パルスコントロール回路 - Google Patents
入力パルスコントロール回路Info
- Publication number
- JPH03121612A JPH03121612A JP1260418A JP26041889A JPH03121612A JP H03121612 A JPH03121612 A JP H03121612A JP 1260418 A JP1260418 A JP 1260418A JP 26041889 A JP26041889 A JP 26041889A JP H03121612 A JPH03121612 A JP H03121612A
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- JP
- Japan
- Prior art keywords
- signal
- input
- input pulse
- flip
- pulse
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力パルスコントロール回路に関し、特にカウ
ンタ等への入力パルス信号をコントロールするための入
力パルスコントロール回路に関する。
ンタ等への入力パルス信号をコントロールするための入
力パルスコントロール回路に関する。
従来、この種の入力パルスコントロール回路の例として
、第５図に示すようにカウンタ４のクロック入力端子Ｃ
に、ＡＮＤ回路３により入力パルス信号入力端子ＣＬＫ
から入力された入力パルス信号と入力パルス信号をコン
トロールするなめイネーブル信号入力端子ＥＮから入力
されたイネーブル信号のＡＮＤをとった信号を入力した
ものがある。
、第５図に示すようにカウンタ４のクロック入力端子Ｃ
に、ＡＮＤ回路３により入力パルス信号入力端子ＣＬＫ
から入力された入力パルス信号と入力パルス信号をコン
トロールするなめイネーブル信号入力端子ＥＮから入力
されたイネーブル信号のＡＮＤをとった信号を入力した
ものがある。
第６図は第５図の入力パルスコントロール回路のタイミ
ングチャートを示したもので、イネーブル信号入力端子
ＥＮから入力されるイネーブル信号が高レベル（以後Ｈ
レベル）の時、入力パルス信号入力端子ＣＬＫからの入
力パルス信号がカウンタ４のクロック入力端子Ｃへ供給
する。
ングチャートを示したもので、イネーブル信号入力端子
ＥＮから入力されるイネーブル信号が高レベル（以後Ｈ
レベル）の時、入力パルス信号入力端子ＣＬＫからの入
力パルス信号がカウンタ４のクロック入力端子Ｃへ供給
する。
従来の入力パルスコントロール回路は、第５図に示した
ように、イネーブル信号入力端子ＥＮからのイネーブル
信号がＨレベルの信号には常に入力パルス信号入力端子
ＣＬＫからの入力パルス信号がカウンタへ供給されるた
め、第６図のＴＩ。
ように、イネーブル信号入力端子ＥＮからのイネーブル
信号がＨレベルの信号には常に入力パルス信号入力端子
ＣＬＫからの入力パルス信号がカウンタへ供給されるた
め、第６図のＴＩ。
Ｔ２に示したように、イネーブル信号と入力パルス信号
の位置関係によりカウンタへ供給される信号のパルス幅
が短かくなることがある。
の位置関係によりカウンタへ供給される信号のパルス幅
が短かくなることがある。
このようにパルス幅が変化するとカウンタ４が動作した
りしなかったりするおそれがあり、誤動作の原因となる
という欠点がある。
りしなかったりするおそれがあり、誤動作の原因となる
という欠点がある。
本発明の目的はパルス幅が変化することのない入力パル
スコントロール回路を供給することにある。
スコントロール回路を供給することにある。
本発明の入力パルスコントロール回路は、入力されたク
ロック信号を遅延及び反転させる反転遅延回路と、前記
反転遅延回路の出力信号の変化に応答してイネーブル信
号をラッチするフリップ７０ツブと、前記フリップフロ
ップの出力信号が一論理レベルの時に前記クロック信号
に応答したパルス信号を出力する手段とを有することを
特徴とする。
ロック信号を遅延及び反転させる反転遅延回路と、前記
反転遅延回路の出力信号の変化に応答してイネーブル信
号をラッチするフリップ７０ツブと、前記フリップフロ
ップの出力信号が一論理レベルの時に前記クロック信号
に応答したパルス信号を出力する手段とを有することを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の入力パルスコントロール回路の一実施
例を示すブロック図である。ＥＮはイネーブル信号入力
端子でカウンタに入力パルス信号を入力する時にハイレ
ベルが入力される。ＣＬＫは入力パルス信号入力端子で
カウンタに入力すべきパルス信号が入力される。１は反
転遅延回路で入力パルス信号入力端子から入力されたパ
ルス信号を遅延して反転出力する。２はフリップフロッ
プで反転遅延回路１からのパルス信号の立上りで、イネ
ーブル信号入力端子ＥＮから入力されたイネーブル信号
をラッチする。３はＡＮＤ回路で入力パルス信号入力端
子ＣＬＫから入力されたパルス信号とフリップフロップ
２から出力された信号のＡＮＤを出力する。４はカウン
タでありＣはクロック信号入力である。
例を示すブロック図である。ＥＮはイネーブル信号入力
端子でカウンタに入力パルス信号を入力する時にハイレ
ベルが入力される。ＣＬＫは入力パルス信号入力端子で
カウンタに入力すべきパルス信号が入力される。１は反
転遅延回路で入力パルス信号入力端子から入力されたパ
ルス信号を遅延して反転出力する。２はフリップフロッ
プで反転遅延回路１からのパルス信号の立上りで、イネ
ーブル信号入力端子ＥＮから入力されたイネーブル信号
をラッチする。３はＡＮＤ回路で入力パルス信号入力端
子ＣＬＫから入力されたパルス信号とフリップフロップ
２から出力された信号のＡＮＤを出力する。４はカウン
タでありＣはクロック信号入力である。
第２図は第１図に示す回路の各入出力端子の動作を示し
たタイミングチャートでＨはハイレベルしはロウレベル
を示す、フリップフロップ２は、反転遅延回路１によっ
て入力パルス信号入力端子ＣＬＫから入力されたパルス
信号を遅延し反転した信号の立上り、すなわちパルス信
号のロウレベルの部分でイネーブル信号をラッチする。
たタイミングチャートでＨはハイレベルしはロウレベル
を示す、フリップフロップ２は、反転遅延回路１によっ
て入力パルス信号入力端子ＣＬＫから入力されたパルス
信号を遅延し反転した信号の立上り、すなわちパルス信
号のロウレベルの部分でイネーブル信号をラッチする。
従ってイネーブル信号変化がクロック信号の変化と同期
していなくても、フリップフロップ２により、イネーブ
ル信号の変化がクロック信号の立上りと一致するため、
フリップフロップ２の出力信号とクロック信号を入力と
するＡＮＤ回路３の出力のパルス幅は常に一定となる。
していなくても、フリップフロップ２により、イネーブ
ル信号の変化がクロック信号の立上りと一致するため、
フリップフロップ２の出力信号とクロック信号を入力と
するＡＮＤ回路３の出力のパルス幅は常に一定となる。
本実施例ではフリップフロップ２はクロック信号の立上
りに応じてイネーブル信号をラッチしたが、クロック信
号の立下りに応じてラッチしても同様の効果が得られる
。
りに応じてイネーブル信号をラッチしたが、クロック信
号の立下りに応じてラッチしても同様の効果が得られる
。
第３図は本発明の第２の実施例を示すブロック図である
。５はＮＡＮＤＡＮＤ回路力パルス信号入力端子ＣＬＫ
から入力されたパルス信号とフリップフロップ２から出
力された信号のＮＡＮＤを出力する。その他の構成は第
１の実施例と同じである。
。５はＮＡＮＤＡＮＤ回路力パルス信号入力端子ＣＬＫ
から入力されたパルス信号とフリップフロップ２から出
力された信号のＮＡＮＤを出力する。その他の構成は第
１の実施例と同じである。
第４図は第３図に示す回路の各入出力端子の動作を示し
たタイミングチャートでＨはハイレベル、Ｌはロウレベ
ルである０反転遅延回路１及びフリップフロップ２まで
の動作は第１の実施例と同じであり、フリップフロップ
２から出力された信号と入力パルス信号入力端子ＣＬＫ
から入力されたパルス信号のＮＡＮＤをとれば、イネー
ブル信号によりコントロールされさらにパルス幅が常に
一定の入力パルス信号をカウンタへ供給することができ
る。
たタイミングチャートでＨはハイレベル、Ｌはロウレベ
ルである０反転遅延回路１及びフリップフロップ２まで
の動作は第１の実施例と同じであり、フリップフロップ
２から出力された信号と入力パルス信号入力端子ＣＬＫ
から入力されたパルス信号のＮＡＮＤをとれば、イネー
ブル信号によりコントロールされさらにパルス幅が常に
一定の入力パルス信号をカウンタへ供給することができ
る。
以上説明したように本発明は入力パルス信号を遅延の後
反転させる反転遅延回路と、反転遅延回路からの出力で
イネーブル信号をラッチするためのフリップフロップを
用いることにより、常に一定のパルス幅をもつ入力パル
ス信号をカウンタへ供給することができカウンタの誤動
作を防止できるという効果がある。
反転させる反転遅延回路と、反転遅延回路からの出力で
イネーブル信号をラッチするためのフリップフロップを
用いることにより、常に一定のパルス幅をもつ入力パル
ス信号をカウンタへ供給することができカウンタの誤動
作を防止できるという効果がある。
【図面の簡単な説明】
第１図は本発明の入力パルスコントロール回路の第１の
実施例を示すブロック図、第２図は第１図の回路の各入
出力端子の動作を示したタイミングチャート、第３図は
本発明の第２の実施例を示すブロック図、第４図は第３
図の回路の各入出力端子の動作を示したタイミングチャ
ート、第５図は従来の入力パルスコントロール回路のブ
ロック図、第６図は従来の入力パルスコントロール回路
の各入出力端子の動作を示したタイミングチャートであ
る。 ＥＮ・・・イネーブル信号入力端子、ＣＬＫ・・・入力
パルス信号入力端子、１・・・反転遅延素子、２・・・
フリップフロップ、３・・・ＡＮＤ素子、４・・・カウ
ンタ、５・・・ＮＡＮＤ回路、Ｃ・・・クロック信号入
力。 ３出力 し
実施例を示すブロック図、第２図は第１図の回路の各入
出力端子の動作を示したタイミングチャート、第３図は
本発明の第２の実施例を示すブロック図、第４図は第３
図の回路の各入出力端子の動作を示したタイミングチャ
ート、第５図は従来の入力パルスコントロール回路のブ
ロック図、第６図は従来の入力パルスコントロール回路
の各入出力端子の動作を示したタイミングチャートであ
る。 ＥＮ・・・イネーブル信号入力端子、ＣＬＫ・・・入力
パルス信号入力端子、１・・・反転遅延素子、２・・・
フリップフロップ、３・・・ＡＮＤ素子、４・・・カウ
ンタ、５・・・ＮＡＮＤ回路、Ｃ・・・クロック信号入
力。 ３出力 し
Claims (1)
- 入力されたクロック信号を遅延及び反転させる反転遅延
回路と、前記反転遅延回路の出力信号の変化に応答して
イネーブル信号をラッチするフリップフロップと、前記
フリップフロップの出力信号が一論理レベルの時に前記
クロック信号に応答したパルス信号を出力する手段とを
有することを特徴とする入力パルスコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260418A JPH03121612A (ja) | 1989-10-04 | 1989-10-04 | 入力パルスコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260418A JPH03121612A (ja) | 1989-10-04 | 1989-10-04 | 入力パルスコントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121612A true JPH03121612A (ja) | 1991-05-23 |
Family
ID=17347663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260418A Pending JPH03121612A (ja) | 1989-10-04 | 1989-10-04 | 入力パルスコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739710A (en) * | 1995-07-08 | 1998-04-14 | Samsung Electronics Co., Ltd. | Dynamic/static signal converting circuit and method for use in a lamp driving device |
-
1989
- 1989-10-04 JP JP1260418A patent/JPH03121612A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739710A (en) * | 1995-07-08 | 1998-04-14 | Samsung Electronics Co., Ltd. | Dynamic/static signal converting circuit and method for use in a lamp driving device |
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