JP2556918Y2 - Ｉｃ試験装置の波形制御回路 - Google Patents
Ｉｃ試験装置の波形制御回路Info
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- JP2556918Y2 JP2556918Y2 JP4989691U JP4989691U JP2556918Y2 JP 2556918 Y2 JP2556918 Y2 JP 2556918Y2 JP 4989691 U JP4989691 U JP 4989691U JP 4989691 U JP4989691 U JP 4989691U JP 2556918 Y2 JP2556918 Y2 JP 2556918Y2
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- gate
- clock
- input
- output
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Description
【０００１】
【産業上の利用分野】この考案は、ＩＣ試験装置に関
し、特にインターリーブ回路を有する波形制御回路を具
備したＩＣ試験装置において、クロックのオープン設定
を可能にしたＩＣ試験装置の波形制御回路に関する。
し、特にインターリーブ回路を有する波形制御回路を具
備したＩＣ試験装置において、クロックのオープン設定
を可能にしたＩＣ試験装置の波形制御回路に関する。
【０００２】
【従来の技術】インターリーブ回路を有する波形制御回
路の従来例を図１、３を参照して説明する。先ず、カウ
ンタ１はシステム・クロックＳＮＣをここにおいて４分
周し、順次に１システム・クロック周期ずれた４個の分
周クロックを出力する。これら分周クロック出力は図示
される通りＤ型フリップ・フロップ１０ａないし１０ｄ
に供給されている。パターンＡはこれら４個の分周クロ
ックにより順次にＤ型フリップ・フロップ１０ａないし
１０ｄに読み込まれ、順次に図３においてＣないしＦで
示される出力パターンとして出力される。Ｄ型フリップ
・フロップ１０ａないし１０ｄの出力はそれぞれアンド
・ゲート１１ａないし１１ｄに供給される。
路の従来例を図１、３を参照して説明する。先ず、カウ
ンタ１はシステム・クロックＳＮＣをここにおいて４分
周し、順次に１システム・クロック周期ずれた４個の分
周クロックを出力する。これら分周クロック出力は図示
される通りＤ型フリップ・フロップ１０ａないし１０ｄ
に供給されている。パターンＡはこれら４個の分周クロ
ックにより順次にＤ型フリップ・フロップ１０ａないし
１０ｄに読み込まれ、順次に図３においてＣないしＦで
示される出力パターンとして出力される。Ｄ型フリップ
・フロップ１０ａないし１０ｄの出力はそれぞれアンド
・ゲート１１ａないし１１ｄに供給される。
【０００３】次に、カウンタ２はＣＬＯＣＫを４分周
し、図３においてＨないしＫで示される持続時間が１繰
り返し周期の出力パルスを順次に発生するものである。
これら出力パルスＨないしＫはそれぞれアンド・ゲート
１１ａないし１１ｄにゲート信号として供給される。即
ち、図３におけるゲート信号Ｈの１はその持続時間の間
出力パターンＣの１を読みだしてオア・ゲート１２の出
力Ｌの１を得る。同様に、ゲート信号Ｉの２はその持続
時間の間出力パターンＤの２を読みだしてオア・ゲート
１２の出力Ｌの２を得る。以下、同様であってオア・ゲ
ート１２の出力Ｌは結局、図３においてＬで示される通
りのものとなる。この出力Ｌは、換言すると、パターン
Ａがカウンタ２のＣＬＯＣＫの繰り返し周期の持続時間
のパターンに変換されたものに相当する。ここで、オア
・ゲート１２の出力Ｌは、更にアンド・ゲート１３にお
いてＣＬＯＣＫとの間でアンドをとられる。この場合の
アンド・ゲート１３の出力は図３においてＭで示され
る。このアンド・ゲート１３の出力は図示されない波形
設定回路に供給され、波形設定の用に供される。
し、図３においてＨないしＫで示される持続時間が１繰
り返し周期の出力パルスを順次に発生するものである。
これら出力パルスＨないしＫはそれぞれアンド・ゲート
１１ａないし１１ｄにゲート信号として供給される。即
ち、図３におけるゲート信号Ｈの１はその持続時間の間
出力パターンＣの１を読みだしてオア・ゲート１２の出
力Ｌの１を得る。同様に、ゲート信号Ｉの２はその持続
時間の間出力パターンＤの２を読みだしてオア・ゲート
１２の出力Ｌの２を得る。以下、同様であってオア・ゲ
ート１２の出力Ｌは結局、図３においてＬで示される通
りのものとなる。この出力Ｌは、換言すると、パターン
Ａがカウンタ２のＣＬＯＣＫの繰り返し周期の持続時間
のパターンに変換されたものに相当する。ここで、オア
・ゲート１２の出力Ｌは、更にアンド・ゲート１３にお
いてＣＬＯＣＫとの間でアンドをとられる。この場合の
アンド・ゲート１３の出力は図３においてＭで示され
る。このアンド・ゲート１３の出力は図示されない波形
設定回路に供給され、波形設定の用に供される。
【０００４】
【考案が解決しようとする課題】上述の波形制御回路に
おいて、パルサーによりＣＬＯＣＫを消去するクロック
・オープン操作を実行する。このことを図１、４を参照
して説明する。例えば、図４におけるＧの２番目のＣＬ
ＯＣＫパルスをクロック・オープンすると、図４のＩの
３で示される長いパルスはアンド・ゲート１１ｃではな
くして１１ｂに供給されることとなり、フリップフロッ
プ１０ｂから図４のＬのパターン即ち２番目のパターン
が読み出される。この場合、アンド・ゲート１３におい
ては３番目のＣＬＯＣＫと２番目のパターンとの間のア
ンドがとられることとなる。本来は、３番目のＣＬＯＣ
Ｋは３番目のパターンとの間のアンドがとられなければ
ならないのである。これ以降、ＣＬＯＣＫとパターンと
の間の関係はすべてずれ、誤動作することとなる。
おいて、パルサーによりＣＬＯＣＫを消去するクロック
・オープン操作を実行する。このことを図１、４を参照
して説明する。例えば、図４におけるＧの２番目のＣＬ
ＯＣＫパルスをクロック・オープンすると、図４のＩの
３で示される長いパルスはアンド・ゲート１１ｃではな
くして１１ｂに供給されることとなり、フリップフロッ
プ１０ｂから図４のＬのパターン即ち２番目のパターン
が読み出される。この場合、アンド・ゲート１３におい
ては３番目のＣＬＯＣＫと２番目のパターンとの間のア
ンドがとられることとなる。本来は、３番目のＣＬＯＣ
Ｋは３番目のパターンとの間のアンドがとられなければ
ならないのである。これ以降、ＣＬＯＣＫとパターンと
の間の関係はすべてずれ、誤動作することとなる。
【０００５】この発明は、上述の通りのクロック・オー
プン操作を誤動作せずに実行することができる波形制御
回路を提供しようとするものである。
プン操作を誤動作せずに実行することができる波形制御
回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】インターリーブ回路を有
する波形制御回路を具備したＩＣ試験装置において、第
２のアンド・ゲート、第１のディレー回路およびオア・
ゲートを具備し、第２のアンド・ゲートの一方の入力は
ＯＰＥＮ信号端子に接続し、その他方の入力はＣＬＯＣ
Ｋ端子に接続し、そしてその出力は第１のディレー回路
を介して上記オア・ゲートの一方の入力に接続し、オア
・ゲートの他方の入力は第２のアンド・ゲートの他方の
入力に接続し、その出力は上記カウンタ２のクロック入
力端子に接続し、更に第３のアンド・ゲートおよび第２
のディレー回路を具備し、第３のアンド・ゲートの一方
の入力は第２のディレー回路を介しそして他方の入力は
直接に上記カウンタ２のクロック入力端子にそれぞれ接
続し、そしてその出力は第１のアンド・ゲートの入力に
接続する構成を具備することにより、クロック・オープ
ン操作を誤動作せずに実行することができるようにした
ものである。
する波形制御回路を具備したＩＣ試験装置において、第
２のアンド・ゲート、第１のディレー回路およびオア・
ゲートを具備し、第２のアンド・ゲートの一方の入力は
ＯＰＥＮ信号端子に接続し、その他方の入力はＣＬＯＣ
Ｋ端子に接続し、そしてその出力は第１のディレー回路
を介して上記オア・ゲートの一方の入力に接続し、オア
・ゲートの他方の入力は第２のアンド・ゲートの他方の
入力に接続し、その出力は上記カウンタ２のクロック入
力端子に接続し、更に第３のアンド・ゲートおよび第２
のディレー回路を具備し、第３のアンド・ゲートの一方
の入力は第２のディレー回路を介しそして他方の入力は
直接に上記カウンタ２のクロック入力端子にそれぞれ接
続し、そしてその出力は第１のアンド・ゲートの入力に
接続する構成を具備することにより、クロック・オープ
ン操作を誤動作せずに実行することができるようにした
ものである。
【０００７】
【実施例】この考案の一実施例を図１、２を参照して説
明する。図２において、この考案の波形制御回路は第２
のアンド・ゲート１４、第１のディレー回路１５および
オア・ゲート１６を具備し、第２のアンド・ゲート１４
の一方の入力はＯＰＥＮ信号端子に接続し、その他方の
入力はＣＬＯＣＫ端子に接続し、そしてその出力は第１
のディレー回路１５を介して上記オア・ゲート１６の一
方の入力に接続している。オア・ゲート１６の他方の入
力は第２のアンド・ゲート１４の他方の入力に接続し、
その出力は上記カウンタ２のクロック入力端子に接続し
ている。更に第３のアンド・ゲート１８および第２のデ
ィレー回路１７を具備し、第３のアンド・ゲート１８の
一方の入力は第２のディレー回路１７を介し、そして他
方の入力は直接に上記カウンタ２のクロック入力端子に
それぞれ接続し、そしてその出力は第１のアンド・ゲー
ト１３の入力に接続している。ところで、上記ディレー
回路１５および１７の遅延時間はＣＬＯＣＫパルスのパ
ルス幅をＷとしたときＷであるものとする。
明する。図２において、この考案の波形制御回路は第２
のアンド・ゲート１４、第１のディレー回路１５および
オア・ゲート１６を具備し、第２のアンド・ゲート１４
の一方の入力はＯＰＥＮ信号端子に接続し、その他方の
入力はＣＬＯＣＫ端子に接続し、そしてその出力は第１
のディレー回路１５を介して上記オア・ゲート１６の一
方の入力に接続している。オア・ゲート１６の他方の入
力は第２のアンド・ゲート１４の他方の入力に接続し、
その出力は上記カウンタ２のクロック入力端子に接続し
ている。更に第３のアンド・ゲート１８および第２のデ
ィレー回路１７を具備し、第３のアンド・ゲート１８の
一方の入力は第２のディレー回路１７を介し、そして他
方の入力は直接に上記カウンタ２のクロック入力端子に
それぞれ接続し、そしてその出力は第１のアンド・ゲー
ト１３の入力に接続している。ところで、上記ディレー
回路１５および１７の遅延時間はＣＬＯＣＫパルスのパ
ルス幅をＷとしたときＷであるものとする。
【０００８】ここで、クロック・オープンではない時
は、アンド・ゲート１４のＯＰＥＮ端子に”Ｈ”のＯＰ
ＥＮ信号を送り込む。アンド・ゲート１４の一方に印加
されたパルス幅ＷのＣＬＯＣＫはこのゲートを介してデ
ィレー回路１５に加えられ、ここにおいてＷだけ遅延せ
しめられてからオア・ゲート１６の一方の入力に印加さ
れる。オア・ゲート１６の他方の入力にはＣＬＯＣＫが
直接に印加される。この場合の各部のパルス幅は図５に
示される通りであり、カウンタ１および２に対するＣＬ
ＯＣＫであるオア・ゲート１６の出力は結局、幅２Ｗの
パルスとなる。ところで、このオア・ゲート１６の出力
はアンド・ゲート１８に対して一方は直接に、他方はデ
ィレー回路１７を介して印加される。このゲートの出力
はアンド・ゲート１３において論理積をとるためのもの
であるが、結局そのパルスの幅はＷとなる。以上の通
り、カウンタ１および２に対するＣＬＯＣＫであるオア
・ゲート１６の出力のパルス幅は２Ｗであり、アンド・
ゲート１３において論理積をとるためのアンド・ゲート
１８の出力のパルス幅はＷであるので、カウンタを含め
て波形制御回路全体は正常な動作をすることとなる。
は、アンド・ゲート１４のＯＰＥＮ端子に”Ｈ”のＯＰ
ＥＮ信号を送り込む。アンド・ゲート１４の一方に印加
されたパルス幅ＷのＣＬＯＣＫはこのゲートを介してデ
ィレー回路１５に加えられ、ここにおいてＷだけ遅延せ
しめられてからオア・ゲート１６の一方の入力に印加さ
れる。オア・ゲート１６の他方の入力にはＣＬＯＣＫが
直接に印加される。この場合の各部のパルス幅は図５に
示される通りであり、カウンタ１および２に対するＣＬ
ＯＣＫであるオア・ゲート１６の出力は結局、幅２Ｗの
パルスとなる。ところで、このオア・ゲート１６の出力
はアンド・ゲート１８に対して一方は直接に、他方はデ
ィレー回路１７を介して印加される。このゲートの出力
はアンド・ゲート１３において論理積をとるためのもの
であるが、結局そのパルスの幅はＷとなる。以上の通
り、カウンタ１および２に対するＣＬＯＣＫであるオア
・ゲート１６の出力のパルス幅は２Ｗであり、アンド・
ゲート１３において論理積をとるためのアンド・ゲート
１８の出力のパルス幅はＷであるので、カウンタを含め
て波形制御回路全体は正常な動作をすることとなる。
【０００９】ところで、クロック・オープンの時は、ア
ンド・ゲート１４のＯＰＥＮ端子に対して”Ｌ”のオー
プン信号を加える。この場合の各部のパルスのパルス幅
は図５Ｂに示される通りである。即ち、オープン信号が
加えられたクロック・オープンの場合であっても、カウ
ンタ１および２に対するＣＬＯＣＫであるオア・ゲート
１６の出力はそのパルス幅が図５Ｂに示される通りＷで
あり、しかも必ず発生するのでこれらのカウンタは常に
正常に動作し、従来例の如くにＣＬＯＣＫとパターンと
の間の関係がずれて誤動作するということはない。しか
し、アンド・ゲート１３において論理積をとるためのパ
ルスであるアンド・ゲート１８の出力は出力されない。
即ち、カウンタ１および２は正常に動作してＣＬＯＣＫ
とパターンとの間の関係は正常でありながら、アンド・
ゲート１３の出力は読み出されず、従って実質上クロッ
ク・オープンされたこととなる。
ンド・ゲート１４のＯＰＥＮ端子に対して”Ｌ”のオー
プン信号を加える。この場合の各部のパルスのパルス幅
は図５Ｂに示される通りである。即ち、オープン信号が
加えられたクロック・オープンの場合であっても、カウ
ンタ１および２に対するＣＬＯＣＫであるオア・ゲート
１６の出力はそのパルス幅が図５Ｂに示される通りＷで
あり、しかも必ず発生するのでこれらのカウンタは常に
正常に動作し、従来例の如くにＣＬＯＣＫとパターンと
の間の関係がずれて誤動作するということはない。しか
し、アンド・ゲート１３において論理積をとるためのパ
ルスであるアンド・ゲート１８の出力は出力されない。
即ち、カウンタ１および２は正常に動作してＣＬＯＣＫ
とパターンとの間の関係は正常でありながら、アンド・
ゲート１３の出力は読み出されず、従って実質上クロッ
ク・オープンされたこととなる。
【００１０】
【考案の効果】カウンタ１および２は正常に動作してＣ
ＬＯＣＫとパターンとの間の関係は正常でありながら、
アンド・ゲート１３の出力は読み出されず、実質上のク
ロック・オープン操作をすることができる。
ＬＯＣＫとパターンとの間の関係は正常でありながら、
アンド・ゲート１３の出力は読み出されず、実質上のク
ロック・オープン操作をすることができる。
【図１】インターリーブ回路を採用した従来の波形制御
回路のブロック図。
回路のブロック図。
【図２】この考案の波形制御回路を説明するためのブロ
ック図。
ック図。
【図３】クロック・オープン操作なしの時のタイミング
・チャート。
・チャート。
【図４】クロック・オープン操作時のタイミング・チャ
ート。
ート。
【図５】Ａはクロック・オープン操作なしの時の各部の
パルス幅を示す図。Ｂはクロック・オープン操作時の各
部のパルス幅を示す図。
パルス幅を示す図。Ｂはクロック・オープン操作時の各
部のパルス幅を示す図。
１０ Ｄ型フリップフロップ １３ 第１のアンド・ゲート １４ 第２のアンド・ゲート １５ 第１のディレー回路 １６ オア・ゲート １７ 第２のディレー回路 １８ 第３のアンド・ゲート
Claims (1)
- 【請求項１】パターンと同期したシステム・クロックと
特定の繰り返し周期のＣＬＯＣＫとにより上記パターン
を上記特定の繰り返し周期のパターンに変換し、この変
換されたパターンと上記ＣＬＯＣＫとの間の論理積を第
１のアンド・ゲートによりとる波形制御回路を具備し、
上記システム・クロックはカウンタ１を介して送り込ま
れ、そして上記ＣＬＯＣＫはカウンタ２を介して送り込
まれ、ここにおいて第２のアンド・ゲート、第１のディ
レー回路およびオア・ゲートを具備し、第２のアンド・
ゲートの一方の入力はＯＰＥＮ信号端子に接続し、その
他方の入力はＣＬＯＣＫ端子に接続し、そしてその出力
は第１のディレー回路を介して上記オア・ゲートの一方
の入力に接続し、オア・ゲートの他方の入力は第２のア
ンド・ゲートの他方の入力に接続し、その出力は上記カ
ウンタ２のクロック入力端子に接続し、更に第３のアン
ド・ゲートおよび第２のディレー回路を具備し、第３の
アンド・ゲートの一方の入力は第２のディレー回路を介
しそして他方の入力は直接に上記カウンタ２のクロック
入力端子にそれぞれ接続し、そしてその出力は第１のア
ンド・ゲートの入力に接続するものであることを特徴と
するＩＣ試験装置の波形制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4989691U JP2556918Y2 (ja) | 1991-06-28 | 1991-06-28 | Ｉｃ試験装置の波形制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4989691U JP2556918Y2 (ja) | 1991-06-28 | 1991-06-28 | Ｉｃ試験装置の波形制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH054052U JPH054052U (ja) | 1993-01-22 |
| JP2556918Y2 true JP2556918Y2 (ja) | 1997-12-08 |
Family
ID=12843786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4989691U Expired - Fee Related JP2556918Y2 (ja) | 1991-06-28 | 1991-06-28 | Ｉｃ試験装置の波形制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556918Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212995U (ja) * | 1975-07-16 | 1977-01-29 | ||
| JPS5212996U (ja) * | 1975-07-16 | 1977-01-29 |
-
1991
- 1991-06-28 JP JP4989691U patent/JP2556918Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054052U (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970715 |
|
| LAPS | Cancellation because of no payment of annual fees |