JP2877433B2 - 波形生成回路 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体集積回路の試験装置における出力駆
動部の入出力制御や出力駆動波形をパターン情報をもと
に生成する波形生成回路に関する。

「従来の技術」 第５図に従来の波形生成回路を示す。パターン発生器
（図示せず）からのパターン情報が端子11から同期用フ
リップフロップ12のデータ端子Ｄへ供給され、そのフリ
ップフロップ12のクロック端子CKに端子13からシステム
クロックが入力されて、同期用フリップフロップ12から
システムクロックに同期したパターン情報が得られ、こ
のパターン情報は波形生成ロジック14へ入力され、波形
生成ロジック14は、そのセット用出力端子Ｓ及びリセッ
ト用出力端子Ｒから、入力されたパターン情報、つまり
RZ波形、NRZ波形、XOR波形、FCR波形、あるいはこれら
の反転波形などと“1"又は“0"とに応じて高レベル又は
低レベルをそれぞれ出力する。そのセット用出力端子
Ｓ、リセット用出力端子Ｒの各出力はそれぞれ、第１、
第２ゲート15,16へ供給される。

一方、端子13のシステムクロックはタイミング発生器
17内のアドレスカウンタ18で計数されると共に、そのシ
ステムクロックごとにカウンタ19がリセットされる。カ
ウンタ19はクロック発生器21からのクロックを計数す
る。このクロックは端子13のシステムクロックより十分
速いものである。アドレスカウンタ18の計数値がアドレ
スとしてタイミング情報メモリ22へ供給されて読出され
る。タイミング情報メモリ22から読出されたタイミング
情報中のセットタイミング情報とリセットタイミング情
報とがそれぞれ比較器23,24でカウンタ19の出力（計数
値）と比較され、比較器の両入力が一致すると、対応す
る比較器23,24からそれぞれ遅延クロックが出力され
る。比較器23,24の各出力遅延クロックは第１、第２ゲ
ート15,16へそれぞれ供給される。第１ゲート15の出力
でセットリセットフリップフロップ25がセットされ、フ
リップフロップ25は第２ゲート16の出力でリセットされ
る。フリップフロップ25の出力が波形生成回路の出力端
子26より出力される。

このようにして入力されたパターン情報に応じ、かつ
タイミング発生器17からの遅延クロックのタイミングを
もつ波形が出力端子26に生成される。この第５図に示し
た従来の回路においては、第６図に示すように、システ
ムクロック（第６図Ａ）と同期したパターン情報（第６
図Ｂ）に対し、比較器23からの遅延クロック（第６図
Ｃ）をシステムクロックの１周期以内しか変化させるこ
とができない。つまりパターン情報Ａのパターンを取出
すことができる遅延クロックの範囲は時点t₁〜t₂であ
り、時点t₂より遅れてパターン情報Ａのパターンを取出
すことはできない。

このような点から従来において、インターリーブ方式
と呼ばれる波形生成回路が提案されている。すなわち第
７図に示すように、端子13のシステムクロックは分周回
路27で２分の１に分周され、同期用フリップフロップ12
の出力パターン情報が分周回路27のＱ出力でＤ形フリッ
プフロップ28に取込まれ、分周回路27の出力でＤ形フ
リップフロップ29に取込まれ、Ｄ形フリップフロップ2
8,29の各出力パターン情報はそれぞれ波形生成ロジック
14,31へ供給され、波形生成ロジック14,31の各セット用
出力端子Ｓの出力はそれぞれゲート32,33へ供給され、
各リセット用出力端子Ｒの出力はゲート34,35へそれぞ
れ供給される。ゲート32,33の各出力はオアゲート36を
通じてゲート15へ供給される。ゲート34,35の各出力は
オアゲート37を通じてゲート16へ供給される。タイミン
グ発生器17からの比較器23（第５図）の出力に対応する
遅延クロックが分周回路38で２分の１に分周され、分周
回路38のＱ出力、出力はそれぞれゲート32,33へ供給
される。タイミング発生器17からの比較器24の出力に対
応する遅延クロックは分周回路39で２分の１に分周さ
れ、その分周回路39のＱ出力、出力はそれぞれゲート
34,35へ供給される。

従って同期用フリップフロップ12の出力パターン情報
（第６図Ｂ）は第６図D,Eに示すように各パターン情報
ごとにフリップフロップ28,29に交互に取込まれ、かつ
システムクロック周期の２倍の長さとなる。分周回路38
に入力される遅延クロックが第６図Ｆに示すような場
合、分周回路38のＱ出力、出力はそれぞれ第６図Ｇ、
Ｈに示すようになる。従って遅延クロックP_AとＱ出力
（第６図Ｇ）とにより波形生成ロジック14からパターン
情報Ａと対応した出力を取出すことができ、同様に、遅
延クロックP_Bと出力（第６図Ｈ）とにより波形生成ロ
ジック31からパターン情報Ｂと対応した出力を取出すこ
とができ、同様にしてパターン情報Ｃと対応した出力を
波形生成ロジック14から取出すことができる。遅延クロ
ックP_Dは原パターン情報（第６図Ｂ）のパターン情報Ｄ
よりも遅れているが、遅延クロックP_Dと出力とにより
波形生成ロジック31からパターン情報Ｄと対応した出力
を取出すことができる。このように遅延クロックをシス
テムクロックの１サイクルを越えて設定することができ
る。

しかし、各システムサイクルに対応して１遅延クロッ
クを発生するとは限らず、遅延クロックが省略されるこ
とがある。これはクロックオープンと呼ばれている。ク
ロックオープンの場合は第７図に示したインタリーブ方
式では問題が生じる。すなわち、第８図Ｂ、Ｄ、Ｅ、
Ｆ、Ｇ、Ｈに第６図Ｂ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと対応する
ものを示すようにパターン情報Ｃと対応する遅延クロッ
クP_Cが省略された場合は、パターン情報Ｄと対応する遅
延クロックP_DはＱ出力（第８図Ｇ）により波形生成ロジ
ック14のパターン情報Ｅに対応する出力を取出してしま
い、パターン情報Ｄと対応するものを出力することがで
きない。同様にパターン情報Ｅと対応する遅延クロック
P_Eは出力により波形成形ロジック31からパターン情報
Ｄに対応するものを出力してしまう。このようにパター
ン情報と遅延クロックとの対応がつかなくなる。

また同一パターン情報に対し、複数の遅延クロックを
用いる場合がある。１つのパターン情報に対して２つの
遅延クロックを用いる場合をダブルクロック、３つ以上
用いる場合をマルチクロックと呼ぶ。例えばダブルクロ
ックの場合にインタリーブ方式を適用すると、第９図
Ｂ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈに第６図Ｂ、Ｄ、Ｅ、Ｆ、Ｇ、
Ｈと対応するものを示すように、パターン情報Ａに対
し、二つの遅延クロックP_A1,P_A2が出力され、本来は両
遅延クロックP_A1,P_A2ともパターン情報Ａと対応する出
力を取出したい所であるが、遅延クロックP_A1は、Ｑ出
力とによりパターン情報Ａと対応する出力を波形生成ロ
ジック１から取出すが、遅延クロックP_A2は出力とに
よりパターン情報Ａの前のパターン情報Ｘと対応する出
力を波形生成ロジック31から取出してしまい、この場合
もパターン情報と遅延クロックとの対応がとれなくな
る。

この発明の目的は遅延クロックをシステムクロックの
サイクルを超えて設定することができ、しかも、クロッ
クオープン、ダブルクロック、マルチクロックでもパタ
ーン情報と遅延クロックとを対応させることができる波
形生成回路を提供することにある。

「課題を解決するための手段」 請求項１の発明によれば波形生成ロジックのセツト用
出力端子と直列に第１遅延用フリップフロップが挿入さ
れ、この第１遅延用フリップフロップに、システムクロ
ックに対してその１サイクル以下の遅延が与えられた固
定遅延クロックでセット用出力端子の出力が取込まれて
遅延され、その第１遅延用フリップフロップの出力とそ
の遅延されない入力との一方が第１セレクタで選択され
る。また波形生成ロジックのリセット用出力端子と直列
に第２遅延用フリップフロップが挿入され、その第２遅
延用フリップフロップに上記固定遅延クロックでリセッ
ト用出力端子の出力が取込まれて遅延され、その第２遅
延用フリップフロップの出力と、その遅延されない入力
との一方が第２セレクタで選択され、遅延クロックの遅
延量と、固定遅延クロックの遅延量より大きな遅延量と
が比較器で比較され、前者の方が大きい時はその比較出
力により第１、第２セレクタは、遅延用フリップフロッ
プの出力を選択するように制御される。第１、第２セレ
クタの各出力はそれぞれ第１、第２ゲートへ供給され、
第１、第２ゲートへ遅延クロックが供給され、第１、第
２ゲートの各出力でそれぞれフリップフロップがセッ
ト、リセットされる。

請求項２の発明によれば、同期用フリップフロップの
出力側に遅延用フリップフロップが直列に挿入され、シ
ステムクロックに対してその１サイクル以下の遅延が与
えられた固定遅延クロックで同期用フリップフロップの
出力が遅延用フリップフロップに取込まれる。その遅延
用フリップフロップの出力とその入力との一方がセレク
タで選択され、その選択された出力が波形生成ロジック
へ入力される。遅延クロックの遅延量と、固定遅延クロ
ックの遅延量より大きな遅延量とが比較器で比較され、
前者の方が大きい時に、その比較出力によりセレクタは
遅延用フリップフロップの出力を選択するように制御さ
れる。

「実施例」 第１図に請求項１の発明の実施例を示し、第５図と対
応する部分に同一符号を付けてある。この例では波形生
成ロジック14のセット用出力端子Ｓ及びリセット用出力
端子Ｒに第１、第２遅延用フリップフロップ41,42の各
データ端子Ｄがそれぞれ接続される。タイミング発生器
17からシステムクロックに対し、その１サイクル以下の
遅延が与えられた固定遅延クロックが出力され、この固
定遅延クロックで波形生成ロジック14のセット用出力端
子Ｓ及びリセット用出力端子Ｒの各出力がそれぞれ第
１、第２遅延用フリップフロップ41,42に取込まれる。
第１遅延用フリップフロップ41の入力と出力との何れか
一方が第１セレクタ43で選択されて第１ゲート15へ供給
される。第２遅延用フリップフロップ42の入力と出力と
の何れか一方が第２セレクタ44で選択されて第２ゲート
16へ供給される。タイミング発生器17から出力される選
択制御信号により第１、第２セレクタ43,44が制御され
る。

タイミング発生器17は例えば第２図に示すように構成
される。第２図において第５図中のタイミング発生器17
の対応する部分に同一符号を付けてある。カウンタ19の
計数値と、固定遅延レジスタ45の設定された値とが比較
器46で比較され、両者が一致するごとに固定遅延クロッ
クが出力される。タイミング情報メモリ22から読出され
たセットタイミング情報及びリセットタイミング情報は
レジスタ47に設定された遅延量と比較器48,49でそれぞ
れ比較され、比較器48,49からそれぞれ第１、第２セレ
クタ43,44に対する選択制御信号が出力される。比較器2
3から得られる遅延クロックの遅延量が、レジスタ47の
設定遅延量より大きい場合は第１セレクタ43は第１遅延
用フリップフロップ41の出力を選択するように制御され
る。同様に比較器24から得られる遅延クロックの遅延量
が、レジスタ47の設定遅延量より大きい場合は第２セレ
クタは第２遅延用フリップフロップ42の出力を選択する
ように制御される。

例えば固定遅延クロックのシステムクロックに対する
遅延T_Dがその１サイクルのほぼ３分の１とする。この
時、第３図Ａのシステムクロックに対し、波形生成ロジ
ック14のセット用出力端子Ｓから例えば第３図Ｂに示す
ようにパターンＡ、Ｂ、Ｃ…が各システムクロックごと
に順次得られたとすると、第１遅延用フリップフロップ
41の出力として第３図Ｃに示すようにその入力に対し、
T_Dだけ遅延したものとなる。従ってレジスタ47に設定す
る遅延量T_Sを例えばシステムクロックのほぼ半サイクル
とすると、つまりT_S＞T_Dとすると、比較器23の出力遅延
クロックの遅延量がT_Sより小さい時は、第１遅延用フリ
ップフロップ41の入力パターン（第３図Ｂ）が第１セレ
クタ43で選択され、そのパターンがその時の遅延クロッ
クで取出されてフリップフロップ25へ供給される。遅延
クロックの遅延量がT_Sより大きい時は、第１遅延用フリ
ップフロップ41の出力パターン（第３図Ｃ）が第１セレ
クタ43で選択され、そのパターンがその時の遅延クロッ
クで取出されてフリップフロップ25へ供給される。この
ため例えばパターンＡを、そのサイクルを越えて遅延ク
ロックで取出すことができる。しかもこの場合は各パタ
ーン情報に対して遅延クロックが１対１で対応している
ため、クロックオープンとなっても、パターン情報と遅
延クロックとの対応関係がくずれるおそれはない。同様
にダブルクロックやマルチクロックになってもパターン
情報と遅延クロックとの対応関係が保持される。

第４図に請求項２の発明の実施例を示し、第１図と対
応する部分に同一符号を付けてある。この例では同期用
フリップフロップ12の出力端子に遅延用フリップフロッ
プ51のデータ端子Ｄが接続され、遅延用フリップフロッ
プ51に、タイミング発生器17から固定遅延クロックによ
り同期用フリップフロップ12の出力が取込まれる。遅延
用フリップフロップ51の入力と出力との何れかがセレク
タ52で選択されて波形生成ロジック14へ供給される。セ
レクタ52はタイミング発生器17からの選択制御信号によ
り制御され、遅延クロックが設定遅延量より大きい時
に、遅延用フリップフロップ51の出力が選択されるよう
にする。この場合もシステムクロックのレートを越えて
遅延クロックを設定することができ、かつクロックオー
プン、ダブルクロック、マルチクロックにおいてパター
ン情報と遅延クロックとの対応が保持されることは容易
に理解されよう。

「発明の効果」 以上述べたようにこの発明によればシステムクロック
のレイトを越えて遅延クロックを設定することができ、
しかもクロックオープン、ダブルクロック、マルチクロ
ックの場合もターン情報と遅延クロックとの対応が保持
される。また第７図と比較して見ればわかるようにイン
タリーブ方式よりも構成が簡単になる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図中のタイミング発生器17の具体例を示すブロック
図、第３図はシステムクロックと、固定遅延前後のパタ
ーンとの関係例を示す図、第４図はこの発明の他の実施
例を示すブロック図、第５図は従来の波形生成回路を示
すブロック図、第６図は従来の回路の動作を説明するた
めのタイムチャート、第７図は従来のインターリーブ方
式の波形生成回路を示すブロック図、第８図は第７図の
回路におけるクロックオープンの際の問題点を示すタイ
ムチャート、第９図は第７図の回路におけるダブルクロ
ックの際の問題点を示すタイムチャートである。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】パターン情報を同期用フリップフロップで
   システムクロックに同期化し、その同期化されたパター
   ン情報を波形生成ロジックでそのパターン情報に応じて
   セット用出力端子及びリセット用出力端子にそれぞれ高
   レベル又は低レベルを出力し、上記システムクロックと
   同期し、これに対して設定された量だけ遅延された遅延
   クロックをタイミング発生器から出力し、その遅延クロ
   ックの１つを第１ゲートへ供給し、他の１つを第２ゲー
   トへ供給し、これら第１、第２ゲートにそれぞれ上記セ
   ット用出力端子及びリセット用出力端子の各出力を供給
   し、その第１、第２ゲートの出力でセットリセットフリ
   ップフロップをそれぞれセット、リセットする波形生成
   回路において、 上記波形生成ロジックのセット用出力端子と直列に挿入
   され、そのセット用出力端子の出力を、上記システムク
   ロックに対し、その１サイクル以下の遅延が与えられた
   固定遅延クロックで取込む第１遅延用フリップフロップ
   と、 その第１遅延用フリップフロップの入力と出力との一方
   を選択して上記第１ゲートへ供給する第１セレクタと、 上記波形生成ロジックのリセット用出力端子と直列に挿
   入され、そのリセット用出力端子の出力を、上記固定遅
   延クロックで取込む第２遅延用フリップフロップと、 その第２遅延用フリップフロップの入力と出力との一方
   を選択して上記第２ゲートへ供給する第２セレクタと、 上記遅延クロックの遅延量と、上記固定遅延クロックの
   遅延量より大きな遅延量とを比較器し、前者の方が大き
   い時に上記第１、第２セレクタを、上記遅延用フリップ
   フロップの出力を選択するように制御する比較器と、 を具備することを特徴とする波形生成回路。
2. 【請求項２】パターン情報を同期用フリップフロップで
   システムクロックに同期化し、その同期化されたパター
   ン情報を波形生成ロジックでそのパターン情報に応じて
   セット用出力端子及びリセット用出力端子にそれぞれ高
   レベル又は低レベルを出力し、上記システムクロックと
   同期し、これに対して設定された量だけ遅延された遅延
   クロックをタイミング発生器から出力し、その遅延クロ
   ックの１つを第１ゲートへ供給し、他の１つを第２ゲー
   トへ供給し、これら第１、第２ゲートにそれぞれ上記セ
   ット用出力端子及びリセット用出力端子の各出力を供給
   し、その第１、第２ゲートの出力でセットリセットフリ
   ップフロップをそれぞれセット、リセットする波形生成
   回路において、 上記同期用フリップフロップの出力側に直列に挿入さ
   れ、その同期用フリップフロップの出力を、上記システ
   ムクロックに対し、その１サイクル以下の遅延が与えら
   れた固定遅延クロックで取込む遅延用フリップフロップ
   と、 その遅延用フリップフロップの入力と出力との一方を選
   択して上記波形生成ロジックへ供給するセレクタと、 上記遅延クロックの遅延量と、上記固定遅延クロックの
   遅延量より大きな遅延量とを比較器し、前者の方が大き
   い時に上記セレクタを、上記遅延用フリップフロップの
   出力を選択するように制御する比較器と、 を具備することを特徴とする波形生成回路。