KR100487050B1 - 반도체 테스트 시스템용 타이밍 발생 회로 - Google Patents

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KR100487050B1
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    • G01R31/319—Tester hardware, i.e. output processing circuits
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Abstract

전압 변화 또는 온도 변화에 의해 영향받지 않는 반도체 테스트 시스템에 사용될 타이밍 신호 발생 회로가 개시되어 있다. 타이밍 신호 발생 회로는 제1 기준 클럭, 상기 제1 기준 클럭이 제공되어 자기에게 제공되는 거친 지연 데이터(coarse delay data)에 기초하여 상기 제1 기준 클럭의 하나의 사이클의 정수배의 지연 시간을 갖는 거친 지연 회로, 상기 제1 기준 클럭의 주파수보다 소정의 배수만큼 높은 주파수를 갖는 제2 기준 클럭, 상기 제2 기준 클럭이 제공되어, 상기 제2 기준 클럭의 하나의 사이클의 정수배이지만 상기 제1 기준 클럭의 하나의 사이클보다 작은 미세 지연 시간(fine delay time)을 생성하기 위한 제1 미세 지연 회로, 선택 신호에 의해 규정된 입력에서 상기 제1 미세 지연 회로에 상기 거친 지연 신호를 선택적으로 인가하기 위한 선택기 회로(selector circuit), 및 상기 제1 미세 지연 회로의 출력 신호를 수신하고, 미세 지연 데이터에 기초하여 출력 신호에 상기 제2 기준 클럭의 하나의 사이클보다 작은 지연 시간을 부가하기 위한 제2 미세 지연 회로를 포함한다. 상기 거친 지연 회로 및 상기 제2 미세 지연 회로는 제1 반도체 집적 회로에 구성되는 한편, 상기 제1 미세 지연 회로 및 상기 선택기 회로는 상기 제1 반도체 집적 회로보다 높은 동작 속도를 갖는 제2 반도체 집적 회로에 구성된다.

Description

반도체 테스트 시스템용 타이밍 발생 회로{TIMING GENERATION CIRCUIT FOR SEMICONDUCTOR TEST SYSTEM}
본 발명은 반도체 집적 회로를 테스트하기 위한 반도체 테스트 시스템에 관한 것으로, 특히 반도체 테스트 시스템에 사용될 다양한 신호의 타이밍을 높은 정확도 및 안정성으로 발생시키기 위한 타이밍 발생 회로에 관한 것이다.
반도체 테스트 시스템에 의해 반도체 집적 회로를 테스트하는 경우, 테스트될 반도체 IC 소자(테스트하의 소자)에는 테스트 신호가 제공되고 테스트 하의 소자의 최종 출력 신호는 테스트 하의 집적 회로 소자의 계획된 기능이 정확하게 수행되는지의 여부를 결정하기 위해 사전에 준비된 기대값과 비교된다. 현재의 반도체 집적 회로가 점점 복잡해지고 고레벨이 되기 때문에, 이러한 반도체 집적 회로를 테스트할 테스트 신호의 크기도 그에따라 증가되어야 한다. 게다가, 이러한 집적 회로를 완벽히 평가하기 위해, 높은 타이밍 레졸루션(resolution)의 테스트 신호가 테스트 하의 소자에 인가되어야 한다. 테스트 신호의 이러한 타이밍은 타이밍 신호 발생 회로에 의해 생성된다.
상술된 바와 같이, 반도체 테스트 시스템에 의해 사용된 테스트 신호의 타이밍 레졸루션은 매우 높아야 한다. 실제로, 테스트 신호는 일반적으로 반도체 테스트 시스템에서 기준(시스템) 클럭의 주기보다 높은 타이밍 레졸루션을 갖도록 요구된다. 예를 들면, 반도체 테스트 시스템에 사용되는 기준 클럭의 주기가 10㎱인 반면, 테스트 신호의 타이밍 레졸루션은 0.3㎱ 또는 그 이상일 것이 요구된다. 따라서, 타이밍 발생 회로는 거친(coarse) 지연 제어 유닛 및 미세 지연 제어 유닛의 조합에 의해 구성된다. 거친 지연 제어 유닛은 기준 클럭의 일 사이클의 정수배인 타이밍을 생성하는 것이고 미세 지연 제어 유닛은 일 사이클보다 실질적으로 작은 타이밍, 즉 기준 클럭 신호의 분수를 생성하는 것이다.
종래의 타이밍 발생 회로의 예가 도 1에 도시되어 있다. 도 1의 상부는 기준 클럭 사이클의 정수배의 타이밍을 생성하는 거친 지연 제어 유닛이다. 도 1의 하부는 기준 클럭의 일 사이클보다 실질적으로 작은 타이밍을 생성하는 미세 지연 제어 유닛이다. 도 1의 예에서, 거친 지연 제어 유닛은 카운터(11), 레지스터(12), 비교기(13), 플립플롭(14) 및 AND 게이트(16)로 구성된다.
거친 지연 제어 유닛에서, 카운터(11)는 테스터 비율 신호에 의해 리셋되고 거친 지연 데이터는 레지스터(12)에 로드된다. 카운터(11)는 기준 클럭을 카운트한다. 카운터(11)의 카운트 데이터는 비교기(13)에 의해 레지스터(12)에 저장된 거친 지연 데이터와 비교된다. 양 데이터가 서로 일치하는 경우, 비교기(13)는 플립플롭(14) 및 AND 게이트(16)를 통해 기준 클럭에 의해 재-타이밍(re-timing)된 일치 신호를 생성한다. 따라서, AND 게이트(16)의 출력은 기준 클럭 사이클의 정수배인 지연 시간을 나타낸다. AND 게이트(16)로부터의 지연된 출력 신호에는 미세 지연 제어 유닛에 의해 기준 클럭 사이클보다 작은 지연 시간이 제공된다.
미세 지연 제어 유닛은 가중된 작은 지연 시간을 생성하기 위한 복수의 지연 회로로 구성된다. 도 1의 예에서, 미세 지연 제어 유닛은 기준 클럭의 1/2 사이클과 동일한 지연 시간을 발생시키기 위한 지연 회로(17) 및 기준 클럭의 1/4 사이클과 동일한 지연 시간을 발생시키기 위한 지연 회로(18)를 포함한다. 지연 회로(17)는 AND 게이트(21 및 22), 지연 소자(23), 및 OR 게이트(24)로 구성된다. 유사하게, 지연 회로(18)는 AND 게이트(25 및 26), 지연 소자(27), 및 OR 게이트(28)로 구성된다.
지연 소자(23 및 27)는 각각 기준 사이클의 1/2 사이클 및 1/4 사이클인 상술된 지연 시간을 생성한다. 도 1의 회로 구성에 도시된 바와 같이, AND 게이트에 제공되어 있는 미세 타이밍 데이터에 의해, 지연 회로에의 입력 신호가 지연 시간을 부가하기 위한 지연 소자를 갖는 신호 경로에 도입되는지의 여부가 판정된다. 그 결과, 도 1의 타이밍 발생 회로의 출력에서, 높은 타이밍 레졸루션을 갖는 타이밍 신호가 생성된다. 반도체 테스트 시스템에 실제로 적용된 경우에, 보다 고도의 타이밍 레졸루션을 갖는 미세 지연 시간, 예를 들면 기준 클럭의 1/32 사이클을 생성하기 위하여 다수의 지연 회로를 사용한다.
반도체 테스트 시스템은 대규모 전기 설비이므로, 대부분의 내부 전기 회로는 비용 및 전력 소모를 낮추기 위하여 CMOS 반도체 집적 회로로 구성된다. 따라서, 도 1의 타이밍 신호 발생 회로는 일반적으로 대규모 CMOS 집적 회로의 일부로서 형성된다. 예를 들면, 드라이버 파형 제어 회로 및 논리 비교기와 같은 반도체 테스트 시스템의 다른 부품도 타이밍 신호 발생 회로를 갖는 동일한 CMOS 반도체 집적 회로에 형성된다. 그 결과, 타이밍 신호 발생 회로의 동작 주파수는 CMOS 집적 회로의 동작 속도로 한정된다. 기술 분야에 공지된 바와 같이, CMOS 집적 회로의 동작 속도가 MOS형 집적 회로에 비해 높지만, 상기 동작 속도는 바이폴라 집적 회로 또는 갈륨 비소 집적 회로의 동작 속도보다는 낮다.
또한, 상기 미세 지연 회로에서, 각각의 지연 소자는 복수의 CMOS 트랜지스터 또는 CMOS 게이트 회로로 구성된다. CMOS 집적 회로의 동작 속도가 상술된 바와 같이 매우 높지 않기 때문에, 타이밍 신호 발생 회로에 사용될 기준 클럭 주파수는 매우 높을 수 없어, 결국 비교적 긴 클럭 주기를 갖는 기준 클럭을 사용하게 된다. 따라서, 지연 소자에 지정된 지연 시간(기준 클럭의 1/2 주기 또는 1/4 주기)도 역시 커야 한다. 이러한 비교적 긴 지연 시간을 생성하기 위해, 다수의 CMOS 게이트 회로는 지연 소자를 형성하도록 직렬로 접속되어야 한다. 따라서, 이러한 지연 소자에 의해 생성된 지연 시간은 전압 또는 온도 변화에 좌우되는 경향이 있어 타이밍 불안정을 초래한다. 따라서, 종래의 타이밍 발생 회로는, 타이밍 레졸루션이 충분하게 개선될 수 없다는 단점을 갖는다.
따라서, 본 발명의 목적은 비교적 간단한 회로 구조를 사용하여 높은 레졸루션 및 높은 신뢰성의 미세 지연 시간을 발생시킬 수 있는 반도체 테스트 시스템용 타이밍 신호 발생 회로를 제공하는 것이다.
본 발명의 다른 목적은 고주파 기준 클럭을 분할함으로써 미세 지연 시간내에서 긴 지연 시간을 생성하고, 게이트 회로의 조합에 의해 미세 지연 시간 내의 작은 지연 시간을 생성함으로써 높은 안정성의 미세 지연 시간을 생성할 수 있는 반도체 테스트 시스템용 타이밍 신호 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 고주파 기준 클럭을 분할함으로써 미세 지연 시간 내에 긴 지연 시간을 생성함으로써 높은 안정성의 미세 지연 시간을 생성할 수 있는 복수의 기준 클럭을 사용하는 반도체 테스트 시스템용 타이밍 신호 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 타이밍 신호의 지연 시간이 전압 변화 또는 온도 변화에 의해 영향받지 않는 반도체 테스트 시스템용 타이밍 신호 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 간단하고 저비용의 회로 구조를 사용하여 고정확성의 지연 시간을 갖는 타이밍 신호를 발생시킬 수 있는 반도체 테스트 시스템용 타이밍 신호 발생 회로를 제공하는 것이다.
본 발명의 타이밍 신호 발생 회로에서, 미세 지연 시간내의 긴 지연 시간은 고주파 기준 클럭을 분할함으로써 생성되므로, 높은 레졸루션 및 높은 안정성을 갖는 타이밍 신호를 발생시킨다. 상기 타이밍 신호 발생 회로는 제1 기준 클럭, 상기 제1 기준 클럭을 제공받고, 자기에게 제공되는 거친(coarse) 지연 데이터에 기초하여 상기 제1 기준 클럭의 하나의 사이클의 정수배의 지연 시간을 갖는 거친 지연 신호를 발생시키기 위한 거친 지연 회로, 상기 제1 기준 클럭의 주파수보다 선결된 배수만큼 높은 주파수를 갖는 제2 기준 클럭, 상기 제2 기준 클럭이 제공되어, 상기 제2 기준 클럭의 하나의 사이클의 정수배이지만, 상기 제1 기준 클럭의 하나의 사이클보다 작은 미세(fine) 지연 시간을 생성하기 위한 제1 미세 지연 회로, 선택 신호에 의해 규정된 입력에서 상기 제1 미세 지연 회로에 상기 거친 지연 신호를 선택적으로 인가하기 위한 선택기 회로, 및 상기 제1 미세 지연 회로의 출력 신호를 수신하고, 미세 지연 데이터에 기초하여 출력 신호에 상기 제2 기준 클럭의 하나의 사이클보다 작은 지연 시간을 부가하기 위한 제2 미세 지연 회로를 포함한다. 상기 거친 지연 회로 및 상기 제2 미세 지연 회로는 제1 반도체 집적 회로에 구성되는 한편, 상기 제1 미세 지연 회로 및 상기 선택기 회로는 상기 제1 반도체 집적 회로보다 높은 속도를 갖는 제2 반도체 집적 회로에 구성된다.
본 발명의 다른 특징은, 반도체 테스트 시스템에 사용될 반도체 소자를 테스트하기 위한 신호의 타이밍을 발생시키는 방법이다. 상기 방법은 거친 지연 데이터에 기초하여 제1 기준 클럭의 하나의 사이클의 정수배인 지연 시간을 갖는 거친 지연 신호를 발생시키는 단계, 제2 기준 클럭의 하나의 사이클의 정수배이지만, 상기 제1 기준 클럭의 하나의 사이클보다 작은 제1 미세 지연 시간을 생성하는 단계 -상기 제2 기준 클럭은 시간의 정수배 만큼 상기 제1 기준 클럭보다 높은 주파수를 가짐-, 상기 거친 지연 신호에 상기 제1 미세 지연 시간을 선택적으로 부가하는 단계, 및 상기 제1 미세 지연 시간이 부가된 거친 지연 신호에, 상기 제2 기준 클럭의 하나의 사이클보다 작은 제2 미세 지연 시간을 부가하는 단계를 포함한다.
상기 타이밍 신호 발생 회로는 비교적 간단한 회로 구조를 사용하여 높은 레졸루션 및 높은 신뢰성의 미세 지연 시간을 발생시킬 수 있다. 상기 타이밍 신호 발생 회로는, 게이트 회로의 조합에 의해 미세 지연 시간내의 작은 지연 시간을 생성하면서 또한 고주파 기준 클럭을 분할함으로써 미세 지연 시간내의 긴 지연 시간을 생성함으로써 높은 안정성의 미세 지연 시간을 생성할 수 있다. 상기 타이밍 신호 발생 회로는 복수의 기준 클럭을 포함하고 고주파 기준 클럭을 분할함으로써 미세 지연 시간의 긴 지연 시간을 생성하여 높은 안정성의 미세 지연 시간을 생성할 수 있다. 그 결과, 본 발명의 타이밍 신호 발생기는 전압 변화 또는 온도 변화에 의해 영향받지 않는 타이밍 신호를 발생시킬 수 있다.
본 발명의 실시예가 도면을 참조하여 기술될 것이다. 도 2는 본 발명의 타이밍 신호 발생 회로의 기본 구조의 예를 도시한 블록도이다. 도 2의 상부 좌측은 도 1의 상부에 도시된 종래의 거친 지연 제어 유닛과 동일한 거친 지연 제어 유닛(15)을 도시한다. 게다가, 거친 지연 제어 유닛(15)에 인가된 제1 기준 클럭 CLK1은 도 1의 종래 기술에서의 기준 클럭과 동일한 것으로 가정한다. 본 발명의 특징들중 하나는, 미세 지연 제어 유닛에서 지연 시간을 생성하기 위한 제2 기준 클럭 CLK2를 포함한다는 것이다. 도 2의 하부에 도시된 회로는 제1 및 제2 기준 클럭을 발생시키기 위한 클럭 발생 회로이다. 본 발명의 타이밍 신호 발생 회로에서, 제2 기준 클럭이 제공되는 회로는 고속의 반도체 회로로 구성된다.
도 2의 타이밍 신호 발생 유닛이 이하 보다 상세히 설명된다. 도 3a 내지 도 3h는 도 2의 타이밍 신호 발생 회로의 동작을 도시한 타이밍도이다. 거친 지연 제어 유닛(15)은 카운터(11), 레지스터(12), 비교기(13), 및 플립플롭(14)으로 구성된다. 거친 지연 제어 유닛(15)에는 제1 기준 클럭 CLK1이 제공된다. 제1 기준 클럭은 분할기로 제2 기준 클럭의 주파수를 1/2N 만큼 분할함으로써 생성된다. 제2 기준 클럭은 클럭 발생기(58)에 의해 발생된다. 다음에, 본 발명은, 기준 N이 2인 경우, 즉 제1 기준 클럭이 제2 기준 클럭의 1/4인 경우에 대하여 설명된다. 게다가, 상술된 바와 같이, 제1 기준 클럭 CLK1은 도 1의 종래 기술에 사용되는 기준 클럭과 동일하다. 제1 및 제2 기준 클럭의 파형은 각각 도 3a 및 3b에 도시되어 있다.
테스트 비율 신호는 카운터(11)를 리셋하므로, 타이밍 데이터의 거친 지연 데이터를 레지스터(12)에 로드한다. 카운터(11)는 제1 기준 클럭 CLK1을 카운트한다. 카운터(11)의 카운트 데이터는 비교기(13)에 의해 레지스터(12)에 저장된 거친 지연 데이터와 비교된다. 모든 데이터가 서로 일치하는 경우, 비교기(13)는 플립플롭(14)에 의해 재-타이밍된 일치 신호를 생성한다. 따라서, 플립플롭(14)의 출력에서의 일치 신호, 즉 거친 지연 신호는 제1 기준 클럭 CLK1의 정수배인 지연 시간을 나타낸다. 일치 신호의 파형은 도 3e에 도시되어 있다. AND 게이트로부터 지연된 출력 신호에는 미세 지연 제어 유닛에 의해 제1 기준 클럭 사이클보다 작은 지연 시간이 제공될 것이다.
도 2에서, 미세 지연 제어 유닛의 상부 중심과 우측부는 플립플롭(31 및 32) 및 AND 게이트(33)로 구성된 재-타이밍 회로 및 복호기(35) 및 AND 게이트(36-39)로 구성된 선택기 회로로 구성된다. 재-타이밍 회로에서, 거친 지연 제어 유닛으로부터의 일치 신호는 제2 기준 클럭 CLK2에 의해 계시되어 선택기 회로에서의 AND 게이트(36-39)에 제공된, 도 3f에 도시된 출력 신호를 생성한다. 선택기 회로에서, 이에 인가된 선택 신호에 응답하여 AND 게이트들중 하나는, 재-타이밍 회로의 출력 신호가 선택된 AND 게이트를 통해 송신되도록 개방된다. 본 예에서, AND 게이트의 갯수가 4이기 때문에, 복호기(35)의 선택 신호는 2비트로 구성된다. 선택 신호에서의 데이터가 "1, 0"인 경우에, 일치 신호는 도 3g에 도시된 바와 같은 AND 게이트를 통해 선택된다. 선택 신호는 상술된 거친 지연 데이터와 유사한 방식으로 그 적절한 데이터 비트를 이용한 타이밍 데이터내에 포함될 수 있다.
도 2에서의 미세 지연 제어 유닛의 하부 좌측부는 플립플롭(41, 43, 45 및 47), OR 게이트(42, 44 및 46), 및 AND 게이트(48)로 구성된 제1 미세 지연 회로이다. 선택기 회로의 AND 게이트의 출력 및 플립플롭의 입력에서 표시 *로 라벨링된 동일한 번호는, 대응하는 출력 및 입력이 서로 접속되어 있다는 것을 나타낸다. 플립플롭(41, 43, 45, 및 47) 각각은, 예를 들면 클럭 단자가 제2 기준 클럭 CLK2가 제공된 D형 플립플롭이다. 입력 데이터가 각각의 플립플롭에서 다음 클럭의 타이밍에 의해 래치되기 때문에, 제2 기준 클럭의 일 사이클과 동일한 지연 시간은 각각의 플립플롭에 의해 생성된다. 따라서, 예를 들면 OR 게이트(42)에 부여된 마크 *2에 의해 표시된 입력 신호는 제2 기준 클럭의 3 사이클과 동일한 지연 시간이 도 3h, 3i 및 3j에 도시된 바와 같이 생성되도록 3 스테이지의 플립플롭을 통해 지연된다. 유사하게, 플립플롭(41)에 부여된 마크 *3으로 표시된 입력 신호인 경우, 4개의 플립플롭의 지연 시간, 즉 제2 기준 클럭의 4 사이클은 입력 신호에 부가된다. 본 예에서, 제2 기준 클럭 CLK2의 4 사이클은 제1 기준 클럭 CLK1의 일 사이클과 동일하다.
도 2에서의 미세 지연 제어 회로의 하부 우측부는 AND 게이트(52 및 53), 지연 소자(54) 및 OR 게이트(55)로 구성된 제2 미세 지연 회로이다. 이 회로 구성은 도 1의 종래의 미세 지연 회로의 구성과 동일하고 거친 지연 제어 유닛과 동일한 유형의 반도체 집적 회로로 구성된다. AND 게이트(52 및 53)에 제공된 미세 타이밍 데이터에 의해 지연 소자를 갖거나 지연 소자가 없는 신호 전달 경로들중 하나가 선택된다. 미세 타이밍 데이터는 타이밍 데이터의 일부로서 반도체 테스트 시스템에서 생성된다. 실제의 반도체 테스트 시스템에서, 가중된 지연 시간을 갖는 다수의 제2 미세 지연 회로는 최종 타이밍 신호를 생성하도록 직렬로 접속된다.
본 발명의 타이밍 신호 발생 회로에서, 복수의 클럭, 즉 고주파수를 갖는 제2 기준 클럭 및 제2 기준 클럭보다 낮은 주파수를 갖는 제1 기준 클럭이 사용된다. 제1 기준 클럭은 종래 기술에 사용되는 기준 클럭과 동일하다. 제2 기준 클럭을 다루는 타이밍 발생 회로의 일부는 바이폴라 집적 회로 또는 갈륨 비소 집적 회로와 같은 고속 동작의 반도체 집적 회로로 구성된다. 회로의 다른 부분은 종래 기술과 유사한 방식으로 대규모 CMOS 집적 회로에 포함될 수 있다. 갈륨 비소 또는 바이폴라 회로와 같은 고속의 집적 회로에 형성된 회로가 회로 크기면에서 작기 때문에, 물리적 크기 및 비용의 증가는 전체의 반도체 테스트 시스템에 비해 무시할 만하다.
상기 구성에 기초하여, 본 발명의 타이밍 신호 발생 회로는 보다 높은 주파수 기준 클럭과 동기하여 미세 지연 시간내에서 보다 긴 지연 시간을 생성한다. 그 결과, 전압 또는 온도 변화에 의해 유발되는 미세 지연 시간의 변화를 최소화시킬 수 있다. 미세 지연 시간 내에서의 보다 작은 지연 시간은 종래 기술과 유사한 방식으로 CMOS 게이트의 조합에 의해 생성된다. 그러나, CMOS 게이트에 의해 생성될 지연 시간의 값이 종래 기술보다 작기 때문에, CMOS 게이트의 갯수는 상당히 감소될 수 있으므로, 전압 또는 온도 변화에 의해 유발되는 지연 시간 변화의 감소를 가져온다.
상술된 바와 같이, 본 발명에 따르면, 타이밍 신호 발생 회로는 비교적 간단한 회로 구조를 사용하여 높은 레졸루션 및 높은 안정성의 미세 지연 시간을 발생시킬 수 있다. 타이밍 신호 발생 회로는, 게이트 회로의 조합에 의해 미세 지연 시간내에서 작은 지연 시간을 생성하면서 또한 고주파 기준 클럭을 분할하여 미세 지연 시간내에서 긴 지연 시간을 생성함으로써 높은 안정성의 미세 지연 시간을 생성할 수 있다. 타이밍 신호 발생 회로는 복수의 기준 클럭을 포함하고, 고주파 기준 클럭을 분할하여 미세 지연 시간의 긴 지연 시간을 생성함으로써 높은 안정성의 미세 지연 시간을 생성할 수 있다. 그 결과, 본 발명의 타이밍 신호 발생기는 전압 변화 또는 온도 변화에 의해 영향받지 않는 타이밍 신호를 발생시킬 수 있다.
도 1은 종래의 기술에서 반도체 테스트 시스템용 타이밍 신호 발생 회로의 기본 구조의 예를 도시한 블록도.
도 2는 본 발명에서의 반도체 테스트 시스템용 타이밍 신호 발생 회로의 기본 구조의 예를 도시한 블록도.
도 3은 도 2에 도시된 본 발명의 타이밍 신호 발생 회로의 동작을 도시한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11: 카운터
12: 레지스터
13: 비교기
14: F/F

Claims (10)

  1. 반도체 테스트 시스템에 사용되고 반도체 소자를 테스트하기 위한 신호의 타이밍을 생성하기 위한 타이밍 신호 발생 회로에 있어서,
    제1 기준 클럭,
    상기 제1 기준 클럭을 제공받고, 자기에게 제공되는 거친(coarse) 지연 데이터에 기초하여 상기 제1 기준 클럭의 하나의 사이클의 정수배의 지연 시간을 갖는 거친 지연 신호를 발생시키기 위한 거친 지연 회로,
    상기 제1 기준 클럭의 주파수보다 선결된 배수만큼 높은 주파수를 갖는 제2 기준 클럭,
    상기 제2 기준 클럭을 제공받고, 상기 제2 기준 클럭의 하나의 사이클의 정수배이지만 상기 제1 기준 클럭의 하나의 사이클보다 작은 미세(fine) 지연 시간을 생성하기 위한 제1 미세 지연 회로,
    선택 신호에 의해 규정된 입력에서 상기 제1 미세 지연 회로에 상기 거친 지연 신호를 선택적으로 인가하기 위한 선택기 회로, 및
    상기 제1 미세 지연 회로의 출력 신호를 수신하고, 미세 지연 데이터에 기초하여 상기 제2 기준 클럭의 하나의 사이클보다 작은 지연 시간을 출력 신호에 부가하기 위한 제2 미세 지연 회로
    를 포함하며,
    상기 거친 지연 회로 및 상기 제2 미세 지연 회로는 제1 반도체 집적 회로에 구성되고, 상기 제1 미세 지연 회로 및 상기 선택기 회로는 상기 제1 반도체 집적 회로보다 높은 동작 속도를 갖는 제2 반도체 집적 회로에 구성되는 타이밍 신호 발생 회로.
  2. 제1항에 있어서, 상기 제1 기준 클럭은 상기 제2 기준 클럭의 주파수를 정수로 나눔으로써 생성되는 타이밍 신호 발생 회로.
  3. 제1항에 있어서, 상기 거친 지연 회로는
    상기 제1 기준 클럭을 카운트하기 위한 카운터,
    상기 거친 지연 데이터를 저장하기 위한 레지스터, 및
    상기 카운터의 카운트된 데이터 및 상기 거친 지연 데이터를 비교하고, 양 데이터가 서로 일치할 때 일치 신호를 생성하기 위한 비교기
    를 포함하는 타이밍 신호 발생 회로.
  4. 제1항에 있어서, 상기 선택기 회로는 상기 선택 신호를 디코드하기 위한 디코더 및 상기 디코더로부터의 신호에 의해 제어되는 복수의 AND 게이트로 구성되는 타이밍 신호 발생 회로.
  5. 제1항에 있어서, 상기 거친 지연 회로 및 상기 선택기 회로 사이에 제공되고, 상기 제2 기준 클럭에 기초하여 인입 신호의 타이밍을 조정하기 위한 재-타이밍 회로(re-timing circuit)를 더 포함하는 타이밍 신호 발생 회로.
  6. 제1항에 있어서, 상기 제1 미세 지연 회로는 복수의 직렬 접속된 플립플롭을 가지며, 상기 플립플롭 각각은 상기 제2 기준 클럭의 하나의 사이클의 배수와 동일한 지연 시간을 생성하기 위해 상기 제2 기준 클럭과 동기하여 입력 데이터를 래치하는 타이밍 신호 발생 회로.
  7. 제1항에 있어서, 상기 제1 미세 지연 회로는 복수의 직렬 접속된 플립플롭을 가지며, 상기 선택기 회로에 의해 선택된 상기 거친 지연 신호는 상기 플립플롭의 선택된 신호에 제공되고, 상기 플립플롭은 상기 제2 기준 클럭의 하나의 사이클의 배수와 동일한 지연 시간을 생성하기 위해 상기 제2 기준 클럭과 동기하여 상기 거친 지연 신호를 래치하는 타이밍 신호 발생 회로.
  8. 제1항에 있어서, 상기 제1 반도체 집적 회로는 CMOS로 구성되고, 상기 제2 반도체 집적 회로는 바이폴라 또는 갈륨 비소로 구성되는 타이밍 신호 발생 회로.
  9. 제8항에 있어서, 상기 제2 미세 지연 회로는 서로 직렬 접속된 복수의 CMOS 게이트로 구성된 지연 소자를 포함하는 타이밍 신호 발생 회로.
  10. 반도체 테스트 시스템에 사용될 반도체 소자를 테스트하기 위한 신호의 타이밍을 발생시키는 방법에 있어서,
    거친 지연 데이터에 기초하여 제1 기준 클럭의 하나의 사이클의 정수배인 지연 시간을 갖는 거친 지연 신호를 발생시키는 단계,
    제2 기준 클럭의 하나의 사이클의 정수배이지만, 상기 제1 기준 클럭의 하나의 사이클보다 작은 제1 미세 지연 시간을 생성하는 단계 -상기 제2 기준 클럭은 시간의 정수배 만큼 상기 제1 기준 클럭의 주파수보다 높은 주파수를 가짐-,
    상기 제1 미세 지연 시간을 상기 거친 지연 신호에 선택적으로 부가하는 단계, 및
    상기 제2 기준 클럭의 하나의 사이클보다 작은 제2 미세 지연 시간을, 상기 제1 미세 지연 시간이 부가된 상기 거친 지연 신호에 부가하는 단계
    를 포함하는 방법.
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