JP3119388B2 - Ic試験装置 - Google Patents
Ic試験装置Info
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- JP3119388B2 JP3119388B2 JP04098013A JP9801392A JP3119388B2 JP 3119388 B2 JP3119388 B2 JP 3119388B2 JP 04098013 A JP04098013 A JP 04098013A JP 9801392 A JP9801392 A JP 9801392A JP 3119388 B2 JP3119388 B2 JP 3119388B2
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- Japan
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- pattern
- data
- timing
- memory
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Description
【0001】
【産業上の利用分野】この発明は半導体集積回路(以下
ICと称す)を試験するIC試験装置に関する。
ICと称す)を試験するIC試験装置に関する。
【0002】
【従来の技術】図3に従来のIC試験装置の概略の構成
を示す。図中11はパターン発生器を示す。パターン発
生器11はコントロールテーブルメモリ11Aとパター
ンデータメモリ11Bとによって構成される。パターン
データメモリ11Bはレート発生器12から出力される
レートクロックがパターン発生器11に入力される毎に
パターンデータPa、Pbを出力する。パターンデータ
Paは波形フォーマッタ14に与えられる。波形フォー
マッタ14にはクロック発生器13からタイミングクロ
ックTaが与えられ、このタイミングクロックTaとパ
ターンデータによって立上りと立下り及びそのタイミン
グが規定されたパターン信号を生成する。このパターン
信号はドライバDR群を通じて被試験IC16に与えら
れる。
を示す。図中11はパターン発生器を示す。パターン発
生器11はコントロールテーブルメモリ11Aとパター
ンデータメモリ11Bとによって構成される。パターン
データメモリ11Bはレート発生器12から出力される
レートクロックがパターン発生器11に入力される毎に
パターンデータPa、Pbを出力する。パターンデータ
Paは波形フォーマッタ14に与えられる。波形フォー
マッタ14にはクロック発生器13からタイミングクロ
ックTaが与えられ、このタイミングクロックTaとパ
ターンデータによって立上りと立下り及びそのタイミン
グが規定されたパターン信号を生成する。このパターン
信号はドライバDR群を通じて被試験IC16に与えら
れる。
【0003】被試験IC16の応答出力信号は電圧比較
器群CPでそれぞれ正規の論理レベルを持っているか否
かが判定され、その判定結果を論理比較器15に入力す
る。論理比較器15ではクロック発生器13から与えら
れるクロックTbのタイミングで被試験IC16の応答
出力の論理値を読込み、その論理値とパターン発生器1
1から与えられる期待値パターンデータPbとを比較
し、不一致の発生を検出して被試験IC16の不良個所
を判定する。
器群CPでそれぞれ正規の論理レベルを持っているか否
かが判定され、その判定結果を論理比較器15に入力す
る。論理比較器15ではクロック発生器13から与えら
れるクロックTbのタイミングで被試験IC16の応答
出力の論理値を読込み、その論理値とパターン発生器1
1から与えられる期待値パターンデータPbとを比較
し、不一致の発生を検出して被試験IC16の不良個所
を判定する。
【0004】上述したように従来のIC試験装置はクロ
ック発生器13から出力されるタイミングクロックTa
の位相によって被試験IC16に与えるパターン信号の
立上り及び立下りのタイミング(位相)及び論理比較器
15の論理値の読込みのタイミングが規定される。波形
フォーマッタ14の動作を図4を用いて説明する。図4
Aはテストサイクルを規定するクロックを示す。このク
ロックによってテストサイクルが規定される。図4Bは
パターン発生器11から出力されるパターンデータを示
す。図4C及びDはクロック発生器13から波形フォー
マッタ14に与えられるタイミングクロックTaを示
す。このタイミングクロックTaは2相のクロックAT
aとBTaとによって構成される。波形フォーマッタ1
4はこの例ではRZ波形(リターンゼロ波形)を発生さ
せるモードで動作させた場合を示す。つまりクロックA
Taにより波形の立上りを規定し、クロックBTaによ
り波形の立下りを規定する。パターンデータが「1」の
とき、被試験IC16に与えるパターン波形は「1」論
理に立上り、クロックBTaで立下る。パターンデータ
が「0」のときはクロックATaが与えられてもパター
ン波形は生成されない。
ック発生器13から出力されるタイミングクロックTa
の位相によって被試験IC16に与えるパターン信号の
立上り及び立下りのタイミング(位相)及び論理比較器
15の論理値の読込みのタイミングが規定される。波形
フォーマッタ14の動作を図4を用いて説明する。図4
Aはテストサイクルを規定するクロックを示す。このク
ロックによってテストサイクルが規定される。図4Bは
パターン発生器11から出力されるパターンデータを示
す。図4C及びDはクロック発生器13から波形フォー
マッタ14に与えられるタイミングクロックTaを示
す。このタイミングクロックTaは2相のクロックAT
aとBTaとによって構成される。波形フォーマッタ1
4はこの例ではRZ波形(リターンゼロ波形)を発生さ
せるモードで動作させた場合を示す。つまりクロックA
Taにより波形の立上りを規定し、クロックBTaによ
り波形の立下りを規定する。パターンデータが「1」の
とき、被試験IC16に与えるパターン波形は「1」論
理に立上り、クロックBTaで立下る。パターンデータ
が「0」のときはクロックATaが与えられてもパター
ン波形は生成されない。
【0005】ここでクロックATaとBTaは各テスト
サイクル毎に遅延時間t1 、t2 、t3 …が与えられ、
この遅延時間t1 、t2 、t3 …により各テストサイク
ルの任意の位相位置でパターン波形を生成するように制
御される。この遅延時間t1、t2 、t3 …はレート発
生器12から与えられる位相制御データと、パターン発
生器11に設けたコントロールテーブルメモリ11Aか
ら出力されるタイミングセットデータとによって制御さ
れる。
サイクル毎に遅延時間t1 、t2 、t3 …が与えられ、
この遅延時間t1 、t2 、t3 …により各テストサイク
ルの任意の位相位置でパターン波形を生成するように制
御される。この遅延時間t1、t2 、t3 …はレート発
生器12から与えられる位相制御データと、パターン発
生器11に設けたコントロールテーブルメモリ11Aか
ら出力されるタイミングセットデータとによって制御さ
れる。
【0006】コントロールテーブルメモリ11Aとパタ
ーンデータメモリ11Bは共通のアドレスによってアク
セスされる。各アドレスには被試験IC16の各端子に
与えるパターン信号のパターンデータと、そのパターン
データで決まる論理波形の立上りのタイミング及び立下
りのタイミングを規定するための遅延時間が組になって
記憶される。
ーンデータメモリ11Bは共通のアドレスによってアク
セスされる。各アドレスには被試験IC16の各端子に
与えるパターン信号のパターンデータと、そのパターン
データで決まる論理波形の立上りのタイミング及び立下
りのタイミングを規定するための遅延時間が組になって
記憶される。
【0007】パターンデータはパターンデータメモリ1
1Bから読出されて波形フォーマッタ14と論理比較器
15に与えられるが、各端子に与えるパターン信号の遅
延時間を規定するタイミングセットデータはコントロー
ルテーブルメモリ11Aから読出されてレート発生器1
2に与えられる。レート発生器12では全端子分のタイ
ミングセットデータを遅延時間に対応する位相制御デー
タに変換し、この位相制御データをクロック発生器13
に与え、タイミングクロックATaとBTaを発生させ
る。
1Bから読出されて波形フォーマッタ14と論理比較器
15に与えられるが、各端子に与えるパターン信号の遅
延時間を規定するタイミングセットデータはコントロー
ルテーブルメモリ11Aから読出されてレート発生器1
2に与えられる。レート発生器12では全端子分のタイ
ミングセットデータを遅延時間に対応する位相制御デー
タに変換し、この位相制御データをクロック発生器13
に与え、タイミングクロックATaとBTaを発生させ
る。
【0008】レート発生器12から位相制御データが出
力される毎にレートクロックが出力され、このレートク
ロックがコントロールテーブルメモリ11Aに与えられ
る。コントロールテーブルメモリ11Aはレートクロッ
クが与えられることにより次にアクセスすべきアドレス
を前回読出したデータから演算により算出し、そのアド
レスをアクセスしてパターンデータとタイミングセット
データとを読出す。この繰返しによってパターン信号及
び期待値パターン信号の発生が続けられる。
力される毎にレートクロックが出力され、このレートク
ロックがコントロールテーブルメモリ11Aに与えられ
る。コントロールテーブルメモリ11Aはレートクロッ
クが与えられることにより次にアクセスすべきアドレス
を前回読出したデータから演算により算出し、そのアド
レスをアクセスしてパターンデータとタイミングセット
データとを読出す。この繰返しによってパターン信号及
び期待値パターン信号の発生が続けられる。
【0009】
【発明が解決しようとする課題】パターン発生器11は
レート発生器12が位相制御データを出力する毎に次に
アクセスすべきアドレスを算出し、タイミングセットデ
ータとパターンデータとを読出す動作を繰返す。この結
果、パターンデータに変更がなく位相制御データだけを
順次変更する場合でもコントロールテーブルメモリ11
A及びパターンデータメモリ11Bに各タイミングセッ
トデータとパターンデータの組合せを記憶しておく必要
がある。このためにコントロールテーブルとメモリ11
A及びパターンデータメモリ11Bを構成するメモリ容
量が大きくなってしまう欠点がある。
レート発生器12が位相制御データを出力する毎に次に
アクセスすべきアドレスを算出し、タイミングセットデ
ータとパターンデータとを読出す動作を繰返す。この結
果、パターンデータに変更がなく位相制御データだけを
順次変更する場合でもコントロールテーブルメモリ11
A及びパターンデータメモリ11Bに各タイミングセッ
トデータとパターンデータの組合せを記憶しておく必要
がある。このためにコントロールテーブルとメモリ11
A及びパターンデータメモリ11Bを構成するメモリ容
量が大きくなってしまう欠点がある。
【0010】また、タイミングセットデータとパターン
データの組合せを多岐にわたって選択できるように構成
しようとすると、各タイミングセットデータとパターン
データとの組合せ毎にメモリに記憶しなければならない
から、この点でもコントロールテーブルメモリ11A及
びパターンデータメモリ11Bの容量が大きくなってし
まう不都合がある。
データの組合せを多岐にわたって選択できるように構成
しようとすると、各タイミングセットデータとパターン
データとの組合せ毎にメモリに記憶しなければならない
から、この点でもコントロールテーブルメモリ11A及
びパターンデータメモリ11Bの容量が大きくなってし
まう不都合がある。
【0011】この発明の目的はコントロールテーブルメ
モリ11A及びパターンデータメモリ11Bを構成する
メモリ容量を小さくすることができ、然もパターンデー
タとタイミングデータとの組合せを多岐にわたって選択
することができるIC試験装置を提供しようとするもの
である。
モリ11A及びパターンデータメモリ11Bを構成する
メモリ容量を小さくすることができ、然もパターンデー
タとタイミングデータとの組合せを多岐にわたって選択
することができるIC試験装置を提供しようとするもの
である。
【0012】
【課題を解決するための手段】この発明では、タイミン
グセットデータをコントロールテーブルメモリ11Aと
は別に設けたタイミングシーケンスメモリに記憶させる
と共に、コントロールテーブルメモリ11Aに同一パタ
ーンの繰返し回数を記憶させる。更にこの同一パターン
の繰返し回数Nが読出されたとき、この繰返し回数Nを
分周比として動作する可変分周器を設ける。この可変分
周器によりレート発生器から出力されるレートクロック
を分周してパターン発生器11に与える。またタイミン
グシーケンスメモリにはレートクロックを直接与える。
グセットデータをコントロールテーブルメモリ11Aと
は別に設けたタイミングシーケンスメモリに記憶させる
と共に、コントロールテーブルメモリ11Aに同一パタ
ーンの繰返し回数を記憶させる。更にこの同一パターン
の繰返し回数Nが読出されたとき、この繰返し回数Nを
分周比として動作する可変分周器を設ける。この可変分
周器によりレート発生器から出力されるレートクロック
を分周してパターン発生器11に与える。またタイミン
グシーケンスメモリにはレートクロックを直接与える。
【0013】従ってこの発明によればタイミングセット
データはタイミングシーケンスメモリからレートクロッ
クに同期して1対1に対応して読出される。これに対し
同一パターンを連続して発生させる場合は、その連続回
数Nが分周器にセットされる。この結果分周器はレート
クロックを1/Nに分周してパターン発生器に与えるか
ら、パターン発生器はレートクロックがN個出力される
間、同一のパターンを出力し続ける。この間タイミング
シーケンスメモリは任意のタイミングセットデータをレ
ートクロックに同期してN個分出力することができる。
データはタイミングシーケンスメモリからレートクロッ
クに同期して1対1に対応して読出される。これに対し
同一パターンを連続して発生させる場合は、その連続回
数Nが分周器にセットされる。この結果分周器はレート
クロックを1/Nに分周してパターン発生器に与えるか
ら、パターン発生器はレートクロックがN個出力される
間、同一のパターンを出力し続ける。この間タイミング
シーケンスメモリは任意のタイミングセットデータをレ
ートクロックに同期してN個分出力することができる。
【0014】
【実施例】図1にこの発明の一実施例を示す。図1にお
いて図3と対応する部分には同一符号を付して示す。こ
の発明においてはレート発生器12とパターン発生器1
1との間に可変分周器17を設ける。この可変分周器1
7は例えばプリセットカウンタによって構成することが
できる。プリセット端子Pにはコントロールテーブルメ
モリ11Aから同一パターンの繰返回数Nが与えられ
る。プリセット端子Pに同一パターンの繰返回数Nが与
えられることにより、Nの値がプリセットされ、可変分
周器17は1/N分周器(N進カウンタ)として動作す
る。
いて図3と対応する部分には同一符号を付して示す。こ
の発明においてはレート発生器12とパターン発生器1
1との間に可変分周器17を設ける。この可変分周器1
7は例えばプリセットカウンタによって構成することが
できる。プリセット端子Pにはコントロールテーブルメ
モリ11Aから同一パターンの繰返回数Nが与えられ
る。プリセット端子Pに同一パターンの繰返回数Nが与
えられることにより、Nの値がプリセットされ、可変分
周器17は1/N分周器(N進カウンタ)として動作す
る。
【0015】可変分周器17のクロック入力端子CKに
はレート発生器12から出力される位相制御データに含
まれる1ビットのレートクロックが与えられる。このレ
ートクロックを計数し、N+1個目で次の同一パターン
繰返回数Nを取込み、Nの値をプリセットする。分周比
に対応するNの値はコントロールテーブルメモリ11A
から読出される。つまり同一パターンを繰返し出力する
パターンデータを格納したアドレスと同一アドレスのコ
ントロールテーブルメモリ11Aに繰返回数Nの値と、
そのとき出力すべきタイミングセットデータを記憶した
タイミングシーケンスメモリ19のアドレスとが記憶さ
れる。コントロールテーブルメモリ11Aから読出され
るアドレスはアドレスカウンタ18にストアされる。ア
ドレスカウンタ18のクロック入力端子CKにはレート
発生器12から出力されるレートクロックが与えられ
る。
はレート発生器12から出力される位相制御データに含
まれる1ビットのレートクロックが与えられる。このレ
ートクロックを計数し、N+1個目で次の同一パターン
繰返回数Nを取込み、Nの値をプリセットする。分周比
に対応するNの値はコントロールテーブルメモリ11A
から読出される。つまり同一パターンを繰返し出力する
パターンデータを格納したアドレスと同一アドレスのコ
ントロールテーブルメモリ11Aに繰返回数Nの値と、
そのとき出力すべきタイミングセットデータを記憶した
タイミングシーケンスメモリ19のアドレスとが記憶さ
れる。コントロールテーブルメモリ11Aから読出され
るアドレスはアドレスカウンタ18にストアされる。ア
ドレスカウンタ18のクロック入力端子CKにはレート
発生器12から出力されるレートクロックが与えられ
る。
【0016】アドレスカウンタ18の計数値はアドレス
信号としてタイミングシーケンスメモリ19に与えられ
る。タイミングシーケンスメモリ19にはタイミングセ
ットデータが記憶される。コントロールテーブルメモリ
11Aから出力されるアドレス信号はアドレスカウンタ
18にストアされ、そのアドレス信号がタイミングシー
ケンスメモリ19に与えられ、そのアドレスに記憶され
たタイミングセットデータを読出す。
信号としてタイミングシーケンスメモリ19に与えられ
る。タイミングシーケンスメモリ19にはタイミングセ
ットデータが記憶される。コントロールテーブルメモリ
11Aから出力されるアドレス信号はアドレスカウンタ
18にストアされ、そのアドレス信号がタイミングシー
ケンスメモリ19に与えられ、そのアドレスに記憶され
たタイミングセットデータを読出す。
【0017】タイミングシーケンスメモリ19から読出
されたタイミングセットデータはレート発生器12とク
ロック発生器13に与えられる。レート発生器12はタ
イミングシーケンスメモリ19から読出されたタイミン
グセットデータを位相制御データに変換し、クロック発
生器13に位相制御データを与える。これと共に可変分
周器17及びアドレスカウンタ18に位相制御データに
含まれるレートクロックを与える。
されたタイミングセットデータはレート発生器12とク
ロック発生器13に与えられる。レート発生器12はタ
イミングシーケンスメモリ19から読出されたタイミン
グセットデータを位相制御データに変換し、クロック発
生器13に位相制御データを与える。これと共に可変分
周器17及びアドレスカウンタ18に位相制御データに
含まれるレートクロックを与える。
【0018】クロック発生器13は位相制御データに従
って図2に示すようにレートクロックから所定の時間遅
延した位相位置にタイミングクロックATa及びBTa
を出力し、波形フォーマッタ14に与える。アドレスカ
ウンタ18はレートクロックが与えられることによりア
ドレスを+1し、タイミングシーケンスメモリ19の次
のアドレスに書込まれているタイミングセットデータを
読出す。このタイミングセットデータはレート発生器1
2に与えられ位相制御データに変換される。
って図2に示すようにレートクロックから所定の時間遅
延した位相位置にタイミングクロックATa及びBTa
を出力し、波形フォーマッタ14に与える。アドレスカ
ウンタ18はレートクロックが与えられることによりア
ドレスを+1し、タイミングシーケンスメモリ19の次
のアドレスに書込まれているタイミングセットデータを
読出す。このタイミングセットデータはレート発生器1
2に与えられ位相制御データに変換される。
【0019】このようにしてレートクロックが可変分周
器17に与えたNの値と等しい数だけ可変分周器17に
与えられるまではパターン発生器11の状態は固定され
ており変化しない。従って可変分周器17にN個のレー
トクロックが与えられるまでの間はパターンデータは同
一のパターンデータが出力され続ける。図2にこの動作
の一例を示す。図2の例ではN=4の場合を示す。可変
分周器17に5個目のレートクロックが与えられたとき
可変分周器17は分周信号を出力し、その分周信号によ
りパターン発生器11の状態及び可変分周器17の分周
数Nが更新される。この更新動作は従来と同様にコント
ロールテーブルメモリ11Aから読出される各種のデー
タを演算して次にアクセスするコントロールテーブルメ
モリ11A及びパターンデータメモリ11Bのアドレス
が決定され、そのアドレスから可変分周器17に与える
分周数Nとパターンデータが読出される。
器17に与えたNの値と等しい数だけ可変分周器17に
与えられるまではパターン発生器11の状態は固定され
ており変化しない。従って可変分周器17にN個のレー
トクロックが与えられるまでの間はパターンデータは同
一のパターンデータが出力され続ける。図2にこの動作
の一例を示す。図2の例ではN=4の場合を示す。可変
分周器17に5個目のレートクロックが与えられたとき
可変分周器17は分周信号を出力し、その分周信号によ
りパターン発生器11の状態及び可変分周器17の分周
数Nが更新される。この更新動作は従来と同様にコント
ロールテーブルメモリ11Aから読出される各種のデー
タを演算して次にアクセスするコントロールテーブルメ
モリ11A及びパターンデータメモリ11Bのアドレス
が決定され、そのアドレスから可変分周器17に与える
分周数Nとパターンデータが読出される。
【0020】
【発明の効果】以上説明したように、この発明によれば
パターンデータメモリ11Bから読出される一つのパタ
ーンデータに対し、可変分周器17に与えた分周数Nの
回数だけタイミングシーケンスメモリ19から異なるタ
イミングセットデータを読出すことができる。このタイ
ミングセットデータはコントロールテーブルメモリ11
Aから与えられるアドレスからN個分を予め試験の項目
に適したタイミングの変化となるように規定しておくこ
とにより、一つのパターンで予定される全てのタイミン
グの試験を行なうことができる。この結果コントロール
テーブルメモリ11A及びパターンデータメモリ11B
に用意するタイミング制御に関するデータとパターンデ
ータの数を少なくすることができるからコントロールテ
ーブルメモリ11Aとパターンデータメモリ11Bの容
量を小さくすることができる。
パターンデータメモリ11Bから読出される一つのパタ
ーンデータに対し、可変分周器17に与えた分周数Nの
回数だけタイミングシーケンスメモリ19から異なるタ
イミングセットデータを読出すことができる。このタイ
ミングセットデータはコントロールテーブルメモリ11
Aから与えられるアドレスからN個分を予め試験の項目
に適したタイミングの変化となるように規定しておくこ
とにより、一つのパターンで予定される全てのタイミン
グの試験を行なうことができる。この結果コントロール
テーブルメモリ11A及びパターンデータメモリ11B
に用意するタイミング制御に関するデータとパターンデ
ータの数を少なくすることができるからコントロールテ
ーブルメモリ11Aとパターンデータメモリ11Bの容
量を小さくすることができる。
【0021】またパターンデータとタイミングセットデ
ータを別のメモリから読出して組合せる構成としたから
パターンデータとタイミングセットデータの組合せの数
を多くすることができる。よってタイミングセットデー
タとパターンデータとの組合せをコントロールテーブル
メモリ11A及びパターンデータメモリ11Bの容量を
大きくすることなく、多岐にわたって得ることができる
利点が得られる。
ータを別のメモリから読出して組合せる構成としたから
パターンデータとタイミングセットデータの組合せの数
を多くすることができる。よってタイミングセットデー
タとパターンデータとの組合せをコントロールテーブル
メモリ11A及びパターンデータメモリ11Bの容量を
大きくすることなく、多岐にわたって得ることができる
利点が得られる。
【図1】この発明の一実施例を示すブロック図。
【図2】この発明の動作を説明するための波形図。
【図3】従来の技術を説明するためのブロック図。
【図4】従来の技術の動作を説明するためのブロック
図。
図。
11 パターン発生器 11A コントロールテーブルメモリ 11B パターンデータメモリ 12 レート発生器 13 クロック発生器 14 波形フォーマッタ 15 論理比較器 16 被試験IC 17 可変分周器 18 アドレスカウンタ 19 タイミングシーケンスメモリ
Claims (1)
- 【請求項1】 A.コントロールテーブルメモリとパタ
ーンデータメモリとによって構成されるパターン発生器
から被試験ICの各端子に与える各パターン信号の立上
り、立下りのタイミングを規定するタイミングセットデ
ータと、パターン信号の論理値を規定するパターンデー
タとが読出され、タイミングセットデータがレート発生
器において位相制御データに変換され、この位相制御デ
ータがクロック発生器に与えられ、このクロック発生器
により、上記パターン信号の立上り、立下りのタイミン
グを規定するクロックを発生させ、このクロックを波形
フォーマッタに与え、波形フォーマッタにおいてパター
ン信号を生成し、このパターン信号を被試験ICに与え
被試験ICを試験するIC試験装置において、 B.上記パターン発生器から切離して設けられ、上記タ
イミングセットデータを記憶したタイミングシーケンス
メモリと、 C.同一パターンの繰返回数Nと共に上記コントロール
テーブルメモリから読出される同一パターン発生の初期
タイミングを規定するタイミングセットデータを上記タ
イミングシーケンスメモリから読出すためのアドレスが
ストアされ、このアドレスからレート発生器がレートク
ロックを出力する毎に計数して上記タイミングシーケン
スメモリのアドレスを歩進させるアドレスカウンタと、 D.上記コントロールテーブルメモリから読出される同
一パターンの繰返回数Nが設定されて1/Nの分周比に
設定され、上記レートクロックを分周してその分周出力
を上記コントロールテーブルメモリ及びパターンデータ
メモリに与えて読出アドレスを更新させる可変分周器
と、 を設けたことを特徴とするIC試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04098013A JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04098013A JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ic試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05297070A JPH05297070A (ja) | 1993-11-12 |
JP3119388B2 true JP3119388B2 (ja) | 2000-12-18 |
Family
ID=14207931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04098013A Expired - Fee Related JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3119388B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07191096A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 試験装置 |
-
1992
- 1992-04-17 JP JP04098013A patent/JP3119388B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05297070A (ja) | 1993-11-12 |
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