JPH026770A - テスターのタイミング信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、テスターのタイミング信号発生回路に関し
、特に、ＩＣ検査のためのテスト波形パターンの発生な
ど、複数のＩＣテストピンにそれぞれの波形パターンを
発生するテスターのパターン発生システムにおけるタイ
ミング信号発生回路に関する。

［従来の技術］ ＩＣ検査システムでは、ＩＣの性能１機能試験を行うた
めにそれに必要な複数ビットのテスト波形パターンを、
テストパターンプログラム等に従って自動的に発生させ
る。そのため、従来のパターン発生システムにおいては
、パターン発生器から得られるパターンデータとタイミ
ング信号発生回路により作られた多数の位相をもった位
相クロックイ言号とのそれぞれのうちから、ＩＣのピン
ごとに必要なものをそれぞれ選択して合成し、所定の波
形パターンを生成することが行われ、生成したテストパ
ターンをドライブ回路に送り、その出力をレベル変換し
て所定のＩＣピンに供給する方法が採られている。

この場合の位相クロック信号は、通常、テストパターン
の立上がり及び立上がりタイミングを決定するものとし
て使用されていて、タイミング信号発生回路は、テスト
周期に対応する周期で多数の異なる位相のクロック信号
をそれぞれの位相クロック出力端子に発生する。そして
、この各位相端子のクロック信号を高い周波数の基準ク
ロック信号に同期させてその分解能で出力させる場合に
あっては、所定の位相まで遅延させたクロック信号を基
準りｏ　’ｙり信号と同期させるために、従来は、Ｄタ
イプ・フリップフロップにクロック信号を入力して基準
クロック信号で同期を採る方式が採用されている。

このような従来の方式にあっては、テスト周期に対応し
て周期的なパルス信号を発生させて、その出力信号をゲ
ート素子のマトリックスからなる遅延回路マトリックス
により遅延させたり、或いはＣＲ素子を用いたランプ電
圧発生回路等の遅延回路により遅延させて設定値に応じ
た遅延時間のクロック信号を得て、これを前記のフリッ
プフロップに入力して同期を採っている。

［解決しようとする課題］ 前記のような方式では、ディスクリートな遅延素子が多
数必要となり、多数の異なる位相のクロック信号を発生
させるテスターでは、タイミング発生回路の構成が複雑
とならざるを得ない欠点がある。

また、遅延素子を使用して遅延させる関係から遅延時間
についての精度が悪くなる問題がある。

この発明は、このような従来技術の問題点を解決するも
のであって、高精度に遅延時間を設定でき、かつ基準ク
ロック信号のタイミングに対応した微小な遅延時間を設
定できるテスターのタイミング信号発生回路を提供する
ことを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のテスターの
タイミング信号発生回路における手段は、基準クロック
信号発生回路と、この基準クロック信号発生回路からの
基準クロック信号を分周する分周回路を介して分周して
得たクロック信号又は基準クロック信号を受けて所定の
周期のパルス信号を発生するパルス発生回路と、このパ
ルス発生回路から周期的なパルス信号を受け、外部から
与えられる遅延時間を設定する設定値に応じてこの設定
値に対応する段数だけ受けたパルス信号を基準クロック
信号に同期させてシフトさせるシフトレジスタ回路上を
備えていて、ソフトレジスタ回路からタイミングクロッ
ク信号を得るものである。

［作用コ このようにシフトレジスタを設けて、シフトレジスタの
シフト段数を外部からの設定値に応じて選択し、受けた
パルス信号をその段数だけ基準クロック信号に同期させ
てシフトするようにすることで、基準クロック信号に同
期させた所定の遅延時間のタイミングクロック信号を基
準クロック信号に対応する時間単位の細かな時間間隔に
対応させてかつ正確なタイミングで発生させることがで
きる。

また、遅延回路がシフトレジスタで構成できるため、多
数の位相のクロック信号に対するこれらの遅延回路を集
積回路化することが容易となり、かつ、基準クロックの
周波数も高く設定できる。

したがって、分解能を高くすることができ、レート信号
等と多種の位相クロック信号とを発生させる場合にも、
これら相互の位相のずれ量も少なくできる。

［実施例コ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。

第１図において、１は、タイミング信号発生回−〇− 路であって、２は、その基準クロック信号発生回路であ
る。基準クロック信号発生回路２は、その基準クロック
信号を分周回路３とシフトレジスタ回路５とに送出する
。分周回路３は、基準クロック信号発生回路２から基準
クロック信号を受けて、これをタイミングカウントの基
準となるクロック信号の周期になるように整数倍の周期
（整数分の１の周波数）のタイミングカウントクロック
信号にまで低減する。この分周回路３により低減された
クロック信号は、次に、周期信号発生回路４に供給され
る。

周期信号発生回路４は、外部から起動信号を受けて、分
周回路３から送出されたタイミングをカウントする基準
なる周期を持ったタイミングカウントクロック信号をカ
ウントし、パルス発生周期についての周期設定データＮ
＋　に応じて周期設定データＮｌ　に対応する周期のパ
ルス信号を発生するもので、例えば、内部にレジスタと
プリセットカウンタ等とを有している。そして、前記の
周期’？ｌｔ定デー少データがこのレジスタに設定され
たとき、設定された値Ｎｌが前記のプリセットカウンタ
にセットされ、これが分周回路３からのタイミングカウ
ントクロック信号でカウントされ、カウントが終了する
ごとにパルス信号を発生し、前記レジスタの値が再設定
されて周期設定データＮｌ　に対応した周期的なパルス
信号を順次レートパルス信号（又は位相クロック信号）
として発生する。なお、周期設定データＮｌは、外部、
例えば、テスターのパターン発生器からリアルタイムで
周期信号発生回路４に与えられる。

周期信号発生回路４から得られる周期的なパルス信号は
、次に、シフトレジスタ回路５に入力される。シフトレ
ジスタ回路５は、最大遅延時間に対応するｍ段（ｍは２
以上の整数）のフリップフロップ等からなる高速なシフ
トを行うシフトレジスタ５１と、段数選択回路５２、そ
して、レジスタ５３とからなり、段数選択回路５２は、
シフトレジスタ５１のフリップフロップ各段のうちレジ
スタ５３に設定された値に対応する段（初段から数えて
の段数に対応）の出力を有効な出力とじて受けて、それ
を出力端子５４にタイミングクロック信号（レート信号
又は位相クロック信号等）として出力する。

ここで、レジスタ５３には、設定すべき遅延時間に対応
する値が外部（前記と同様に例えばパターン発生器）か
らリアルタイムでタイミングデータＮ２としてセットさ
れる。これは、周期信号発生回路４から受ける周期的な
各パルス信号を基準としてそこからの遅延時間を表して
いる。この遅延時間は、シフトレジスタ５１の１段のパ
ルスシフト時間の整数倍として与えられる。そこで、シ
フトレジスタ５１は、基準クロック信号発生回路２から
の基準クロック信号を受け、これに応じて周期信−シ・
発生回路４から受けたパルス信号を設定データ（タイミ
ングデータＮ２）だけシフトする。

このようにして周期信号発生回路４で発生するレートパ
ルス信号又は位相クロック信号がフリップフロップで構
成されたシフトレジスタ５３に入力されることにより正
確なタイミングのレーＩ・パルス信号又は位相クロック
信号としてシフトレジスタ回路５により遅延調整され、
かつ基準クロック信号に同期した形で出力される。

さらに、前記のシフト段数の選択によってシフトレジス
タ１段の分解能骨て遅延時間の増加／減少ができるので
、前記の出力のレートパルス信号又は位相クロック信号
は、１段の整数倍の微小遅延時間を加減した形態でレー
トパルス信号或いは位相クロック信号として発生させる
ことができる。

この場合、レートパルス信号或いは位相クロック信号等
のタイミングクロック信号の分解能は、周期信号発生回
路４の出力信号の分解能（周期）に対してこれを基準ク
ロック信号の周期で割った値までとなっていて、この値
に対応してシフトレジスタ５１の段数を決定し、シフト
レジスタ５１を構成すればよい。したがって、シフトレ
ジスタの最大段数による遅延時間は、周期パルス発生回
路４のパルスのほぼ周期に対応している。

なお、さらに、細かく設定するために基準クロック（Ｓ
号に同期して動作するこれよりさらに高い周波数のクロ
ック信号発生回路を内蔵して、この一 １〇− クロツタ信号発生回路からのクロック信号で、受けたパ
ルス信号をシフトするようにしてもよい。

また、基準クロック信号を逓倍してより高速なりロック
信号を得てこれを利用することもてきる。

このような場合のシフトも基準クロ・ツク信号に同期さ
せてシフトさせることになることはもちろんである。

以上のようにして、シフトレジスタ５１のシフト段数を
外部から選択できるようにしておき、その段数で遅延時
間を設定してレートパルス信号。

位相クロック信号等のタイミングクロック信号を得るよ
うにしているので、遅延時間が段数に対応して正確に得
られ、タイミングクロック信号を正確な位相でかつ基準
クロック信号に対応するタイミングの細かな時間間隔で
発生させることができる。

しかも、このようにシフトレジスタ構成を採ることによ
り、基準クロック発生回路２を除いた回路部分が１つの
高集積回路としてＬＳＩ化でき、タイミング発生回路の
回路構成をより単純にてきる。

ところで、実施例では、周期信号発生回路４とシフトレ
ジスタ回路５とが一対一で対応しているが、周期信号発
生回路４の出力信号は、複数のシフトレジスタ回路５に
パラレルに供給され、それぞれのシフトレジスタ回路５
からそのレジスタ５３に設定されたタイミングデータに
応じた位相のタイミングクロック信号をそれぞれ発生さ
せるようにできることはもちろんである。

また、実施例では、分周回路から１つの周期信号発生回
路にタイミングカウントクロ・ツク信号を供給する例を
上げているが、基準クロック発生回路と分周回路とを共
通にして複数の周期信号発生回路にタイミングカウント
クロック信号を加えて、レートパルス信号や多数の位相
クロック信号をそれぞれのタイミングで順次発生させる
ようにしてもよいことももちろんである。

実施例では、分周回路により基準クロック信号を分周し
てタイミングカウントクロック信号を発生しているが、
分周回路により分周することなく、基準クロック信号を
直接タイミングカウントクロック信号として周期信号発
生回路でカウントするようにしてもよいことはもちろん
である。したがって、分周回路は必ずしも必要ではない
。

［発明の効果コ 以上の説明から理解できるように、この発明にあっては
、ソフトレジスタを設けて、シフトレジスタのシフト段
数を外部からの設定値に応じて選択し、受けたパルス信
号をその段数だけ基準クロック信号に同期させてシフト
するようにすることで、基準クロック信号に同期させた
所定の遅延時間のタイミングクロック信号を基準クロッ
ク信号に対応する時間単位の細かな時間間隔に対応させ
てかつ正確なタイミングで発生させることができる。

また、遅延回路がシフトレジスタで構成できるため、多
数の位相のクロック信号に対するこれらの遅延回路を集
積回路化することが容易となり、かつ、基準クロックの
周波数も高く設定できる。

したがって、分解能を高くすることができ、レート信号
等と多種の位相クロック信号とを発生させる場合にも、
これら相互の位相のずれ量も少なくできる。

【図面の簡単な説明】

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。 １・・・タイミング信号発生回路、 ２・・・基準クロック信号発生回路、 ３・・・分周回路、４・・・周期信号発生回路、５・・
・シフトレジスタ回路、５１・・・シフトレジスタ、５
２・・・段数選択回路、５３・・・レジスタ、５４・・
・出力端子。

Claims (2)

【特許請求の範囲】
1. （１）基準クロック信号発生回路と、この基準クロック
   信号発生回路からの基準クロック信号を分周する分周回
   路を介して分周して得たクロック信号又は前記基準クロ
   ック信号を受けて所定の周期のパルス信号を発生するパ
   ルス発生回路と、このパルス発生回路から周期的なパル
   ス信号を受け、外部から与えられる遅延時間を設定する
   設定値に応じてこの設定値に対応する段数だけ受けたパ
   ルス信号を前記基準クロック信号に同期させてシフトさ
   せるシフトレジスタ回路とを備え、前記シフトレジスタ
   回路からタイミングクロック信号を得ることを特徴とす
   るテスターのタイミング信号発生回路。
2. （２）分周回路を備えていて、シフトレジスタ回路はパ
   ルス発生回路から送出されるパルス信号を受け、分周回
   路はタイミングカウントのクロック信号に対応した周期
   に基準クロック信号を分周し、前記パルス発生回路は、
   外部から与えられる周期を設定する設定値に応じてこの
   設定値まで前記タイミングカウントのクロック信号をカ
   ウントすることを特徴とする請求項１記載のテスターの
   タイミング信号発生回路。