JPH026769A

JPH026769A - テスターのタイミング信号発生回路

Info

Publication number: JPH026769A
Application number: JP63155673A
Authority: JP
Inventors: Kiyotake Udo; 有働　清健
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1990-01-10
Anticipated expiration: 2010-08-09
Also published as: JPH0774818B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業−１〕の利用分野］この発明は、テスターのタイミング信叶発生回路に関し
、特に、ＩＣ検査のためのテスト波形パターンの発生な
ど、複数のＩＣテストビンにそれぞれの波形パターンを
発生するテスターのパターン発生システムにおけるタイ
ミング信号発生回路に関する。

〔従来の技術］ＩＣ検査システムでは、ＩＣの性能９機能試験を行うた
めにそれに必要な複数ビットのテスト波形パターンを、
テストパターンプログラム等に従って自動的に発生させ
る。そのため、従来のパターン発生システムにおいては
、パターン発生器から得られるパターンデータとタイミ
ング信号発生回路により作られた多数の位相をもった位
相クロック信号とのそれぞれのうちから、ＩＣのピンご
とに必要なものをそれぞれ選択して合成し、所定の波形
パターンを生成することが行われ、生成したテストパタ
ーンをドライブ回路に送り、その出力をレベル変換して
所定のＩＣピンに供給する方法が採られている。

この場合の位相クロック信号は、通常、テストパターン
の立ヒがり及び立下がりタイミングを決定するものとし
て使用されていて、タイミング信号発生回路は、テスト
周期に対応する周期で多数の異なる位相のクロック信号
（位相クロック信号）をそれぞれの位相クロック出力端
子に発生する。

このような位相クロック４−Ｗ号は、一般に、基準クロ
ック信かをあらかじめ設定されているタイミングデータ
分たけカウントして発生することになるが、基準クロッ
クの分解能以下の範囲で微小時間を付加して位相クロッ
ク信号を発生させ、そのタイミングを調整するような場
合には、基準クロック信号をカウントして得たクロック
信号を例えば遅延素子マトリックスの遅延回路に加えて
、必要となる遅延時間の出力を選択することてＬ−１的
とする位相クロック信けを得ている。また、位相クロツ
ク４Ａ号を高い周波数の基準クロック信号に同期させて
その分解能で出力させる場合には、所定の位相まて遅延
させたクロック信けを基準クロック信号と同期させて出
力するようにしている。

［解決しようとする課題］前記のような方式にあっては、タイミング精度が遅延素
−ｒ群の個々の遅延素子の精度により決定されてしまう
ために精度の高い遅延素子の選択が必要となる欠点があ
る。また、遅延素子がｌｕ度。

湿度等の使用環境により影響を受け、遅延誤差が生じ、
選択された遅延時間が相違するとその誤差も相違するた
め、それがタイミング発生器の精度を劣化させる原因と
なっている。

この発明の目的は、このような従来技術の問題点を解決
するものであって、使用環境に影響されることなく、精
度の高い遅延時間を設定して正確なタイミングでタイミ
ングクロック信号を発生することができるテスターのタ
イミング信か発生回路を提供することを目的とする。

［課題を解決するための手段］このような目的を達成するためのこの発明のテスターの
タイミング信号発生回路における手段は、基準クロック
信号発生回路と、この基準クロック信号発生回路からの
基準クロック信号を分周する分周回路を介して分周して
得たクロック信号又は基準クロック信号を受けて所定の
周期のパルス信号を発生するパルス発生回路と、このパ
ルス発生回路から周期的なパルス信号を受け、外部から
ｔｊえられる遅延時間を設定する設定値に応じてこの設
定値に対応する時間だけ受けたパルス信号を遅延させる
第１の遅延回路と、テスターの使用環境に応じた補正を
行うために設定値に応じて第１の遅延回路から得られる
パルス４４号を第１の遅延回路の遅延時間より短い遅延
時間において遅延させる第２の遅延回路とを備えていて
、第２の遅延回路からタイミングクロック信号を得るも
のである。

［作用コこのように、第１及び第２の遅延回路を設けて、基準ク
ロック信号の分解能以−ドの範囲で微小時間を付加して
タイミング調整をするために第１の遅延回路により基準
クロック信号をカウントして得たクロック信号を設定デ
ータに対応させて遅延させ、この遅延クロック信号をさ
らに第２の遅延回路に加えて第２の遅延回路で使用環境
に応じて設定される遅延時間に従って第１の遅延回路の
遅延時間以下の範囲においてそれを補ｉＥするように遅
延させることで、テスターの使用環境に影響されること
なく、正確なタイミングクロック信号を発生させること
ができる。

＝６− ［実施例コ以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。

第１図において、■は、タイミング信号発生回路であっ
て、カウントクロック発生部２と、タイミングクロック
発生部３、そして位相補正部４とから構成されている。

カウントクロック発生部２は、基準クロック信号発生回
路２１と、この回路から出力される基準クロック信号を
分周する分周回路２２とで構成されていて、分周回路２
２は、基準クロック信号発生回路２１から基準クロック
信号を受けて、これをタイミングカウントの基準となる
クロック信号の周期になるように整数倍の周期（整数分
の１の周波数）のタイミングカウントクロック信号にま
て低減する。この分周回路２２により低減されたクロッ
ク信号（カウンタクロック信号２２ａ）は、次に、タイ
ミングクロック発生部３に送出される。

タイミングクロック発生部３は、レート信号を発生する
ためにタイミングカウントクロック４Ｍ　号をカウント
するタイミングカウント回路３１ａと、位相クロック信
号を発生するためにタイミングカウントクロック信号を
カウントするタイミングカウント回路３１ｂ、３１ｃ、
　　拳・・と、これら各タイミングカウント回路３１　
ａ、３　ｌ　ｂ＋　　３　Ｉ　Ｃ＋・・・に対応してそ
れぞれ設けられ、これらからそれぞれ出力パルス信号を
受ける遅延回路マトリックス３２ａ＋　　３２ｂ＋　３
２ｃ、＠　１１　＠、そして各タイミングカウント回路
３１ａ、：３１ｂ、３１Ｃ９・嗜・と遅延回路マトリッ
クス３２ａ、３２ｂ、３’２ｃ＋　　・・・に対応し′
て設けられ、これらに設定するタイミングデータを記憶
するデータメモリ３３ａ＋　３３ｂ、３３ｃ、１１　＠
　のとから構成されている。

ここで、各タイミングカウント回路３１ａ、３１ｂ、３
１ｃ＠−・は、それぞれ外部から起動信号を受けて、分
周回路２２から送出された、タイミングをカウントする
基準なる周期を持ったタイミングカウントクロック信号
をカウントし、パルス発生周期についての周期設定値Ｎ
ａｌ　、　Ｎｂｘ　＋Ｎｃ１＋　　・・・をそれぞれが
対応して受けてそれぞれに対応する周期のパルス信号を
発生するものであって、例えば、内部にレジスタとプリ
セットカウンタ等とを有している。そして、前記の各周
期設定値がそれぞれのレジスタに設定されたとき、設定
された値が前記のプリセットカウンタにセットされ、こ
れが分周回路２２からのタイミングカウントクロック信
号でカウントされ、カウントが終了するごとにパルス信
号を発生し、前記レジスタの値が再設定されて各周期設
定値Ｎ　ａ　ｌ＋　Ｎ　ｂｌ＋　Ｎｃｌ　、　　・・・
に対応した周期的なパルス信号を、タイミングカウント
回路３１ａではレートパルス信号として順次発生し、タ
イミングカウント回路３１ｂ、３１ｃ・・命では位相ク
ロック信号として順次発生する。なお、データメモリ３
３ａｔ　３３　ｂ＋　３３　Ｃ＋　　・・・にそれぞれ
設定される周期設定値Ｎａｌ、Ｎｂｌ、Ｎｃｌ、・・・
は、パターン発生器７からリアルタイムでＲＴＴＣ信号
（リアルタイムタイミングコントロール信号）として与
えられる。また、データメモリ３３ａから戻る信号２２
ｂはカウンタプリセット信号である。

各タイミングカウント回路から得られる周期的なパルス
信号は、次に遅延回路マトリックスと３２ａ’、３２ｂ
、３２ｃ、　　・・・にそれぞれ人力される。各遅延回
路マトリックス３２ａ、３２ｂ。

３２ｃ、・・・は、基準クロックの分解能以ｔの時間を
付加して、レートパルス信号或いは位相クロック信号の
発生タイミングを調整する回路であって、例えば、数十
ｎｓ〜数百ｎｓ程度の周期で発生するパルス信号に対し
てｉｎｓ単位でｌｎｓ〜１０ｎｓ範囲の程度の遅延時間
が選択でき、時間調整が可能なものである。

各遅延回路マトリックスの遅延時間の選択は、前記の周
期選択と同様にデータメモ１Ｊ３３ａ、３３ｂ＋　　３
３ｃ、＠・・に与えられる遅延時間についてのタイミン
グ設定値Ｎ　ａ　２１　Ｎ　ｂ　２１　Ｎ　Ｃ２１・・
・の値により行われる。そこで、それぞれの遅延回路マ
トリックスは、前記の各タイミング設定値をそれぞれ対
応して受けてそれに対応する遅延時間をタイミングカウ
ント回路から受けた周期的なパルス信号に与える。

このようにして各遅延回路マトリックスにより適切な値
に遅延されたレートパルス信号、各位相クロック信号は
、次に位相補正部４の各遅延補正回路４１　ａ、　４　
ｌ　ｂ＋　４１　Ｃ＋　　Ｉ　１１４１に送出される。

なお、タイミング設定値Ｎａ２　、Ｎｂ２　、ＮＣ２＋
　　・・・は、周期設定値と同時にパターン発生器７か
らリアルタイムで各データメモリに設定される。

位相補正部４は、遅延補正回路４１ａ、４１ｂ。

４１ｃ、・拳φと、これら遅延補正回路に対応して設け
られた補正データメモリ４２ａ＋　　４２ｂ。

４２ｃ、・・・とからなり、補正データメモリ４２　ａ
　＋　　４２　ｂ　＋　４２　ｃ　＋　　・・・から得
られる補正データを各遅延補正回路が受けて、遅延回路
マトリックスから受けたパルス信号を、例えば、０．２
ｎｓｍ位で０．Ｉｎｓ　−Ｉｎｓの範囲で選択的に遅延
させて出力する。

ここで、各補正データメモリ４２　ａ、　　４２　ｂ＋
４２ｃ、・・・には、テスターのコントローラとしての
ＣＰＵ５のメモリ６側からＣＰＵ５によりテスト開始前
に使用環境に対応してあらかじめ選択された変換テーブ
ルが転送されてセットされている。この変換テーブルは
、タイミング設定値からタイミング設定値に対応する補
正値データを得る変換テーブルであって、前記のｉｎｓ
単位でｌｎｓ〜Ｉｏｎｓの遅延時間の範囲から選択され
たある１つのタイミング設定値が与えられたときに、こ
れに対応してそれを前記の０．２ｎｓ’Ｊ−位で０．Ｉ
ｎ５−１ｎｓの範囲で選択したある１つの遅延時間を選
択する補正値データを発生する。そしてこの場合の変換
関係がテスターの温度、湿度等の使用条件によって決定
されている。

そこで補正データメモリ４２ａ、４２ｂ、４２Ｃ１・・
・は、それぞれリアルタイムでＲＴＴＣ信弓として周期
設定値とともにＩＪ、えられる遅延時間を付加するタイ
ミング設定値Ｎａ２．Ｎｂ＋Ｎ　Ｃ２、＊　４１１１を
データメモリ３３ａ、３３ｂ。

３３ｃ、・・・から受けて、これら各タイミング設定値
をそれぞれ０．Ｉｎｓ　−、Ｉｎｓの範囲で選択された
そのときの使用環境に応じた適切な遅延時間補正値デー
タに変換して遅延補正回路４２ａ、４２ｂ＋　　４２ｃ
＋　　・・・にそれぞれ送出する。その結果、データメ
モリ３３ａ、３３ｂ＋　　３３ｃ＋　　ｇｈ＊・与えら
れる遅延時間についてのタイミング設定値Ｎａ２＋　Ｎ
ｂ２ｔ　Ｎａ３　、＊　＊　・に応シテ、リアルタイム
で補正データが補正データメモリ４２ａｔ　４２　ｂ＋
　　４２　Ｃ＋　　・・・から各遅延補正回路４２ａ＊
　４２ｂ＋　４２ｃ、１１１１＋１にＩ４．えられ、各
遅延補正回路４２ａ、４２ｂ＋　４２ｃ、＠　１１　＠
から使用環境に応じて微細に時間補正がなされたレート
パルス信号及び各位相クロック信号が得られ、正確なタ
イミングで位相補正部４からこれらタイミングクロック
信号が出力される。

なお、以上の場合、レートパルス信号、各位相クロック
信号等のタイミングクロック信号は、発生したいタイミ
ングが遅延回路マトリックスと遅延補正回路の遅延時間
との合計遅延時間とタイミングカウント回路で発生する
パルスの発生タイミング時間とを加えた形となるように
、１つ前の回路では、発生パルス信号の発生タイミング
を時間的に付加する遅延時間より前になるように設定し
ておくものである。

以上の構成を採ることにより、温度や湿度などの使用環
境に応じた時間補正データをタイミング設定値で選択で
きるようにして、これを補正データメモリの内容として
おけば、その内容さえ変えれば、その都度使用環境に応
じた遅延時間を持つ変換データが補正データメモリにセ
ットできる。

したがって、そのときどきの環境に応じてレートパルス
化け、各位相クロック信号等のタイミングクロック信号
をＩＥ確なタイミングで発生させることができる。

なお、ＣＰＵ側のメモリから補正データメモリにセット
される変換データの内容は、実験的に使用環境ごとに求
めておくことで得られるが、テスターが置かれている環
境に合わせて各種のタイミングクロツク信号の遅延時間
を測定して、それが正しくなるように、データメモリ側
の設定値と合わせて変換データ値を決定するようにする
ことができる。また、使用環境が一定したものであれば
、補正データメモリの内容を固定値とすることかできる
ので、ＲＯＭ等によるメモリの変換テーブルを設けても
よい。さらに、これらの変換はテーブルにより変換する
場合に限定されない。

実施例では、分周回路により基をクロック信号を分周し
てタイミングカウントクロック信号を発生しているが、
分周回路により分周することなく、基準クロック信号を
直接タイミングカウントクロック信号としてタイミング
カウント回路でカウントするようにしてもよいことはも
ちろんである。

したがって、分周回路は必ずしも必要ではない。

［発明の効果］以−Ｌの説明から理解できるように、この発明にあって
は、第１及び第２の遅延回路を設けて、基準クロック４
３号の分解能以下の範囲で微小時間を付加してタイミン
グ調整をするために第１の遅延回路により基準クロック
信号をカウントして得たクロック信号を設定データに対
応させて遅延させ、この遅延クロック信号をさらに第２
の遅延回路に加えて第２の遅延回路で使用環境に応じて
設定される遅延時間に従って第１の遅延回路の遅延時間
以下の範囲においてそれを補正するように遅延させるこ
とで、テスターの使用環境に影響されることなく、正確
なタイミングクロック信号を発生させることができる。

【図面の簡単な説明】

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。１・・・タイミング信ジノ発生回路、２・・・カウントクロック発生部、３・・・タイミングクロック発生部、４・・・位相補正部、５・・・ＣＰＵ１６・・・メモリ
、２１・・・基準クロック括す発生回路、２２・・・分
周回路、３１ａ、３１ｂ、３１ｃｍタイミングカウント
回路、３２　ａ　＋　　３２２　＋　３２　ｃ・・・遅
延回路マトリックス、３３ａ、３３ｂ、３３ｃ・・・デ
ータメモリ、４１　ａｌ　４　ｌ　ｂ＋　４１　ｃ　＝
・遅延補正回路、４２ａ、４２ｂ、４２ｃ・・・補正デ
ータメモリ。

Claims

【特許請求の範囲】

（１）基準クロック信号発生回路と、この基準クロック
信号発生回路からの基準クロック信号を分周する分周回
路を介して分周して得たクロック信号又は前記基準クロ
ック信号を受けて所定の周期のパルス信号を発生するパ
ルス発生回路と、このパルス発生回路から周期的なパル
ス信号を受け、外部から与えられる遅延時間を設定する
設定値に応じてこの設定値に対応する時間だけ前記受け
たパルス信号を遅延させる第１の遅延回路と、テスター
の使用環境に応じた補正を行うために前記設定値に応じ
て第１の遅延回路から得られるパルス信号を第１の遅延
回路の遅延時間より短い遅延時間において遅延させる第
２の遅延回路とを備え、第２の遅延回路からタイミング
クロック信号を得ることを特徴とするテスターのタイミ
ング信号発生回路。
（２）分周回路を備えていて、この分周回路はタイミン
グカウントのクロック信号の周期に対応した周期に基準
クロック信号を分周し、パルス発生回路は外部から与え
られる周期を設定する設定値に応じてこの設定値まで前
記タイミングカウントのクロック信号をカウントし、第
２の遅延回路は遅延時間補正回路と補正データ発生回路
とを有していて、前記補正データ発生回路は遅延時間を
設定する設定値に対応した補正データを前記遅延時間補
正回路に送出し、前記遅延時間補正回路は前記補正デー
タに対応して第１の遅延回路から受けたパルス信号を遅
延させることを特徴とする請求項１記載のテスターのタ
イミング信号発生回路。