JPH0536752B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、タイミングパルス発生器に係り、特
に半導体素子の試験・検査に好適なタイミングパ
ルス発生器に関するものである。

〔発明の背景〕

ICテスタ用のタイミングパルス発生器は、大
きく分けると、一般に、テスト周期を決定するレ
イトジエネレータ（またはピリオドジエネレー
タ）と、そのテスト周期に対して任意の位相で信
号を発生する複数個のフエイズジエネレータ（ま
たはデイレイジエネレータ）とによつて構成され
る。第１図のブロツク図を用いて、従来のタイミ
ングパルス発生器の一例について説明する。ここ
では、フエイズジエネレータは、１個として説明
を行なうが、これによつてタイミングパルス発生
器の説明を制限することはない。

テスト周期信号１１、位相信号１４は、実時間
でタイミングを変更するために、外部からのタイ
ミング選択信号１０によつてタイミングの実時間
制御をする。

タイミング選択信号１０がテスト周期信号１１
によつてタイミングレジスタ７に取り込まれ、テ
スト周期情報が書き込まれているレイトメモリ６
と、位相信号情報が書き込まれているフエイズメ
モリ１６とがアクセスされ、テスト周期情報と位
相信号情報が読み出される。その情報に従つてタ
イミングパルス発生器は、テスト周期信号１１、
位相信号１４を出力する。

テスト周期を作成する部分であるレイトジエネ
レータ９は、発振器１の発振周期すなわち基本ク
ロツクの整数倍でテスト周期を決定するレイトカ
ウンタ２と、基本クロツクの周期以上にテスト周
期の分解能を向上させるためにレイトカウンタ２
の出力を遅延させる可変遅延回路３と、可変遅延
回路３を用いて分解能を上げたため、前回のテス
ト周期で設定した可変遅延回路３の遅延量と、今
回のテスト周期の基本クロツクの周期未満の設定
値の加算演算を行なうデイレイアダー５と、演算
結果を保持するレイトレジスタ４と、位相信号１
４を作成する部分であるフエイズジエネレータ１
５Ａに対してテスト周期信号１１と同位相の基本
クロツクを供給するために発振器１の出力を遅延
させる可変遅延回路８とから構成される。

フエイズジエネレータ１５Ａは、テスト周期信
号１１に同期した基本クロツクすなわちフエイズ
クロツク１３をフエイズカウンタ１８によつて計
数し、フエイズレジスタ１７の値と一致した時刻
に一致出力を生成する。このままでは、フエイズ
ジエネレータ１５Ａの設定分解能は、フエイズク
ロツク１３の周期すなわち発振器１の基本周基に
よつて決まつてしまうため、可変遅延回路１９に
よつて分解能を向上し、位相信号１４を出力す
る。すなわち、フエイズジエネレータ１５Ａは、
あらかじめフエイズメモリ１６内に書き込まれて
いるタイミング情報に従い、１テスト周期中に任
意に設定した位相パルスを１回出力する機能を有
するものである。

一方、ICテスタの試験対象であるメモリIC、
ロジツクICを試験する場合は、規格に定められ
た周波数又はクロツクからの遅れ時間等で動作し
うるか否かの選別試験がある。これは、試験対象
がメモリICであればアクセスタイムによつてグ
レード分類を行なうことであり、ロジツクICで
あれば動作周波数のクラス分けとなる。また、こ
のようなIC、LSIの開発段階では、素子の遅延時
間を正確に計測することが要求される。

このような時間計測をして被試験素子の検査を
行なう場合、ICテスタは、判定用ストローブ信
号のタイミングで期待値データと比較良否判定を
行なうが、ストローブ信号では１ポイントにおけ
る期待値との比較となるので、正確な時間測定を
するには、ストローブ信号のタイミングをテスト
周期毎に変化させ、判定結果がフエイルからパス
に変化する点、又はパスからフエイルとなる変化
点を検出して時間計測をすることが要となる。こ
のストローブ信号のタイミングはタイミング発生
器で作成され、ストローブ信号のタイミング設定
は、あらかじめタイミングパルス発生器内の高速
メモリに書き込んでおく要がある。しかし、高速
メモリが高価であり、大容量高速メモリが実現さ
れていないため、従来のICテスタでは、タイミ
ング設定ができるレベル数は16レベル程度であ
る。そのため、正確な時間計測を行なうには、16
レベルのタイミング設定をホストCPUが高速メ
モリに書き込み、テスタ高速部を起動させて16レ
ベルのタイミング設定で判定比較をしたのち、テ
スタ高速部を停止し、再度ホストCPUが高速メ
モリにタイミング設定データを書き込むという作
業を繰返し行ない、正確な時間測定を行なうよう
にしていた。そのため、テスタ高速部が動作して
いる時間、すなわち被試験ICを測定している時
間にくらべ、ホストCPUがテスタ高速部の設定
データの書き換えにかかる時間の方が長くなり、
ICテスタのスループツトを大幅に低下させてい
た。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をな
くし、半導体素子の試験・検査などで、その所望
の各種のタイミング情報に応じて広範囲のタイミ
ング信号を発生することができるタイミングパル
ス発生器を提供することにある。

〔発明の概要〕

本発明に係るタイミングパルス発生器は、レイ
トジエネレータから外部へ送出されるテスト周期
信号に同期したフエイズクロツクをを計数し、外
部から与えられるタイミング選択信号に基づくタ
イミング切換信号と上記テスト周期信号とに従
い、上記計数結果を所望値だけ遅延させ、それに
基づいて位相信号を送出するようにしたフエイズ
ジエネレータを具備したタイミングパルス発生器
において、発生・送出すべき位相信号の初期値・
変化幅および変化数を記憶する手段と、その初期
値・変化幅の記憶値から上記位相信号のタイミン
グ情報を算出する手段と、上記位相信号の発生・
送出数を上記変化幅の記憶値と上記のタイミング
情報の算出結果とに応じて制御する手段とを、フ
エイズジエネレータに設けるようにしたものであ
る。

これを要するに、タイミングパルス発生器内の
高速メモリの容量を増大させずにタイミングの設
定数を増大させるため、タイミング設定の初期
値、変化幅と変化数とを記憶しておくメモリ又は
レジスタと、この値からタイミング設定値を算出
する演算手段とを設け、初期値から変化幅ずつ位
相の異なつたタイミング信号を変化数だけ発生す
るように制御するものである。

〔発明の実施例〕

第２図は、本発明に係るタイミングパルス発生
器の一実施例のフエイズジエネレータブロツク図
であり、テスト周期ごとにタイミングの設定値を
所望時間ずつ増加又は減少する位相信号を作成す
るフエイズジエネレータに関するものであり、以
下、その説明を行なう。なお、レイトジエネレー
タについては、前述の第１図のものと同様である
ものとする。

ここで、１１はテスト周期信号、１２はタイミ
ング切換信号、１３はフエイズクロツク、１４は
位相信号、１５はフエイズジエネレータ、１６は
フエイズメモリ、１７はフエイズレジスタ、１８
はフエイズカウンタ、１９は可変遅延回路、２０
はマルチプレクサ、２１はフエイズ制御回路、２
２はRSフリツプフロツプ、２３は初期値レジス
タ、２４はマルチプレクサ、２５は演算ユニツト
（ALU）、２６はレジスタ、２７は変化幅レジス
タ、２８は変化数レジスタ、２９は変化数カウン
タ、３０はALUレジスタである。

フエイズジエネレータ１５は、テスト周期信号
１１に同期したフエイズクロツク１３を計数する
フエイズカウンタ１８と、その一致出力を遅延す
る可変遅延回路１９とによつて設定された時間に
位相信号１４を出力する。

その設定値は、フエイズレジスタ１７又はレジ
スタ２６の値がマルチプレクサ２０によつて選択
され、フエイズカウンタ１８と可変遅延回路１９
とにロードされる。ここでマルチプレクサ２０が
フエイズレジスタ１７を選択した場合は、従来の
タイミングパルス発生器と同様に、あらかじめフ
エイズメモリ１６に格納されているタイミング情
報に従つて位相信号を出力する。

次に、タイミング切換信号１２により、フエイ
ズ制御回路２１、RSフリツプフロツプ２２を介
してマルチプレクサ２０がレジスタ２６の出力を
選択した場合について説明する。

タイミング切換信号１２によつてフエイズ制御
回路２１が起動されると、レジスタ２６がリセツ
トされ、マルチプレクサ２４は初期値レジスタ２
３の出力を選択するため、ALU２５は、ALUレ
ジスタ３０に従い、初期値レジスタ２３の値とレ
ジスタ２６の値との加算又は減算を行なう。ここ
では説明の便宜上、ALU２５は加算演算を行な
うものとする。この演算結果は位相信号１４によ
つてレジスタ２６に格納される。マルチプレクサ
２０はレジスタ２６の出力を選択しているため、
フエイズカウンタ１８、可変遅延回路１９には初
期値レジスタ２３の値が設定され、テスト周期信
号１１に対して初期値レジスタ２３の値だけ遅延
した位相信号１４が出力される。

一方、マルチプレクサ２４は、フエイズ制御回
路２１によつて変化幅レジスタ２７の値を選択し
ている。そのため、ALU２５は、レジスタ２６
に格納されている初期値レジスタ２３の値と変化
幅レジスタ２７の値とを加算演算する。その演算
結果は、レジスタ２６に格納され、その値がフエ
イズカウンタ１８、可変遅延回路１９にロードさ
れるため、位相信号１４は、テスト周期信号１１
に対して、初期値レジスタ２３と変化幅レジスタ
２７との値が加算された時間後に出力される。以
後、この動作が繰返されるため、初期値レジスタ
２３の値をT_d、変化幅レジスタの値をΔtとする
と、第３図のタイミングチヤートに示すように、
位相信号１４は、テスト周期ごとに、それに対し
てΔtずつ遅延量が増加する信号となる。

ここで、位相信号１４の発生数は変化数レジス
タ２８の値によつて決定される。すなわち、変化
数レジスタ２８の値が変化数カウンタ２９にロー
ドされ、そのロードされた値だけ位相信号１４を
計数したのち、RSフリツプフロツプ２２をリセ
ツトする。それにより、マルチプレクサ２０はフ
エイズレジスタ１０を選択するため、Δt分解能
で位相信号１４が変化するモードから通常のモー
ドに復帰する。

ALUレジスタ３０によつてALU２５が減算を
行なう場合は、第４図のタイミングチヤートに示
すように、位相信号１４は、テスト周期ごとに、
それに対してΔtずつ遅延量が減少する信号とな
る。

このように本実施例によれば、初期値、変化
幅、変化数を与えることによつて、初期値から変
化幅ずつ異なつた変化数の位相信号を発生するこ
とができる。

〔発明の効果〕

以上、詳細に説明したように、本発明によれ
ば、初期値、変化幅、変化数のタイミング情報を
与えることにより、変化数に相当するタイミング
信号の発生ができるので、メモリIC等のアクセ
スタイムの試験、またはロジツクICのスイツチ
ング試験、さらにICテスタ本体のスキユー計測
を、タイミング情報が書き込まれた小容量の高速
メモリを書き換えることなく高速に実行すること
ができ、IC試験の効率向上に顕著な効果が得ら
れる。

【図面の簡単な説明】

第１図は、従来のタイミングパルス発生器の一
例のブロツク図、第２図は、本発明に係るタイミ
ングパルス発生器の一実施例のフエイズジエネレ
ータのブロツク図、第３図、第４図は、そのタイ
ミングチヤートである。 １０…タイミング選択信号、１１…テスト周期
信号、１２…タイミング切換信号、１３…フエイ
ズクロツク、１４…位相信号、１５…フエイズジ
エネレータ、１６…フエイズメモリ、１７…フエ
イズレジスタ、１８…フエイズカウンタ、１９…
可変遅延回路、２０…マルチプレクサ、２１…フ
エイズ制御回路、２２…RSフリツプフロツプ、
２３…初期値レジスタ、２４…マルチプレクサ、
２５…ALU、２６…レジスタ、２７…変化幅レ
ジスタ、２８…変化数レジスタ、２９…変化数カ
ウンタ、３０…ALUレジスタ。

Claims (1)

【特許請求の範囲】
1. １ レイトジエネレータから外部へ送出されるテ
   スト周期信号に同期したフエイズクロツクを計数
   し、外部から与えられるタイミング選択信号に基
   づくタイミング切換信号と上記テスト周期信号と
   に従い、上記計数結果を送出するようにしたフエ
   イズジエネレータを具備したタイミングパルス発
   生器において、発生・送出すべき位相信号の初期
   値・変化幅および変化数を記憶する手段と、該記
   憶した初期値・変化幅の値から上記位相信号のタ
   イミング情報を算出する手段と、上記位相信号を
   上記タイミング情報の算出結果に基づき発生する
   手段と、該位相信号を発生する数を制御する手段
   とを、上記フエイズジエネレータに設けるように
   構成したことを特徴とするタイミングパルス発生
   器。