JP3050391B2

JP3050391B2 - Ｉｃテスタのテスト波形発生装置

Info

Publication number: JP3050391B2
Application number: JP2012273A
Authority: JP
Inventors: 昭範野口; 寛堀野
Original assignee: 日立電子エンジニアリング株式会社
Priority date: 1990-01-22
Filing date: 1990-01-22
Publication date: 2000-06-12
Anticipated expiration: 2015-06-12
Also published as: JPH03216568A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ICテスタのテスト波形発生装置に関し、
特に、IC検査のためのテスト波形パターンの発生など、
複数のICテストピンにそれぞれの波形パターンを発生す
るテスターのパターン発生システムにおいて、テスト波
形の発生タイミングの設定が容易なICテスタのテスト波
形発生装置に関する。

［従来の抜術］ IC検査システムでは、ICの性能，機能試験を行うため
にそれに必要な複数ビットのテスト波形パターンを、テ
ストパターンプログラム等に従って自動的に発生させ
る。そのため、従来のパターン発生システムとしては、
タイミング発生器を共通にしてパターン発生器から得ら
れるパターンデータとタイミング発生器により作られた
多数の位相をもったタイミング信号（以下位相クロック
信号）とのそれぞれのうちから、ICのピンごとに必要な
ものをそれぞれ選択して波形発生回路で所定のタイミン
グで所望の波形パターンを生成するシェアード・リソー
ス方式と、前記の場合にピン対応にタイミング発生器を
有するパーピン方式のものとがある。

［解決しようとする課題］シェアード・リソース方式では、タイミング発生器で
発生する位相クロック信号を供給するピンが固定されて
おらず、テスト内容に応じて決定されることから供給す
るピンまでの信号が伝送されるパス（以下シグナルパ
ス）の相違に応じて異なるスキューが生じる。そこで、
シグナルパスの長さの差による補正項目や位相クロック
信号の選択位相に応じてタイミング調整を行うゲート等
が多くなって、タイミング制御が複雑になる欠点があ
る。

一方、パーピン方式では、ゲート等による調整がほと
んど不要でシグナルパスが一定しているのでスキュー要
因を低減でき、精度の高いタイミング補正が可能である
が、ピン対応にタイミング発生器を設けるなければなら
ないために回路規模が大きくならざるを得ない。

この発明の目的は、このような従来技術の問題点を解
決するものであって、シェアード・リソース方式におい
て回路規模が大きくなく精度の高いタイミング補正がで
きるICテスタのテスト波形発生装置を提供することを目
的とする。

［課題を解決するための手段］このような目的を達成するためのこの発明のICテスタ
のテスト波形発生装置の構成は、位相の異なる複数のタ
イミング信号をそれぞれ発生するタイミング発生器と、
複数のタイミング信号をそれぞれ受けて第１の制御情報
に応じて所定のタイミング信号を選択するセレクタと第
２の制御情報に応じてあらかじめ決められた複数の遅延
量の１つが選択でき、セレクタの出力として得られるタ
イミング信号を選択された遅延量分遅延させて出力する
遅延回路とこの遅延回路により遅延したタイミング信号
を受けてこれにより波形整形したテスト波形を発生する
波形フォーマッタとを有する複数の波形発生回路と、第
１の制御情報と第２の制御情報とを発生し、第１の制御
情報をセレクタに加え、第２の制御情報を前記遅延回路
に加える制御装置と、タイミング発生器のそれぞれのタ
イミング信号についてセレクタによりそれが選択された
ときにそのタイミング信号と出力する対象となるピンと
の間のスキュー補正量を各前記タイミング信号と出力す
る対象となるピンとの対応において記憶する記憶テーブ
ルとを備えていて、遅延回路の複数の遅延量が、スキュ
ー補正量についての時間を演算した結果に応じてその１
つが選択できる範囲のものであり、第１の制御情報が、
外部からテスト波形の立上がり及び立下がりのいずれか
一方のタイミング時間が設定されたときに、それに一番
近く、それより手前のタイミングとなる位相を持つタイ
ミング信号を複数のタイミング信号の中から選択するも
のであり、第２の制御情報が、第１の制御情報により選
択されるタイミング信号とテスト波形が送出されるピン
とで記憶テーブルにおいて決定されるスキュー補正量の
時間と外部から設定されたタイミングの時間から第１の
制御情報により選択されるタイミング信号の位相で決定
される時間を引いた差の時間との和として得られる時間
と同じかこれに最も近い遅延時間を遅延時間を選択する
ものである。

［作用］このように、波形発生回路に遅延時間が設定できる遅
延回路を設けて、設定されたタイミング時間と位相クロ
ック信号のタイミング時間との差の時間に、さらに位相
クロック信号とピンにより決定される実際に測定し、又
は計算されたシグナルパスのスキュー補正量を加えた遅
延時間だけ位相クロック信号を遅延させて波形フォーマ
ッタに対するタイミングパルスを生成するようにしてい
るので、タイミング選択をする場合に、パーピン方式を
採用しなくても、また、補正量を意識することなしに正
しいタイミングに近いテスト波形を発生させることが容
易にできる。

その結果、回路規模が小さくできるシェアードリソー
ス方式であって、かつ、選択する位相クロック信号に関
係なしに正確なタイミングでテスト波形を発生させるこ
とができる。

［実施例］以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明のICテスタのテスト波形発生装置
を適用したテスターのタイミング発生器、波形発生回路
を中心とした一実施例の構成のブロック図、第２図は、
その制御回路のメモリにおけるスキュー補正のための遅
延時間についてテーブルの説明図である。

第１図において、１は、タイミング信号発生回路であ
って、カウントクロック発生部２と、タイミングクロッ
ク発生部３とから構成されている。4a,4b,・・・は、波
形発生回路であって、各波形発生回路4a,4b,・・・のそ
れぞれは、セレクタ5aと、セレクトデータレジスタ5b、
立上がり側のタイミング信号を発生する遅延回路6a、そ
の遅延量設定レジスタ6b、立下がり側のタイミングを発
生する遅延回路6c、遅延量設定レジスタ6d、そして遅延
回路6a,6cの出力を受ける波形フォーマッタ７とから構
成されている。

ここで、遅延回路6a,6cは、それぞれタップドディレ
イラインで構成されていて遅延量設定レジスタ6b,6dに
設定されるデータでそのタップが選択されて所定の遅延
量を位相クロック信号に与えて、それを波形フォーマッ
タ７にタイミングパルスとして加える。

波形フォーマッタ７は、パターン発生器11からパター
ンデータを受けて遅延回路6a,6cの出力の応じて立上が
り、立下がるテスト波形又はその逆のテスト波形をピン
エレクトロニクス回路８のピン対応に設けられたドライ
ブ回路に送出する。

カウントクロック発生部２は、基準クロック信号発生
回路21と、この回路から出力される基準クロック信号を
分周する分周回路22とで構成されていて、分周回路22
は、基準クロック信号発生回路21から基準クロック信号
を受けて、これをタイミングカウントの基準となるクロ
ック信号の周期になるように整数倍の周期（整数分の１
の周波数）のタイミングカウントクロック信号にまで低
減する。この分周回路22により低減されたクロック信号
（カウンタクロック信号22a）は、次に、タイミングク
ロック発生部３に送出される。

タイミングクロック発生部３は、レート信号を発生す
るためにタイミングカウントクロック信号をカウントす
るタイミングカウント回路31aと、位相クロック信号を
発生するためにタイミングカウントクロック信号をカウ
ントするタイミングカウント回路31b,31c,・・・と、こ
れら各タイミングカウント回路31a,31b,31c,・・・に対
応してそれぞれ設けられ、これらからそれぞれの出カパ
ルス信号を受ける遅延回路マトリックス32a,32b,32c,・
・・、そして各タイミグカウント回路31a,31b,31c,・・
・と遅延回路マトリックス32a,32b,32c,・・・に対応し
て設けられ、これらに設定するタイミングデータを記憶
するデータメモリ33a,33b,33c,・・・とから構成されて
いる。

ここで、各タイミングカウント回路31a,31b,31c・・
・は、それぞれ外部（例えば、CPU12あるいはパターン
発生器11）から起動信号を受けて、分周回路22から送出
された、タイミングをカウントする基準なる周期を持っ
たタイミングカウントクロック信号をカウントし、パル
ス発生周期についての周期設定値Na₁，Nb₁，Nc₁，・・
・をそれぞれが対応して受けてそれぞれに対応する周期
のパルス信号を発生するものであって、例えば、内部に
レジスタとプリセットカウンタ等とを有している。そし
て、前記の各周期設定値がそれぞれのレジスタに設定さ
れたとき、設定された値が前記のプリセットカウンタに
セットされ、これが分周回路22からのタイミングカウン
トクロック信号でカウントされ、カウントが終了するご
とにパルス信号を発生し、前記レジスタの値が再設定さ
れて各周期設定値Na₁，Nb₁，Nc₁，・・・に対応した周
期的なパルス信号を、タイミングカウント回路31aでは
レートパルス信号として順次発生し、タイミングカウン
ト回路31b,31c・・・では位相クロック信号として順次
発生する。なお、データメモリ33a,33b,33c,・・・にそ
れぞれ設定される周期設定値Na₁,Nb₁，Nc₁，・・・は、
パターン発生器７からリアルタイムでRTTC信号（リアル
タイムタイミングコントロール信号）として与えられ
る。また、タイミングカウント回路31aから戻る信号22b
はカウンタプリセット信号である。

各タイミングカウント回路から得られる周期的なパル
ス信号は、次に遅延同路マトリックスと32a,32b,32c,・
・・にそれぞれ人力される。各遅延回路マトリックス32
a,32b,32c,・・・は、基準クロック信号の分解能以下の
時間を付加して、レートパルス信号あるいは位相クロッ
ク信号の発生タイミングを調整する回路であって、例え
ば、数十ns〜数百ns程度の周期で発生するパルス信号に
対して1ns単位で1ns〜10ns範囲の程度の遅延時間が選択
でき、時間調整が可能なものである。

各遅延回路マトリックスの遅延時間の選択は、前記の
周期選択と同様にデータメモリ33a,33b,33c,・・・に与
えられる遅延時間についてのタイミング設定値Na₂，N
b₂，Nc₂，・・・の値により行われる。そこで、それぞ
れの遅延回路マトリックスは、前記の各タイミング設定
値をそれぞれ対応して受けてそれに対応する遅延時間を
タイミングカウント回路から受けた周期的なパルス信号
に与える。

なお、RTTC制御でない場合には、各データメモリ33a,
33b,33c,・・・に設定される周期設定値Na₁，Nb₁，N
c₁，・・・と、タイミング設定値Na₂，Nb₂，Nc₂，・・
・とは、CPU12からテスト開始前にあらかじめ設定さ
れ、それに応じてレートパルスと各位相クロック信号と
が発生する。

このようにして各遅延回路マトリックスにより適切な
値に遅延されたレートパルス信号，各位相クロック信号
は、次に波形発生回路4a,4b,・・・にそれぞれ加えられ
る。

各波形発生回路4a,4b,・・・（以下、その１つを波形
発生回路４で代表する）は、そのセレクタ5aにより波形
整形に必要なタイミング位相を持つ位相クロック信号を
選択する。この選択は、CPU12からあらかじめ送出され
てセレクトデータレジスタ5bに設定されたデータにより
行われる。

ここで、選択された位相クロック信号は、通常、それ
ぞれ立上がり側の遅延回路6aと立下がり側の遅延回路6c
に加えられる。もちろんいずれか一方だけでもよい。遅
延回路6aの遅延時間は、CPU12からあらかじめ送出され
た遅延量設定レジスタ6bの設定データにより決定され、
それにより選択された遅延量だけスキュー補正された位
相クロック信号が波形フォーマッタ７に立上がりタイミ
ングパルスとして送出される。同様に遅延回路6cの遅延
時間は、CPU12からあらかじめ送出された遅延量設定レ
ジスタ6dの設定データにより決定され、これによる遅延
量だけスキュー補正された位相クロック信号が波形フォ
ーマッタ７に立下がりタイミングパルスとして送出され
る。

このことでパターン発生器11から波形フォーマッタ７
に加えられているパターンデータが所定のタイミングで
立上がり、立下がるか、逆に立下がり、立ち上がるか、
立ち上がるだけか、立下がるだけか、いずれかのテスト
波形として整形されて被測定デバイス（DUT）の選択さ
れたピンにピンエレクトロニクス回路８を介して出力さ
れる。

ところで、先のCPU12から設定されるセレクトデータ
レジスタ5bと、遅延量設定レジスタ6b,6dのデータは、
メモリ13に記憶された遅延時間の記憶テーブルを参照し
てCPU12で発生する。

次に、この点について説明すると、メモリ13には、第
２図（ａ）に示されるような位相クロック・ピンスキュ
ー補正量テーブル13aと、同図（ｂ）に示されるような
遅延回路6a,6c（これらは同一の回路とする）の遅延量
とそのタップ番号とを対比したタップ番号テーブル13
b、そして、遅延データ算出／設定プログラム13cとが格
納されている。

位相クロック・ピンスキュー補正量テーブル13aは、
図示するように、選択される位相クロック信号の識別番
号とテスト波形が加えられるピン番号とのマトリックス
テーブルであって、その交点に求めるスキュー補正量が
記憶されていて、位相クロック信号とピン番号とが選択
されることでスキュー補正量が検索される。ここで記憶
されているスキュー補正量は、実際にパターン発生回路
が組立てられた場合にそのハードウエアの回路において
ある番号の位相クロック信号とあるピン番号とが選択さ
れたときに、それにより決定される実際のシグナルパス
において実際に測定して得た実測のスキュー補正量（補
正遅延時間）として与えられたものである。なお、これ
は、配線の長さや回路の動作遅延時間等から計算により
算出されてもよい。

そこで、テストとして設定されるべきタイミング値Tl
（レートパルスからの時間）が外部から入力される（プ
ログラムとしての設定される場合も含む）と、遅延デー
タ算出／設定プログラム13cは、タイミング発生器１で
このタイミング値Tlに最も近くてこれより少し手前の短
い時間タイミングで発生するカウント値をタイミングカ
ウント回路31b,31c,・・・の１つに設定する（この場
合、逆にあらかじめ設定されたカウントからそれに近い
ある番号の位相クロック信号を選択してもよい）。その
位相クロック信号のレートパルスからの時間をTsとする
と、これらの差の時間Tdは、Td＝Tl-Tsとなる。

また、時間Tsの位相クロック信号となる選択された位
相クロック信号の番号とテスト波形を加えるピン番号と
により第２図（ａ）の位相クロック・ピンスキュー補正
量テーブル13aを参照してそのときのシグナルパスのス
キュー補正量Tcを得る。ここで、遅延データ算出／設定
プログラム13cは、設定遅延時間Tdc＝Td＋Tcを算出す
る。

次に、遅延データ算出／設定プログラム13cは、設定
遅延時間Tdcに一致するか、これに最も近い遅延時間の
タップ番号をタップ番号テーブル13bを参照して得て、C
PU12により、こうして得たタップ番号を選択するデータ
を立上がりタイミングが指定されているときには立上が
り側の遅延回路6aの遅延時間設定レジスタ6bに、立下が
りタイミングが指定されているときには立下がり側の遅
延回路6cの遅延時間設定レジスタ6dとに設定する。この
とき同時に、CPU12は、選択された位相クロック信号の
番号に対応してそれを選択するデータをセレクトデータ
レジスタ5bにも送出する。

以上のようにすることで、シェアード・リソース方式
においても、ピン対応で選択する位相クロック信号対応
にきめ細かく、適正にスキュー補正したテスト波形を発
生させることができる。

以上説明してきたが、実施例では、分周回路により基
準クロック信号を分周してタイミングカウントクロック
信号を発生しているが、分周回路により分周することな
く、基準クロック信号を直接タイミングカウントクロッ
ク信号としてタイミングカウント回路でカウントするよ
うにしてもよいことはもちろんである。したがって、分
周回路は必ずしも必要ではない。

［発明の効果］以上の説明から理解できるように、この発明にあって
は、波形発生回路に遅延時間が設定できる遅延回路を設
けて、設定されたタイミング時間と位相クロック信号の
タイミング時間との差の時間に、さらに位相クロック信
号とピンにより決定される実際に測定し、又は計算され
たシグナルパスのスキュー補正量を加えた遅延時間だけ
位相クロック信号を遅延させて波形フォーマッタに対す
るタイミングパルスを生成するようにしているので、タ
イミング選択をする場合に、パーピン方式を採用しなく
ても、また、補正量を意識することなしに正しいタイミ
ングに近いテスト波形を発生させることが容易にでき
る。

【図面の簡単な説明】

第１図は、この発明のICテスタのテスト波形発生装置を
適用したテスターのタイミング発生器，波形発生回路を
中心とした一実施例の構成のブロック図、第２図は、そ
の制御回路のメモリにおけるスキュー補正のための遅延
時間についてテーブルの説明図である。１……タイミング信号発生回路、２……カウントクロッ
ク発生部、３……タイミングクロック発生部、4,4a,4b
……波形発生回路、5a……セレクタ、5b……セレクトデ
ータレジスタ、6a,6b……遅延回路、6c,6d……遅延量設
定レジスタ、７……波形フォーマッタ、11……パターン
発生器、12……CPU、13……メモリ、13a……位相クロッ
ク・ピンスキュー補正量テーブル、13b……タップ番号
テーブル、13c……遅延データ算出／設定プログラム、2
1……基準クロック信号発生回路、22……分周回路、31
a,31b,31c……タイミングカウント回路、32a,322,32c…
…遅延回路マトリックス、33a,33b,33c…データメモ
リ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 G01R 31/3183

Claims

(57)【特許請求の範囲】

【請求項１】位相の異なる複数のタイミング信号をそれ
ぞれ発生するタイミング発生器と、前記複数のタイミン
グ信号をそれぞれ受けて第１の制御情報に応じて所定の
タイミング信号を選択するセレクタと第２の制御情報に
応じてあらかじめ決められた複数の遅延量の１つが選択
でき、前記セレクタの出力として得られるタイミング信
号を選択された遅延量分遅延させて出力する遅延回路と
この遅延回路により遅延したタイミング信号を受けてこ
れにより波形整形したテスト波形を発生する波形フォー
マッタとを有する複数の波形発生回路と、第１の制御情
報と第２の制御情報とを発生し、第１の制御情報を前記
セレクタに加え、第２の制御情報を前記遅延回路に加え
る制御装置と、前記タイミング発生器のそれぞれのタイ
ミング信号について前記セレクタによりそれが選択され
たときにそのタイミング信号と出力する対象となるピン
との間のスキュー補正量を各前記タイミング信号と前記
出力する対象となるピンとの対応において記憶する記憶
テーブルとを備え、前記遅延回路の複数の遅延量は、前
記スキュー補正量についての時間を演算した結果に応じ
てその１つが選択できる範囲のものであり、第１の制御
情報は、外部からテスト波形の立上がり及び立下がりの
いずれか一方のタイミング時間が設定されたときに、そ
れに一番近く、それより手前のタイミングとなる位相を
持つタイミング信号を前記複数のタイミング信号の中か
ら選択するものであり、第２の制御情報は、第１の制御
情報により選択されるタイミング信号と前記テスト波形
が送出される前記ピンとで前記記憶テーブルにおいて決
定される前記スキュー補正量の時間と前記外部から設定
されたタイミングの時間から第１の制御情報により選択
されるタイミング信号の位相で決定される時間を引いた
差の時間との和として得られる時間と同じかこれに最も
近い遅延時間を遅延時間を選択することを特徴とするIC
テスタのテスト波形発生装置。