JPH08146099A

JPH08146099A - 半導体ｉｃ試験装置のタイミングエッジ生成回路

Info

Publication number: JPH08146099A
Application number: JP7061707A
Authority: JP
Inventors: Noriyuki Masuda; 則之増田; Masatoshi Sato; 政利佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-09-19
Filing date: 1995-02-24
Publication date: 1996-06-07
Anticipated expiration: 2020-03-30
Also published as: DE19534735C2; JP3633988B2; DE19534735A1

Abstract

(57)【要約】【目的】タイミングエッジを伝送する高精度タイミン
グ系と呼ばれる回路の経路を短縮してタイミング精度を
向上させたタイミングエッジ生成回路。【構成】ＰＧ５の信号を受信する複数の論理遅延回路
１０と、その出力信号を直ちにフォーマトットコントロ
ール６０で立ち上がり系と立ち下がり系とに分岐し、そ
れぞれの系で分解能がｃｋ周期以下の高分解能信号と経
路スキュー補正値とを論理加算する論理遅延設定回路７
０を設け、その出力と論理遅延回路１０からの論理パル
スを受けてイネーブル信号と高分解能信号を出力する論
理可変遅延回路８０を設け、論理可変遅延回路８０から
イネーブル信号と高分解能信号を出力してイネーブルゲ
ートと可変遅延回路を駆動して、ＲＳ・ＦＦ５０のセッ
ト信号とリセット信号を生成する半導体ＩＣ試験装置の
タイミングエッジ生成回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体ＩＣ試験装置にお
いて、デバイスに印加する信号波形を生成する際の立ち
上がり、立ち下がりのタイミングを高精度に定めるタイ
ミングエッジ生成生回路に関する。

【０００２】

【従来の技術】従来技術である一例のタイミングエッジ
発生回路の構成図を図４に示す。図４はタイミングエッ
ジを発生させる回路を３系統、並列に有するタイミング
エッジ発生回路である。先ず複数系統を有する理由から
説明する。半導体ＩＣ試験装置で被測定ＩＣを測定する
手順にテストサイクルが有り、このテストサイクルはユ
ーザである利用者がプログラムで設定する。そしてテス
トサイクルの時間は固定時間では無く、任意に設定でき
る。このテストサイクルの期間に波形生成されたドライ
バ出力波形をドライバ９０から被測定ＩＣに印加する。
この関係を図５に示す。

【０００３】図５のテストサイクルの各サイクルにおい
て、ＩＣ試験のため実際に必要なドライバ出力波形を、
テストサイクルの開始より位相差ｔ１、ｔ２、ｔ３等を
持たして１〜２個発生させる。従って必要とするドライ
バ出力波形が１個のときは、立ち上がりと立ち下がりと
で２つのタイミングエッジが必要であり、２個のときに
は４つのタイミングエッジを必要とする。図５ではサイ
クル１とサイクル２との２サイクル間で３個のドライバ
出力波形を発生させる例であるので、１サイクル間に３
つのタイミングエッジが必要となり、タイミングエッジ
１、タイミングエッジ２及びタイミングエッジ３が示さ
れ、それぞれのタイミングエッジで立ち上がり立ち下が
りを制御している。

【０００４】ところで、通常１つのタイミング発生器か
らは１テストサイクル間に１つのタイミングエッジを発
生させるように構成されている。従って１テストサイク
ル間に３つのタイミングエッジが必要な場合には、図４
に示すように、３系統の回路が並列に構成され、オア回
路４０₁及び４０₂で合成し、ＲＳ・ＦＦ（セットリセ
ット・フリップフロップ）５０に出力され、ドライバ出
力波形が生成され、ドライバ５１から出力される。

【０００５】図４上部の１系統について説明する。この
１系統は、タイミング発生器１とフォーマットコントロ
ールゲート２２と経路スキューアジャスタ３０の従属接
続からなり、そのタイミングエッジ１はオア回路４０₁
を通してＲＳ・ＦＦ５０にセット信号を、あるいはオア
回路４０₂を通してＲＳ・ＦＦ５０にリセット信号を与
えている。図４ではフォーマットコントロールゲート２
２₁と記しているが、２２₁とは１系統のものを意味さ
せたが、特に区別する必要が無い場合は、以後も２２と
記す。

【０００６】タイミング発生器１はフォーマットコント
ロールゲート２２に任意の遅れ時間つまり位相差ｔ１を
持ったタイミングエッジを与えるもので、論理遅延回路
１０とイネーブルゲート１１と可変遅延回路１２とより
構成される。この論理遅延回路１０は、図示していない
が、従属接続された複数のＦＦ（フリップ・フロップ）
を高精度クロック信号（ｃｋ）で駆動するｃｋ同期型遅
延回路と可変遅延回路１２を駆動する高分解能データメ
モリＭを有し、ｃｋ同期型遅延回路はＰＧ（パターンジ
ェネレータ）５から受けた信号のｃｋ周期単位の遅延分
をｃｋに同期して任意の時間遅延させイネーブル信号を
生成する。このイネーブル信号でイネーブルゲート１１
を開き、タイミングエッジとなる高精度クロック信号ｃ
ｋを通過させる。

【０００７】このｃｋの周波数は設計により変えられる
が、例えば周波数が２００ＭＨｚであると１周期は５ｎ
ｓとなり、５ｎｓ単位の確度で精度を絞り込むことがで
きる。しかしながら、テストサイクルやタイミングエッ
ジ等の時間設定は５ｎｓ以下の高分解能単位で行う。例
えば１ｎｓ単位で行うとすると、ｃｋの周期より高分解
能である少なくとも１ｎｓの分解能を必要とする。そこ
でイネーブルゲート１１の後段に高精度の可変遅延回路
１２を設け、設定プログラムの５ｎｓ以下の遅延量を記
憶する高分解能データメモリＭからの遅延時間設定信号
を受けて１ｎｓ単位で遅延時間を高確度に付加してい
る。しかもこの遅延時間はリアルタイムに可変可能であ
る。

【０００８】タイミング発生器１の高精度の可変遅延回
路１２の一例を図６に示す。図６はＩＣで構成されたゲ
ート回路で遅延時間を与える可変遅延回路の例であり、
入力端子１３にパルス信号が入力され、遅延時間設定信
号は入力端子１４に入力される。この遅延時間設定信号
はアンドゲート１５₁及び１５₂に与えられ、いづれか
が選択されてゲートが開く。例えばゲート１５₁が選択
されると、パルス信号は遅延素子１６で２ｎｓの遅延が
与えられてオア回路１７を通過する。逆にゲート１５₂
が選択されるとパルス信号は遅延無しにオア回路１７を
通過する。以下同様にして、例えば１ｎｓの遅延素子１
８や５００ｐｓの遅延素子１９で遅延が与えられたり直
接通過したりして、任意の遅延時間が与えられる。この
例では５００ｐｓ単位で４ｎｓまで任意の遅延時間を与
えることができる。

【０００９】図４において、フォーマットコントロール
２０ではＦＣ（フォーマットコントロール主要部）２１
がＰＧ５から信号を受けて信号処理し、各フォーマット
コントロールゲート２２₁、２２₂、及び２２₃にゲー
ト信号を与える。フォーマットコントロールゲート２２
₁では、タイミング発生器１からの高精度のタイミング
エッジ信号をドライバ出力波形の立ち上がりに用いるの
か、立ち下がりに用いるかを選択する。選択されたタイ
ミングエッジ信号は経路スキューアジャスタ３０で遅延
時間が調整されてオア回路４０₁あるいは４０₂に送出
される。

【００１０】ここでスキューとは、複数のタイミング信
号伝送系において同一の信号を伝送するとき、伝送系の
遅延時間のバラツキによってその信号間に発生する位相
または時間の期待値からのずれをいう。つまりここで
は、オア回路４０₁または４０₂にパルス信号を送る６
本の伝送系の遅延時間の期待値からのずれ、ばらつきを
いう。そこで経路スキューアジャスタ３０ではこの期待
値に調整する。通常は６本の伝送系のうち一番遅い遅延
時間に合わせる。可変遅延回路３３、３４はタイミング
発生器１での可変遅延回路１２と構造は同じもので遅延
時間が異なるものでよい。経路スキューのアジャストは
経路スキューの期待値に１度調整すると固定でよいの
で、レジスタで遅延信号を与える。

【００１１】図７に今までの遅延時間関係のタイミング
図を示す。図７（Ａ）のテストサイクルと（Ｅ）のタイ
ミングエッジの遅延時間とは利用者がプログラムで定
め、例えばテストサイクル１は３８ｎｓで遅延時間は１
４ｎｓと、テストサイクル２は３３ｎｓで遅延時間１４
ｎｓと決め、プログラムに書き込む。（Ｂ）の高精度ク
ロック信号ｃｋは周波数が２００ＭＨｚで１周期が５ｎ
ｓとする。すると（Ｃ）のＲＡＴＥ信号はテストサイク
ルの端を含む５ｎｓのパルスを発生し、（Ｄ）のＰＡＤ
ＡＴはＲＡＴＥ信号の立ち上がりからの遅延時間のデー
タが送られて、テストサイクルの期間が決められる。

【００１２】テストサイクル１で、図７（Ｅ）のタイミ
ングエッジの遅延時間は１４ｎｓとした。従って論理遅
延回路１０から１０ｎｓ〜１５ｎｓのイネーブル信号
（Ｆ）が送出されて、イネーブルゲート１１からは１０
ｎｓ〜１２．５ｎｓのｃｋ信号が送出される。可変遅延
回路１２ではこのｃｋ信号を４ｎｓ遅延させて、図７
（Ｉ）の出力波形となる。経路スキューアジャスタ３０
はその経路に関して常にスキュー期待値になる一定の補
正時間を与えるので、例えば立ち上がり系も立ち下がり
系も１０ｎｓであったとすると、その出力波形は図７
（Ｊ）となり、オア回路４０₁あるいは４０₂に与えら
れる。

【００１３】上述のようにしてタイミングエッジは生成
される。このアナログ信号での一連の高精度タイミング
系はこの半導体ＩＣ試験装置のタイミング精度の良し悪
しを決定する重要なポイントとなる。そして従来の図４
の回路構成ではこのタイミングエッジ発生器の３系統が
並列に構成されている。つまり立ち上がり立ち下がり系
を含めて６本の伝送系を用いて、アナログ信号であるタ
イミングエッジ信号がタイミング発生器１、２、３で生
成され、フォーマットコントロールゲート２２を経て経
路スキューアジャスタ３０でスキュー調整され、オア回
路４０を経てＲＳ・ＦＦ５０で波形生成されている。

【００１４】

【発明が解決しようとする課題】タイミングエッジの精
度は半導体ＩＣ試験器の性能を決定する重要なファクタ
である。このタイミング精度を良くするために、図４の
回路構成におけるタイミングエッジ信号の長い一連の高
精度タイミング系、つまり高精度クロック信号ｃｋがタ
イミング発生器からフォーマットコントロ−ルゲートと
経路スキューアジャスタとオア回路を通過する経路を出
来るだけ短くしたいという課題があった。それはこの一
連の高精度タイミング系の経路が長い程周囲の影響を受
けやすく、ジッタを発生しやすく、タイミング精度を劣
化させる原因となっていたからである。

【００１５】この高精度タイミング系でどの程度タイミ
ング精度が悪化するか、回路設計段階では正確に予測す
ることが困難という課題もあった。例えば経路の長さに
よる遅延時間が５０ｎｓ程度になる系では、製作によっ
てはジッタが６０ｐｓ発生することもあった。またアナ
ログ信号の高精度遅延が要求される経路スキューアジャ
スタは、構成する部品点数が多く製作費用も高価であっ
た。それに加えて、全体的に精度を留意すべきアナログ
系のハード量が多いことから、回路設計上あるいは調整
上の簡易化を難しくしていた。

【００１６】

【問題を解決するための手段】上記の諸問題を解決すべ
く、アナログ信号の一連の高精度タイミング系を可能な
限り短くして系の遅延時間を小さくし、その分を論理回
路に置き換えた。具体的には、アナログ信号の高精度タ
イミング系を高精度クロック信号を通過させるイネーブ
ルゲートと高分解能を得るための可変遅延回路のみとし
た。そこで、従来の経路スキューアジャスタやフォーマ
ットコントロ−ルゲートやオア回路等は全て論理回路部
に持たせて、その多くの部分を論理演算手段で解決す
る。以下詳細に説明する。

【００１７】この発明は従来の回路構成の概念、つまり
タイミング発生器でタイミングエッジを生成し、そのタ
イミングエッジをフォーマットコントロールゲートで立
ち上がりか立ち下がりかを選別し、経路スキューアジャ
ススタで６本のタイミングエッジの伝送系の経路スキュ
ーを調整して同一にし、オア回路で３本のセット信号を
まとめてＲＳ・ＦＦにセット信号を与え、また３本のリ
セット信号をオア回路でまとめてＲＳ・ＦＦにリセット
信号を与えて波形を生成する構成の概念を全く変えたも
のである。

【００１８】回路構成は、先ず従来のタイミング発生器
の回路構成を２つに分割し、論理遅延回路は従来のよう
にＰＧから信号を受け取り高精度クロック信号ｃｋ周期
の論理遅延を行わせる。一方、イネーブルゲートと可変
遅延回路を終段のＲＳ・ＦＦの前段に置き、イネーブル
ゲートで高確度のタイミングエッジとなるｃｋ信号を受
け、そのｃｋ信号を可変遅延回路に与えて高分解能の遅
延を与え、その可変遅延回路の出力を直接ＲＳ・ＦＦに
セット信号あるいはリセット信号として与えて波形生成
を行う。つまり、従来の高精度タイミング系の経路を非
常に短くして、しかも従来の６本を２本に纏めた。

【００１９】論理遅延回路のｃｋ周期確度の論理パルス
信号はフォーマットコントロールゲートでセット信号と
リセット信号とに区分けし、セット系は３本のセット信
号をオアゲートでまとめて次段の論理可変遅延回路に送
られる。リセット系も３本の論理パルス信号を同様にオ
アゲートでまとめて次段の論理可変遅延回路に送られ
る。論理遅延回路でＰＧより受信するｃｋ周期確度以下
の高分解能信号もフォーマットコントロールゲートの信
号選択器でセット信号かリセット信号かに区分されて、
それぞれの論理遅延設定回路に送られる。

【００２０】論理遅延設定回路では、論理遅延回路から
送られた高分解能信号データと経路スキュー補正値と必
要に応じてオフセット値を加算した遅延時間信号を論理
可変遅延回路に伝送する。このため論理遅延設定回路で
は論理遅延回路から送られてきた１または複数個の高分
解能信号を、小データ選択器で小さなデータ値の高分解
能信号を選ぶ。

【００２１】論理可変遅延回路では論理遅延設定回路か
らの遅延時間信号を受け、ｃｋ周期単位以上の遅延時間
は論理遅延回路と同じｃｋ同期型遅延回路で論理遅延回
路からの論理パルス信号を遅延させる。この遅延された
論理パルスがイネーブル信号と成り、このイネーブル信
号をイネーブルゲートに与え、高精度クロック信号ｃｋ
を選択する。ｃｋ周期単位以下の高分解能信号は高分解
能データメモリに一時記憶され高分解能の可変遅延回路
を駆動する。この可変遅延回路の出力信号をＲＳ・ＦＦ
にセット信号あるいはリセット信号として与える。

【作用】

【００２２】上述したように、この発明はＰＧからの信
号形態は変えずに、従来のタイミング発生器、フォーマ
ットコントロール、経路スキューアジャスタからオア回
路の３系統、つまり６本のアナログ信号のタイミングエ
ッジ伝送系を統合して、できる限り論理的に動作させた
もので、高精度タイミング系の経路は非常に短くなり、
しかも２本ですむので経路スキューもジッタも非常に小
さくなった。

【００２３】

【実施例】図１にこの発明の一実施例を、図２に他の実
施例を、図３にこの発明のタイミング図を示す。図４、
図７と対応する部分には同一符号を付す。図１に基づい
て説明する。先ず回路構成について従来の構成図、図４
と比較する。図４のタイミング発生器１の構成を２分割
して、ＰＧ（パターンジェネレータ）５からの信号は従
来と同じ形態で論理遅延回路１０で受信する。イネーブ
ルゲート１１と可変遅延回路１２を終段のＲＳ・ＦＦ５
０の前に置いた。従来のタイミングエッジ回路の経路ス
キューアジャスタ３０を無くし、論理的に経路スキュー
を調整する論理遅延設定回路７０と論理可変遅延回路８
０を設けた。フォーマットコントロールの機能は両者と
も同じだが、従来のフォーマットコントロールゲート２
２は高精度タイミング系のタイミングエッジを取り扱っ
たが、この発明では論理的な信号を取り扱う。以下、回
路構成と回路動作について説明する。

【００２４】ＰＧ５からの信号を従来と同じ形態で３つ
の論理遅延回路１０とフォーマットコントロール６０の
ＦＣ６１で受信する。３つの論理遅延回路１０では分解
能がｃｋ単位以上の遅延信号をｃｋ同期型遅延回路で遅
延させ、フォーマットコントロールゲート６２とオアゲ
ート６７₁または６７₂を経由して論理可変遅延回路８
０₁または８０₂に伝送する。ここで、６７₁や８０₁
は波形生成の立ち上がり系を、６７₂や８０₂は立ち下
がり系を意味するが、特に区別する必要が無い場合には
６７や８０ということにする。分解能がｃｋ周期単位以
下の高分解能信号は、直ちに送出され、フォーマットコ
ントロールゲート６２の信号選択器６５を経て立ち上が
り系と立ち下がり系に区分けされ、論理遅延設定回路７
０の小データ選択器７１に送られる。この信号選択器６
５は高分解能信号を立ち上がり信号か立ち下がり信号か
に選択するもので、選択されない側にはＨ信号を送出し
て無効信号とするようにする。そのために２つの入力２
信号マルチプレクサで構成するとよい。

【００２５】論理遅延設定回路７０は小データ選択器７
１とレジスタ７２と高速の加算器７３で構成される。小
データ選択器７１には３つの論理遅延回路１０から１ま
たは複数個の高分解能信号が送られてくるので小さなデ
ータ値、つまり時間の最も早いデータを選択抽出し、レ
ジスタ７２のデータと加算器７３で加算し、論理可変遅
延回路８０に送信する。ｃｋ周期単位以下の複数信号は
１つしか実行できないし、最小信号が正しい信号である
からである。レジスタ７２には、経路スキューの補正値
を設定する。高精度タイミング系が２本のみであるの
で、一方のレジスタ７２₁あるいは７２₂は零でよい。

【００２６】論理可変遅延回路８０では論理遅延設定回
路７０からの信号を分解能がｃｋ周期単位以上と以下と
に区分けし、ｃｋ周期単位以上の遅延は論理遅延回路と
同じｃｋ同期型遅延回路で論理遅延回路１０からの論理
パルスを遅延させ、イネーブル信号としてイネーブルゲ
ート１１に送出する。またｃｋ周期単位以下の遅延信号
は高分解能データメモリＭに記憶し高分解能の可変遅延
回路１２を駆動する。

【００２７】立ち上がり系のイネーブルゲート１１₁で
は論理可変遅延回路８０₁からのイネーブル信号でゲー
トを開き、タイミングエッジとなる高精度クロック信号
ｃｋを通過させる。通過したｃｋ信号は可変遅延回路１
２₁でｃｋ周期単位以下の高分解能の遅延を与えられて
立ち上がりタイミングエッジとなり、ＲＳ・ＦＦ５０に
セット信号を与える。同様に、立ち下がり系のイネーブ
ルゲート１１₂では論理可変遅延回路８０₂からのイネ
ーブル信号でゲートを開き、高精度クロック信号ｃｋを
通過させ、可変遅延回路１２₂でｃｋ周期単位以下の高
分解能の遅延を与えられて立ち下がりタイミングエッジ
となり、ＲＳ・ＦＦ５０にリセット信号を与えて波形生
成を行う。

【００２８】図２の他の実施例について説明する。図２
は図１と比べて、論理遅延設定回路７０内にタイミング
オフセットのレジスタ７４とその加算器７５をそれぞれ
追加したものである。これは半導体ＩＣ試験装置全体の
タイミング調整で必要な場合があり、例えば期待値検出
側のタイミングと同期を取るために必要となる場合があ
るからである。しかもプラスのオフセットのみで無く、
この経路の遅延時間内でのマイナスのオフセットを設定
することもできる。

【００２９】図１と図２のいずれの実施例においても、
論理遅延設定回路７０内の加算器７３、７５はリアルタ
イムに高速で動作するものでなければならない。入力側
の論理遅延回路１０からの論理パルス信号に遅れてはな
らないからである。従って、全ての同期を取るために必
要に応じてオア回路６７と論理可変遅延回路８０との間
に遅延回路を挿入して、全体としてタイミングを同一に
ずらしてもよい。

【００３０】この発明構成回路のタイミング図を図３に
示し、図７と比べて説明する。条件は図７の場合と同一
とする。図３の（Ａ）テストサイクル、（Ｂ）高精度ク
ロック信号ｃｋ、（Ｃ）ＲＡＴＥ信号、（Ｄ）ＰＡＤＡ
Ｔ、（Ｅ）遅延時間、までは図７と同じである。テスト
サイクル１で立ち上がりのタイミングエッジを生成する
とすると、論理可変遅延回路８０₁からイネーブルゲー
ト１１₁に与えるイネーブル信号（Ｆ）は、図７のとき
に比べて１０ｎｓ遅れて２０ｎｓからとなる。つまり図
７の可変遅延回路出力分の４ｎｓと経路スキューアジャ
スタ出力分の１０ｎｓの和、１４ｎｓのうちｃｋ周期５
ｎｓの整数倍、５ｎｓ×２＝１０ｎｓ、遅れることにな
る。これは論理可変遅延回路８０₁のｃｋ同期型遅延回
路で遅延させたからである。

【００３１】論理可変遅延回路８０₁の高分解能データ
メモリＭに与えられる図３（Ｇ）のＨＲＤＡＴは、上記
の１４ｎｓと１０ｎｓとの差の４ｎｓである。従って、
イネーブルゲート１１₁から出力される図３（Ｈ）のイ
ネーブルゲート出力は、（Ｆ）のイネーブル信号と
（Ｂ）の高精度クロック信号との論理積（アンド）とな
り、テストサイクル１の先端より２０ｎｓ遅れとなる。
次に可変遅延回路１２₁の出力は図３（Ｉ）のように２
４ｎｓ遅れとなる。

【００３２】上述のようにタイミングエッジをイネーブ
ル信号で生成してからＲＳ・ＦＦ５０に与えるまでに、
図７の従来回路では高精度の可変遅延回路で１４ｎｓの
遅延時間を与えていたが、図３のこの発明では４ｎｓで
よい。つまり高精度クロック信号ｃｋの１周期内の遅延
ですむようになった。

【００３３】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に掲載されるような効果を奏する。１、従来のタイミングエッジを扱う高精度タイミング系
の回路の大部分を本発明では論理回路部９に移すことが
できるようになり、この発明の高精度タイミング系は非
常に短くなったので、より高精度のタイミングエッジが
得られるようになった。例えば従来の経路長による遅延
時間が１０ｎｓ〜５０ｎｓしていたものが、この発明で
は高精度クロック信号ｃｋの１周期、５ｎｓ以下に短縮
できた。２、従って、周囲の影響を受け難くなり、波形のぶれで
あるジッタが非常に減少し、従来例では６０ｐｓが本発
明では２０ｐｓ以下まで軽減できた。３、従来のタイミングエッジ信号の高精度タイミング系
で必要な経路スキューアジャスタ３０の可変遅延回路３
３、３４は、高価で製作が困難な回路であったが、これ
を不要としたので装置が安価になった。４、論理回路が多くなったので、従来できなかったカス
タマＩＣ化が可能になってきた。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明の他の実施例の構成図である。

【図３】図１、図２のタイミング図である。

【図４】従来の一例の構成図である。

【図５】テストサイクルでのドライバ出力波形、タイミ
ングエッジの説明図である。

【図６】可変遅延回路の一例の構成図である。

【図７】図４のタイミング図である。

【符号の説明】

１、２、３タイミング発生器５ＰＧ（タイミングジェネレータ）９論理回路部１０論理遅延回路１１、１１₁、１１₂ イネーブルゲート１２、１２₁、１２₂ 可変遅延回路２０フォーマットコントロール２１ＦＣ（フォーマットコントロール主要部）２２、２２₁、２２₂、２２₃ フォーマットコント
ロールゲート２３、２４アンドゲート３０、３０₁、３０₂、３０₃ 経路スキューアジャ
スタ３１、３２レジスタ３３、３４可変遅延回路４０、４０₁、４０₂ オア回路５０ＲＳ・ＦＦ（セットリセット・フリップフロッ
プ）５１ドライバ６０フォーマットコントロール６１ＦＣ（フォーマットコントロール主要部）６２、６２₁、６２₂、６２₃ フォーマットコント
ロールゲート６３、６４アンドゲート６５、６５₁、６５₂ 信号選択器６７、６７₁、６７₂ オアゲート７０、７０₁、７０₂ 論理遅延設定回路７１、７１₁、７１₂ 小データ選択器７２、７２₁、７２₂ レジスタ７３、７３₁、７３₂ 加算器７４、７４₁、７４₂ レジスタ７５、７５₁、７５₂ 加算器８０、８０₁、８０₂ 論理可変遅延回路Ｍ高分解能データメモリ

Claims

【特許請求の範囲】

【請求項１】１つのテストサイクル間に複数のタイミ
ングエッジを生成するタイミングエッジ生成回路におい
て、ＰＧ（５）からの信号を複数の論理遅延回路（１０）と
フォーマットコントロール（６０）で受信して複数のタ
イミングエッジ時間の信号処理をし、タイミングエッジ
伝送系の経路スキュー補正値との論理演算を施して総合
遅延時間を算出し、立ち上がり系と立ち下がり系のそれ
ぞれのイネーブル信号と高分解能信号を出力する論理回
路部（９）と、上記論理回路部（９）からのイネーブル信号でタイミン
グエッジとなる高精度クロック信号ｃｋを通過させる立
ち上がり系と立ち下がり系の２つのイネーブルゲート
（１１₁、１１₂）と、上記イネーブルゲート（１１₁、１１₂）を通過したタ
イミングエッジを高分解能で遅延し、ＲＳ・ＦＦ（５
０）に出力する立ち上がり系と立ち下がり系の２つの可
変遅延回路（１２₁、１２₂）と、を具備することを特
徴とする半導体ＩＣ試験装置のタイミングエッジ生成回
路。
【請求項２】１つのテストサイクル間に複数のタイミ
ングエッジを生成するタイミングエッジ生成回路におい
て、１つのタイミングエッジを生成するに必要な信号をＰＧ
（５）から受信し信号処理し、ｃｋ同期型遅延回路の論
理パルスと分解能が高精度クロック信号ｃｋの１周期以
下の高分解能信号を出力する、複数の論理遅延回路（１
０）と、上記ＰＧ（５）からの信号を受信し上記複数の論理遅延
回路（１０）からのそれぞれ１つの論理パルスと高分解
能信号の出力信号を立ち上がり系と立ち下がり系とに分
岐するフォーマットコントロール（２０）と、立ち上がり系の上記高分解能信号を受信し、経路スキュ
ー補正値を加算し遅延時間信号を出力する論理遅延設定
回路（７０₁）と、立ち下がり系の上記高分解能信号を受信し、経路スキュ
ー補正値を加算し遅延時間信号を出力する論理遅延設定
回路（７０₂）と、立ち上がり系の上記複数の論理遅延回路（１０）からの
論理パルスと上記論理遅延設定回路（７０₁）からの遅
延時間信号を受けて、上記遅延時間信号のｃｋ周期単位
の遅延時間で上記論理パルスをｃｋ同期型遅延回路で遅
延させたイネーブル信号を出力し、上記遅延時間信号の
ｃｋ周期以下の高分解能信号を高分解能データメモリ
（Ｍ）に一時記憶し出力する論理可変遅延回路（８
０₁）と、立ち下がり系の上記複数の論理遅延回路（１０）からの
論理パルスと上記論理遅延設定回路（７０₂）からの遅
延時間信号を受けて、上記遅延時間信号のｃｋ周期単位
の遅延時間で上記論理パルスをｃｋ同期型遅延回路で遅
延させたイネーブル信号を出力し、上記遅延時間信号の
ｃｋ周期以下の高分解能信号を高分解能データメモリ
（Ｍ）に一時記憶し出力する論理可変遅延回路（８
０₂）と、上記論理可変遅延回路（８０₁）からのイネーブル信号
を受け高精度クロック信号ｃｋを通過させるイネーブル
ゲート（１１₁）と、上記論理可変遅延回路（８０₂）からのイネーブル信号
を受け高精度クロック信号ｃｋを通過させるイネーブル
ゲート（１１₂）と、上記イネーブルゲート（１１₁）からの高精度クロック
信号ｃｋを入力し、上記論理可変遅延回路（８０₁）か
らの高分解能信号を受けて上記入力高精度クロック信号
ｃｋを高分解能に遅延し、ＲＳ・ＦＦ（５０）に出力す
る可変遅延回路（１２₁）と、上記イネーブルゲート（１１₂）からの高精度クロック
信号ｃｋを入力し、上記論理可変遅延回路（８０₂）か
らの高分解能信号を受けて上記入力高精度クロック信号
ｃｋを高分解能に遅延し、ＲＳ・ＦＦ（５０）に出力す
る可変遅延回路（１２₂）と、を具備することを特徴と
する半導体ＩＣ試験装置のタイミングエッジ生成回路。
【請求項３】立ち上がり系と立ち下がり系の２つの論
理遅延設定回路（７０）は、論理遅延回路（１０）から
の複数の高分解能信号を入力し小さなデータ値から選択
抽出する小データ選択器（７１）と、経路スキュー補正
値を記憶しているレジスタ（７２）と、上記小データ選
択器（７１）からのデータ値と上記レジスタ（７２）か
らの経路スキュー補正値とを加算する加算器（７３）と
をそれぞれ具備することを特徴とする請求項２記載の半
導体ＩＣ試験装置のタイミングエッジ生成回路。
【請求項４】立ち上がり系と立ち下がり系の２つの論
理遅延設定回路（７０）は、論理遅延回路（１０）から
の複数の高分解能信号を入力し小さなデータ値から選択
抽出する小データ選択器（７１）と、経路スキュー補正
値を記憶しているレジスタ（７２）と、上記小データ選
択器（７１）からのデータ値と上記レジスタ（７２）か
らの経路スキュー補正値とを加算する加算器（７３）
と、プラス・マイナスのオフセット値を記憶するレジス
タ（７４）と、上記加算器の（７３）の出力データと上
記レジスタ（７４）のオフセット値とを加算する加算器
（７５）とをそれぞれ具備することを特徴とする請求項
２記載の半導体ＩＣ試験装置のタイミングエッジ生成回
路。