JP4412775B2 - 遅延信号生成装置およびその遅延量を調整する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、遅延信号を生成する遅延信号生成装置に関し、特に、遅延信号の遅延時間を正確に調整することができる遅延信号生成装置に関する。
【０００２】
【従来の技術】
図１は、半導体試験装置において用いられる従来の遅延信号生成装置５０を示す。遅延信号生成装置５０は、所定のタイミングで入力信号を遅延する遅延信号生成機能と、遅延信号の遅延時間を測定する遅延時間測定機能とを有する。遅延信号生成装置５０は、遅延信号を生成するための構成として、遅延部１０、選択部１２、１４、可変遅延部１６、１８、および信号切替部２０を備える。また、遅延信号生成装置５０は、遅延時間を測定するための構成として、周期測定部２２、ループ形成部３２、ＡＮＤゲート２４、２８およびＯＲゲート２６、３０を有する。ループ形成部３２は、ループを形成するか否かを定めるＣＴＲＬ１信号が入力されるＡＮＤゲート３４を有する。
【０００３】
遅延部１０は、それぞれ異なる遅延量を有する複数の遅延素子Ｎ１〜Ｎｎを有する。また、可変遅延部１６または１８は、所望の正確な微小遅延量を生成することができる。選択部１２または１４は、入力される選択信号に基づいて、複数の遅延素子により遅延された遅延信号の一つを選択し、可変遅延部１６または１８に出力する。信号切替部２０は、可変遅延部１６または１８の出力を受けて、所定の立ち上がりタイミングおよび立ち下がりタイミングを有する信号を出力する。
【０００４】
遅延素子Ｎ１〜Ｎｎは、期待される所定の設計遅延量を有するように形成されることが望ましい。しかしながら、現実には、遅延素子の品質のばらつきなどによって、遅延素子により実際に与えられる遅延時間と設計した遅延時間との間に誤差が生じる場合がある。この誤差を解消するために、所定の遅延時間を生成するための遅延素子Ｎ１〜Ｎｎおよび可変遅延部１６または１８の遅延量の最適な組み合わせを、測定により実際に求める必要がある。そこで、従来は、ループ法と呼ばれる測定法を用いて、遅延素子を含んだ経路の遅延時間を測定する。
【０００５】
遅延素子Ｎ１を含んだ経路の遅延時間を測定するために、まず論理値ＨのＣＴＲＬ１信号をＡＮＤゲート３４に入力することによって、遅延素子Ｎ１を含むループ経路を形成する。ＯＲゲート３６の一方の入力から、パルスを遅延素子Ｎ１に入力する。選択部１２は、遅延素子Ｎ１を通って遅延されたパルスを出力する。可変遅延部１６を通ったパルスは、ＡＮＤゲート３４、ＯＲゲート３６を通って、遅延素子Ｎ１に再度入力される。周期測定部２２は、所定の時間、パルスをカウントすることによってループの周期を測定し、遅延素子Ｎ１を含むループ経路の遅延時間を測定する。他の遅延素子Ｎ２〜Ｎｎについても、ループ法を用いて同様の測定を行う。図示していないが、可変遅延部１８を通る経路についても、ループ形成部３２が設けられ、遅延素子Ｎ１〜Ｎｎを含んだ経路の遅延時間が測定される。
【０００６】
また、可変遅延部１６の遅延時間を測定するためには、ＣＴＲＬ２を用いて、可変遅延部１６のループ経路を形成する。可変遅延部１６を通ったパルスは、ＡＮＤゲート２４およびＯＲゲート２６を通って、再度可変遅延部１６に入力される。周期測定部２２は、所定の時間、パルスをカウントすることによってループの周期を測定し、可変遅延部１６の遅延時間を測定する。可変遅延部１８の遅延時間についても、同様にループ法を用いて測定する。このように、従来は、ループ法を用いて、各遅延素子Ｎ１〜Ｎｎを含んだ経路の遅延時間と、可変遅延部１６および１８の遅延時間とを測定し、それらの測定結果に基づいて遅延素子Ｎ１〜Ｎｎの遅延量の相対的な位相差を求めていた。
【０００７】
【発明が解決しようとする課題】
ループ法によるループ発振周期測定は、入力パルスがループを所定期間一定の周期で回る特殊な環境下で行われる。この環境は、実際の半導体試験時の環境と大きく異なっている。遅延素子Ｎ１〜ＮｎがＣＭＯＳ回路で構成されているとき、遅延素子を通過する信号の周期によって、ループ法により調整された遅延時間と、実際の動作時の遅延時間との間に誤差が生じることがある。また、ＣＭＯＳ回路は、電圧変動や温度変化によって出力特性を変えるため、ループ法による周期測定の環境と異なる実動作時においては、調整された遅延時間と、実動作時の遅延時間との間に誤差が生じることがある。さらに、信号線路も、外乱の影響を受けるので、特殊な環境下で測定された測定結果を実動作時に必ずしも適用することができない。このような理由から、ループ法により測定された遅延素子Ｎ１〜Ｎｎの遅延量の位相差は、遅延信号生成装置５０の実動作時において誤差を含んでいることがある。遅延信号生成装置５０が正確な遅延信号を生成するためには、位相誤差が取り除かれる必要がある。
【０００８】
遅延信号生成装置５０は、被試験デバイス６２のピン毎に設けられる。複数の遅延信号生成装置５０が、スキューの揃った正確な遅延信号を生成するためには、一つの遅延信号生成装置５０内部の遅延素子Ｎ１〜Ｎｎ間の相対的な位相誤差を求め、且つ、複数の遅延信号生成装置５０の間の相対的な位相差を測定する必要がある。複数の遅延信号生成装置の間の相対的な位相差は、絶対の位相基準からのずれを測定することによって求めることができる。本発明は、遅延信号生成装置の遅延素子Ｎ１〜Ｎｎ間の相対的な位相誤差を求め、位相誤差に基づいて、遅延信号の遅延量を調整することを目的とする。
【０００９】
本発明は、各遅延経路の位相誤差を求めて、正確な遅延時間を生成する遅延信号生成装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、入力された基準信号を異なる時間だけ遅延した、複数の遅延信号を出力する複数の遅延素子を有する遅延部と、複数の遅延信号のうち一つの遅延信号を選択する第１選択部と、第１選択部により選択された遅延信号を、所望の遅延時間だけ遅延させることができる第１可変遅延部と、複数の遅延信号のうち一つの遅延信号を選択する第２選択部と、第２選択部により選択された遅延信号を、所望の遅延時間だけ遅延させることができる第２可変遅延部と、第１可変遅延部の出力と第２可変遅延部の出力の位相を比較する比較部と、比較部における比較結果に基づいて、第１可変遅延部の出力または第２可変遅延部の出力の位相誤差を算出する誤差算出部と、位相誤差に基づいて、第１可変遅延部または第２可変遅延部の遅延量を調整する遅延量調整部とを備えたことを特徴とする遅延信号生成装置を提供する。
【００１１】
また、本発明の第２の形態は、入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部を備えた遅延信号生成装置において、基準信号を複数の所定時間だけ遅延させるように予め定められた遅延設定データによる遅延量を調整する遅延量調整方法であって、複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、第１選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように、遅延設定データに基づいて遅延させる第１遅延ステップと、第１遅延素子から出力された第１遅延信号を選択する第２選択ステップと、第２選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように、遅延設定データに基づいて遅延させる第２遅延ステップと、第１遅延ステップにおいて遅延された第１遅延信号の位相と、第２遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップと、第１比較ステップにおける比較結果に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする遅延量調整方法を提供する。
【００１２】
遅延量調整方法は、複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、第３選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第２時間だけ遅れるように、遅延設定データに基づいて遅延させる第３遅延ステップと、第１遅延素子から出力された第１遅延信号を選択する第４選択ステップと、第４選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第２時間だけ遅れるように、遅延設定データに基づいて遅延させる第４遅延ステップと、第３遅延ステップにおいて遅延された第２遅延信号の位相と、第４遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、第２比較ステップにおける比較結果を利用して、第１遅延ステップにおいて遅延された第１遅延信号と、第３遅延ステップにおいて遅延された第２遅延信号の第１位相誤差を算出する第１算出ステップと、第１算出ステップにより算出された第１位相誤差に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする。第１算出ステップは、第１比較ステップにおいて測定された第１位相差と、第２比較ステップにおいて測定された第２位相差に基づいて、第１位相誤差を算出するステップを有してもよい。
【００１３】
また、遅延量調整方法は、第２遅延素子から出力された第２遅延信号を選択する第５選択ステップと、第５選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように、遅延設定データに基づいて遅延させる第５遅延ステップと、第２遅延素子から出力された第２遅延信号を選択する第６選択ステップと、第６選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように、遅延設定データに基づいて遅延させる第６遅延ステップと、第５遅延ステップにおいて遅延された第２遅延信号の位相と、第６遅延ステップにおいて遅延された第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、第３比較ステップにおける比較結果を利用して、第２遅延ステップにおいて遅延された第１遅延信号と、第６遅延ステップにおいて遅延された第２遅延信号の第２位相誤差を算出する第２算出ステップと、第２算出ステップにより算出された第２位相誤差に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする。第２算出ステップは、第３比較ステップにおいて測定された第３位相差と、第１位相誤差に基づいて、第２位相誤差を算出するステップを有してもよい。
【００１４】
本発明の第３の形態は、入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部と、複数の遅延信号のうち一つの遅延信号を選択する第１選択部と、第１選択部により選択された遅延信号を、所望の遅延時間だけ遅延させることができる第１可変遅延部と、複数の遅延信号のうち一つの遅延信号を選択する第２選択部と、第２選択部により選択された遅延信号を、所望の遅延時間だけ遅延させることができる第２可変遅延部とを備えた遅延信号生成装置において、基準信号を複数の所定時間だけ遅延させるように予め定められた第１可変遅延部または第２可変遅延部の遅延設定データによる遅延量を調整する遅延量調整方法であって、第１選択部が、複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、第１可変遅延部が、遅延設定データに基づいて、第１選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように遅延させる第１遅延ステップと、第２選択部が、第１遅延素子から出力された第１遅延信号を選択する第２選択ステップと、第２可変遅延部が、遅延設定データに基づいて、第２選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように遅延させる第２遅延ステップと、第１遅延ステップにおいて遅延された第１遅延信号の位相と、第２遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップと、第１比較ステップにおける比較結果に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする。
【００１５】
遅延量調整方法は、第１選択部が、複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、第１可変遅延部が、遅延設定データに基づいて、第３選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第２時間だけ遅れるように遅延させる第３遅延ステップと、第２選択部が、第１遅延素子から出力された第１遅延信号を選択する第４選択ステップと、第２可変遅延部が、遅延設定データに基づいて、第４選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第２時間だけ遅れるように遅延させる第４遅延ステップと、第３遅延ステップにおいて遅延された第２遅延信号の位相と、第４遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、第１比較ステップにおいて測定された第１位相差と、第２比較ステップにおいて測定された第２位相差に基づいて、第１遅延ステップにおいて遅延された第１遅延信号と、第３遅延ステップにおいて遅延された第２遅延信号の第１位相誤差を算出する第１算出ステップと、第１算出ステップにより算出された第１位相誤差に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする。
【００１６】
遅延量調整方法は、第１選択部が、第２遅延素子から出力された第２遅延信号を選択する第５選択ステップと、第１可変遅延部が、遅延設定データに基づいて、第５選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように遅延させる第５遅延ステップと、第２選択部が、第２遅延素子から出力された第２遅延信号を選択する第６選択ステップと、第２可変遅延部が、遅延設定データに基づいて、第６選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように遅延させる第６遅延ステップと、第５遅延ステップにおいて遅延された第２遅延信号の位相と、第６遅延ステップにおいて遅延された第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、第３比較ステップにおいて測定された第３位相差と、第１位相誤差に基づいて、第２遅延ステップにおいて遅延された第１遅延信号と、第６遅延ステップにおいて遅延された第２遅延信号の第２位相誤差を算出する第２算出ステップと、第２算出ステップにより算出された第２位相誤差に基づいて、遅延設定データによる遅延量を調整するステップとを備えることを特徴とする。
【００１７】
本発明の第４の形態は、入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部を備えた遅延信号生成装置において、基準信号を複数の所定時間だけ遅延させるように予め定められた遅延設定データに基づいて遅延された、異なる遅延素子を通る２つの遅延信号の位相誤差を算出する位相誤差算出方法であって、複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、第１選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように、遅延設定データに基づいて遅延させる第１遅延ステップと、第１遅延素子から出力された第１遅延信号を選択する第２選択ステップと、第２選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第１時間だけ遅れるように、遅延設定データに基づいて遅延させる第２遅延ステップと、第１遅延ステップにおいて遅延された第１遅延信号の位相と、第２遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップとを備えることを特徴とする。
【００１８】
位相誤差算出方法は、複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、第３選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第２時間だけ遅れるように、遅延設定データに基づいて遅延させる第３遅延ステップと、第１遅延素子から出力された第１遅延信号を選択する第４選択ステップと、第４選択ステップにおいて選択された第１遅延信号を、基準信号から所定の第２時間だけ遅れるように、遅延設定データに基づいて遅延させる第４遅延ステップと、第３遅延ステップにおいて遅延された第２遅延信号の位相と、第４遅延ステップにおいて遅延された第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、第１比較ステップにおいて測定された第１位相差と、第２比較ステップにおいて測定された第２位相差に基づいて、第１遅延ステップにおいて遅延された第１遅延信号と、第３遅延ステップにおいて遅延された第２遅延信号の第１位相誤差を算出する第１算出ステップとを備えることを特徴とする。
【００１９】
また、位相誤差算出方法は、第２遅延素子から出力された第２遅延信号を選択する第５選択ステップと、第５選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように、遅延設定データに基づいて遅延させる第５遅延ステップと、第２遅延素子から出力された第２遅延信号を選択する第６選択ステップと、第６選択ステップにおいて選択された第２遅延信号を、基準信号から所定の第３時間だけ遅れるように、遅延設定データに基づいて遅延させる第６遅延ステップと、第５遅延ステップにおいて遅延された第２遅延信号の位相と、第６遅延ステップにおいて遅延された第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、第３比較ステップにおいて測定された第３位相差と、第１位相誤差に基づいて、第２遅延ステップにおいて遅延された第１遅延信号と、第６遅延ステップにおいて遅延された第２遅延信号の第２位相誤差を算出する第２算出ステップとを備えることを特徴とする。
【００２０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図２は、被試験デバイス６２を試験する半導体試験装置６０のブロック図である。この半導体試験装置６０は、パターン発生器５２、波形整形器５４、タイミング発生器６６、信号入出力部５６および出力判定部５８を備える。タイミング発生器６６は、複数の遅延信号生成装置１００を有する。
【００２３】
パターン発生器５２が、被試験デバイス６２に入力する入力パターン、および基準信号を発生する。入力パターンは波形整形器５４に供給され、基準信号はタイミング発生器６６に供給される。タイミング発生器６６は、基準信号を遅延させる複数の遅延信号生成装置１００を内部に有する。遅延信号生成装置１００は、所定の遅延時間を生成する遅延素子の組み合わせに関する遅延設定データを格納したメモリを有している。メモリには、予めループ法などにより測定された遅延設定データが格納されている。メモリに格納される遅延設定データは、例えば、遅延素子の設計時に期待される設計遅延値であってもよい。本発明においては、遅延信号生成装置１００は、遅延設定データによる遅延量を調整し、正確な遅延時間を有する遅延信号を生成する。タイミング発生器６６は、被試験デバイス６２の入力特性または試験項目などに応じて、被試験デバイス６２の¹各ピンに対する所望の遅延信号を出力する。
【００２４】
タイミング発生器６６から出力された遅延信号が、波形整形器５４に供給される。波形整形器５４は、遅延信号に基づいて入力パターンを遅延し、遅延された入力パターンである遅延パターンを信号入出力部５６に供給する。この実施形態においては、遅延信号生成装置１００がタイミング発生器６６に組み込まれているが、別の実施形態においては、遅延信号生成装置１００が波形整形器５４に組み込まれてもよい。この場合、遅延信号生成装置１００は、被試験デバイス６２の入力特性に応じて、入力パターンを所定時間遅延した遅延パターンを出力する。
【００２５】
被試験デバイス６２は、信号入出力部５６を介して遅延パターンを受け取り、受け取った遅延パターンに基づいて、出力信号を出力判定部５８に出力する。例えば、被試験デバイス６２がメモリデバイスであれば、遅延パターンに基づいて被試験デバイス６２に格納されたデータが出力信号として出力され、被試験デバイス６２が演算装置であれば、遅延パターンに基づいて演算された演算結果が出力信号として出力される。本実施形態において、被試験デバイス６２の出力信号は、タイミング発生器６６でタイミングを測定されてから、出力判定部５８に供給されてもよい。被試験デバイス６２の出力特性の試験時においては、タイミング発生器６６で所望の時間遅延された遅延信号と、被試験デバイス６２の出力タイミングとが比較され、出力信号のタイミングが測定される。
【００２６】
パターン発生器５２は、正常な被試験デバイス６２に出力応答として期待される期待値パターンを出力判定部５８に出力する。出力判定部５８は、被試験デバイス６２の出力信号と期待値パターンとが一致するか否かを検出することにより、被試験デバイス６２の良否を判定する。
【００２７】
図３は、半導体試験装置６０における遅延信号生成装置１００の構成を示す。遅延信号生成装置１００は、所定のタイミングで入力信号を遅延させることができる遅延信号生成機能と、遅延信号の遅延時間を測定するための遅延時間測定機能を有する。遅延信号生成装置１００は、遅延信号を生成するための構成として、遅延部１０、選択部１２、１４、可変遅延部１６、１８、信号切替部２０、および選択信号供給部７０、７２を備える。また、遅延信号生成装置１００は、ループ法により基準信号を所定時間だけ遅延させる遅延設定データを得るための構成として、周期測定部２２、ループ形成部３２、ＡＮＤゲート２４、２８およびＯＲゲート２６、３０を有する。ループ形成部２４は、ループを形成するか否かを定めるＣＴＲＬ１信号が入力されるＡＮＤゲート３４を有する。図１に示された従来の遅延信号生成装置５０において付された符号と同一の符号を付された構成は、対応する構成と同一の機能および動作を実現することができる。
【００２８】
本実施形態による遅延信号生成装置１００は、更に、ループ法により得られた遅延設定データによる遅延量を調整するための構成として、遅延量調整部７４、７６、７８、選択部８０、選択信号供給部９２、可変遅延部９０、比較部８２、判定部８４および誤差算出部８６を備える。
【００２９】
遅延部１０は、入力される遅延信号をそれぞれ異なる時間だけ遅延する複数の遅延素子Ｎ１〜Ｎｎを有する。各遅延素子Ｎ１〜Ｎｎは、例えばＣＭＯＳ回路などにより構成される。図３において、各遅延素子Ｎ１〜Ｎｎは、互いに並列に接続されているが、遅延部１０は、直列に接続された遅延素子のそれぞれから異なる遅延時間を有する遅延信号を取り出すように構成されてもよい。遅延部１０は、基準信号を異なる時間だけ遅延した、複数の遅延信号を出力することができる。例えば、遅延素子Ｎ１は、０の設計遅延量を有し、遅延素子Ｎ２は、４ｎｓの設計遅延量を有し、遅延素子Ｎｎは、４・（ｎ−１）ｎｓの設計遅延量を有するように構成されてもよい。
【００３０】
可変遅延部１６、１８および９０は、所望の正確な遅延量を生成することができる。可変遅延部１６、１８および９０は、遅延部１０から出力された遅延信号を更に遅延させて、基準信号から所望の時間だけ正確に遅延した信号を出力することができる機能を有する。可変遅延部１６、１８および９０は、例えば数ピコ秒のオーダの遅延分解能を有するのが好ましい。
【００３１】
選択部１２、１４または８０は、入力される選択信号に基づいて、複数の遅延素子Ｎ１〜Ｎｎにより遅延された遅延信号のうちの一つの遅延信号を選択して出力する。選択信号は、遅延部１０から供給される遅延信号のいずれを選択するかを指定する。選択部１２、１４または８０は、例えばマルチプレクサとして構成される。選択部１２は、選択信号供給部７０から選択信号を供給され、選択部１４は、選択信号供給部７２から選択信号を供給され、選択部８０は、選択信号供給部９２から選択信号を供給される。
【００３２】
信号切替部２０は、可変遅延部１６または１８の出力を受けて、所定の立ち上がりタイミングおよび立ち下がりタイミングを有する信号を、出力ポート９４から出力する。本実施形態では、信号切替部２０が、ＲＳフリップフロップとして構成されているが、他のフリップフロップなどにより構成されてもよい。
【００３３】
図２を参照して、遅延信号生成装置１００がタイミング発生器６６として用いられる場合、出力ポート９４から出力される遅延信号は、波形整形器５４に供給される。波形整形器５４は、遅延信号による遅延タイミングに基づいて、パターン発生器５２から供給される入力パターンを遅延させ、信号入出力部５６に出力する。また、遅延信号生成装置１００が波形整形器５４として用いられる場合、波形整形器５４は、パターン発生器５２から供給される入力パターンを遅延部１０および可変遅延部１６、１８で遅延させ、遅延パターンを出力ポート９４から信号入出力部５６に供給する。
【００３４】
遅延信号生成装置１００は、前述したように、ループ法を用いて、予め各遅延素子を通過する経路の遅延時間を測定する。測定結果は、所定の遅延時間を生成する遅延素子Ｎ１〜Ｎｎのうちのいずれかの遅延素子と、可変遅延部１６、１８、９０の遅延量の組み合わせに関するデータである遅延設定データとしてメモリ（図示せず）に格納されるのが好ましい。例えば、入力される基準信号を５ｎｓ遅延させたいとき、設計遅延量４ｎｓのＮ１と、各可変遅延部１６、１８、９０の遅延量の組み合わせに関するデータが、メモリに格納される。遅延部１０から各可変遅延部１６、１８、９０の間に存在する経路および素子などにより、所定の遅延時間を生成するための各可変遅延部１６、１８、９０の遅延量は、必ずしも一致しない。メモリは、遅延量調整部７４、７６、７８の各々に設けられてもよく、また遅延量調整部７４、７６、７８とは独立して設けられてもよい。基準信号を遅延させるとき、遅延設定データは、各選択信号供給部７０、７２、９２および各可変遅延部１６、１８、９０に供給され、選択する遅延素子Ｎ１〜Ｎｎおよび可変遅延部１６、１８または９０の遅延量を定める。
【００３５】
本実施形態において、遅延設定データは、ループ法により測定された測定結果であることが望ましいが、別の実施例では、各遅延素子Ｎ１〜Ｎｎの設計遅延値に関するデータであってもよい。このとき、５ｎｓの遅延設定データは、４ｎｓの設計遅延量を有する遅延素子Ｎ１を選択し、可変遅延部１６、１８または９０の遅延量を１ｎｓに設定するデータとなる。遅延設定データは、基準信号を所定時間だけ遅延させるように予め定められたデータであればよい。また、遅延設定データは、基準信号を複数の所定時間遅延させるデータであることが望ましい。例えば、１ｎｓ、５ｎｓ、７ｎｓ、９ｎｓ、１１ｎｓ・・・などの遅延時間を生成するためのデータが、遅延設定データとして予めメモリに格納される。
【００３６】
次に、予め定められた遅延設定データによる遅延量を、遅延信号生成装置１００の実動作時の環境に適合するように調整する構成について説明する。遅延信号生成装置１００は、遅延信号を出力ポート９４を介して外部に出力する経路とは別に、遅延部１０から出力される遅延信号を可変遅延部９０に供給する調整用経路を有する。
【００３７】
選択部８０は、選択信号供給部９２から供給される選択信号に基づいて、遅延部１０から出力される複数の遅延信号のうち一つの遅延信号を選択する。可変遅延部９０は、選択部８０により選択された遅延信号を、基準信号から所望の遅延時間だけ遅れるように遅延させることができる。可変遅延部９０の出力は、比較部８２に供給される。また、比較部８２には、信号切替部２０の出力も供給される。比較部８２は、データ入力Ｄとクロック入力ＣＬＫを有するラッチ回路であり、データ入力Ｄには、信号切替部２０の出力が入力され、クロック入力ＣＬＫには、可変遅延部９０の出力が入力される。
【００３８】
以下に、可変遅延回路１６を通過する遅延信号と、可変遅延回路９０を通過する遅延信号の位相誤差を測定および算出する方法について説明する。
【００３９】
まず、所定の遅延時間Ｔ１を生成するために、遅延時間Ｔ１の遅延設定データに基づいて、選択部１２および８０が、遅延素子Ｎ１から出力された遅延信号を選択し、可変遅延部１６および可変遅延部９０が、この遅延信号を基準信号から時間Ｔ１だけ遅れるように、互いに独立して遅延量を調整し、遅延信号を遅延させる。
【００４０】
比較部８２は、可変遅延部１６の出力と、可変遅延部９０の出力の位相を比較する。遅延設定データが、ループ法により得られた測定結果であるとき、ループ法による測定環境と同一の環境下においては、可変遅延部１６と可変遅延部９０の出力位相は、原則として一致し、これらの出力は、正確に遅延時間Ｔ１を有するはずである。しかし、遅延信号生成装置１００の実動作時の環境に実質的に等しい位相誤差測定時の環境は、電源電圧値または温度などの点においてループ法による測定環境と異なっているため、遅延設定データに基づく可変遅延部１６と可変遅延部９０の出力位相は、必ずしも一致しない。
【００４１】
比較部８２は、可変遅延部９０の出力の立上がりで、データ入力Ｄに入力されている信号を出力する。判定部８４は、比較部８２の出力に基づいて、可変遅延部１６の出力と、可変遅延部９０の出力の位相とが一致しているか否かを判定する。位相が一致していなければ、判定部８４は、遅延量調整部７８に位相が一致していないことを通知し、遅延量調整部７８は、可変遅延部９０の遅延量を調整し、可変遅延部９０の出力位相をずらす。判定部８４は、比較部８２の出力が論理値Ｈ（ハイ）からＬ（ロー）、又はＬからＨに切り替わったことを検出すると、可変遅延部１６の出力と可変遅延部９０の出力の位相が一致したことを判定する。このように、比較部８２は、可変遅延部１６の出力と可変遅延部９０の出力の位相を比較して、可変遅延部９０の出力タイミングで可変遅延部１６の出力の変化点をサーチすることにより、両者の位相を一致させ、両出力の第１位相差を測定する。このようにして得られた第１位相差は、遅延素子Ｎ１から可変遅延部１６までの経路と、遅延素子Ｎ１から可変遅延部９０までの経路の時間差に相当する。
【００４２】
半導体デバイス試験時において、遅延時間Ｔ１を有する遅延信号を生成するときには、遅延量調整部７４または７８は、測定された第１位相差に基づいて、遅延時間Ｔ１の遅延設定データによる遅延量を調整することができる。複数の遅延信号生成装置１００の間で出力位相を調整し、スキューの揃った遅延信号を生成するためには、前述したように、遅延信号生成装置間で、絶対位相基準からのずれ（位相差）を予め求めておく。遅延量調整部７４または７８は、絶対位相基準からの位相差と、測定された第１位相差に基づいて、遅延時間Ｔ１の遅延設定データによる遅延量を調整する。
【００４３】
続いて、所定の遅延時間Ｔ２を生成するために、遅延時間Ｔ２の遅延設定データに基づいて、選択部１２が、遅延素子Ｎ２から出力された遅延信号を選択し、可変遅延部１６が、この遅延信号を、基準信号から時間Ｔ２だけ遅れるように、遅延させる。一方、選択部８０は、遅延時間Ｔ２の遅延設定データに基づいて、遅延素子Ｎ１から出力された遅延信号を選択し、可変遅延部９０が、この遅延信号を基準信号から時間Ｔ２だけ遅れるように遅延させる。
【００４４】
比較部８２は、可変遅延部１６の出力と、可変遅延部９０の出力の位相を比較する。判定部８４は、比較部８２の出力に基づいて、可変遅延部１６の出力と、可変遅延部９０の出力の位相とが一致しているか否かを判定する。両者の位相が一致していなければ、遅延量調整部７８は、可変遅延部９０の遅延量を調整して、可変遅延部１６の出力の変化点をサーチすることにより、両者の位相を一致させ、比較部８２が、両者の第２位相差を測定する。
【００４５】
誤差算出部８６は、第２位相差と、第１位相差とに基づいて、可変遅延部１６の出力において、遅延素子Ｎ１を含む経路と、遅延素子Ｎ２を含む経路との第１位相誤差を算出する。半導体デバイス試験時において、可変遅延部１６から遅延時間Ｔ２を有する遅延信号を出力するときには、遅延量調整部７４は、算出された第１位相誤差に基づいて、遅延時間Ｔ２の遅延設定データによる遅延量を調整することができる。遅延量調整部７４は、絶対位相基準からの位相差と、算出された第１位相誤差に基づいて、遅延時間Ｔ１の遅延設定データによる遅延量を調整する。第１位相誤差を用いれば、遅延素子Ｎ１と可変遅延部１６の間、および遅延素子Ｎ２と可変遅延部１６の間に存在する誤差要因を考慮することなく、遅延時間Ｔ２から可変遅延部１６による可変遅延量の範囲内にある遅延時間を有する遅延信号を、正確に生成することが可能となる。
【００４６】
続いて、所定の遅延時間Ｔ３を生成するために、遅延時間Ｔ３の遅延設定データに基づいて、選択部１２が、遅延素子Ｎ２から出力された遅延信号を選択し、可変遅延部１６が、この遅延信号を、基準信号から時間Ｔ３だけ遅れるように、遅延させる。同様に、選択部８０は、遅延時間Ｔ３の遅延設定データに基づいて、遅延素子Ｎ２から出力された遅延信号を選択し、可変遅延部９０が、この遅延信号を基準信号から時間Ｔ３だけ遅れるように遅延させる。
【００４７】
比較部８２は、可変遅延部１６の出力と、可変遅延部９０の出力の位相を比較する。判定部８４は、比較部８２の出力に基づいて、可変遅延部１６の出力と、可変遅延部９０の出力の位相とが一致しているか否かを判定する。両者の位相が一致していなければ、遅延量調整部７８は、可変遅延部９０の遅延量を調整して、可変遅延部１６の出力の変化点をサーチすることにより、両者の位相を一致させ、比較部８２が、両者の第３位相差を測定する。
【００４８】
誤差算出部８６は、第３位相差と、第１位相誤差とに基づいて、可変遅延部９０の出力において、遅延素子Ｎ１を含む経路と、遅延素子Ｎ２を含む経路との第２位相誤差を算出する。半導体デバイス試験時において、可変遅延部９０から遅延時間Ｔ３を有する遅延信号を出力するときには、遅延量調整部７８は、算出された第２位相誤差に基づいて、遅延時間Ｔ２の遅延設定データによる遅延量を調整することができる。具体的には、遅延量調整部７４は、絶対位相基準からの位相差と、算出された第２位相誤差に基づいて、遅延時間Ｔ２の遅延設定データによる遅延量を調整する。第２位相誤差を用いれば、遅延素子Ｎ１と可変遅延部９０の間、および遅延素子Ｎ２と可変遅延部９０の間に存在する誤差要因を考慮することなく、遅延時間Ｔ２から可変遅延部９０による可変遅延量の範囲内にある遅延時間を有する遅延信号を、正確に生成することが可能となる。
【００４９】
本実施形態においては、まず、遅延素子Ｎ１〜Ｎｎから一つの遅延素子を含んだ２つの経路を通過する遅延信号の位相差を測定し、両経路を通過する遅延信号の位相差を算出する。次に、２つの経路のうち第１経路のみの遅延素子を切り替え、第２経路については、元の遅延素子を用いて、第１経路における異なる遅延素子間の位相誤差を算出する。それから、第１経路の遅延素子を固定し、第２経路の遅延素子を第１経路のものに切り替えて、第２経路における異なる遅延素子間の位相誤差を算出する。本発明による位相誤差の算出方法は、第１経路または第２経路のいずれか一方の経路の遅延素子を固定し、他方の遅延素子を切り替えて、固定した経路の遅延時間を基準とし、切り替えた経路における遅延素子間の位相誤差を順次算出することを一つの特徴とする。
【００５０】
図４は、図３の遅延信号生成装置１００の位相誤差測定機能を具体的に説明するためのタイミングチャートである。以下に、可変遅延部１６と可変遅延部９０の出力に基づいて、異なる遅延素子を含む経路の位相誤差を算出する方法について説明する。尚、可変遅延部１８についても、以下に説明する方法を用いて、異なる遅延素子を含む経路間の位相誤差を算出することができる。
【００５１】
図４において、上段は、可変遅延部１６および９０が出力するべき遅延信号の遅延設定点を示す。中段は、可変遅延部１６の実際の出力タイミングを表現し、下段は、可変遅延部９０の実際の出力タイミングを表現する。タイミングチャート中、上向きの矢印は、可変遅延部１６または９０から実際に出力された遅延信号の前縁を示す。説明の便宜上、図中、各遅延信号を番号によって特定する。また、タイミングチャート中の下線を付された時間は、遅延素子を切り替えて得られた遅延時間であることを示す。以下に、図３を参照して、遅延設定点Ｔ１（＝１ｎｓ）、Ｔ２（＝５ｎｓ）、Ｔ３（＝７ｎｓ）、Ｔ４（＝９ｎｓ）およびＴ５（＝１１ｎｓ）で、可変遅延部１６または９０を含む２つの経路のいずれか一方の遅延素子を切り替え、異なる遅延素子を含む経路の位相誤差を算出する方法について説明する。図３に示される各遅延素子Ｎ１〜Ｎｎは、４・（ｎ−１）ｎｓの設計遅延量を有している。
【００５２】
まず、遅延設定データに基づいて遅延時間Ｔ１（＝１ｎｓ）を実現するときの、可変遅延部１６と可変遅延部９０の出力の位相差Ｐ０を測定する。選択部１２および８０が、設計遅延量０の遅延素子Ｎ１から出力された第１遅延信号を選択する。可変遅延部１６および９０のそれぞれが、第１遅延信号を、基準信号から１ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。その結果、可変遅延部１６から出力された遅延信号▲１▼は、１ｎｓの遅延時間を有して生成され、可変遅延部９０から出力された遅延信号▲２▼は、0.99ｎｓの遅延時間を有して生成される。従って、可変遅延部１６の出力と可変遅延部９０の出力の位相差Ｐ０は、
Ｐ０=（１−0.99）＝0.01ｎｓ
と測定される。
【００５３】
続いて、遅延設定データに基づいて遅延時間Ｔ２（＝５ｎｓ）を実現するときの、可変遅延部１６の出力における位相誤差Ｍ１を算出する方法について説明する。選択部１２が、遅延素子を切り替えて、設計遅延量４ｎｓの遅延素子Ｎ２から出力された第２遅延信号を選択する。選択部８０は、遅延素子を切り替えず、遅延素子Ｎ１から出力された第１遅延信号を選択する。可変遅延部１６は、第２遅延信号を、基準信号から５ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。また、可変遅延部９０は、第１遅延信号を、基準信号から５ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。
【００５４】
可変遅延部９０は、遅延信号▲２▼を正確に４ｎｓ遅延し、4.99ｎｓの遅延時間を有する遅延信号▲４▼を生成する。遅延信号▲３▼は、遅延信号▲１▼との理想的な位相差（４ｎｓ）を保っているならば、（１＋４）=５ｎｓの遅延をもって生成される必要がある。しかし、実際には、可変遅延部１６を含む経路の遅延素子をＮ１からＮ２に切り替えたことによって、遅延信号▲３▼は、4.85ｎｓの遅延時間を有して生成されている。この誤差は、主として、遅延設定データを得たときの環境と、遅延信号生成装置１００の実動作時に等しい位相誤差測定時の環境とが異なるために、電圧や温度の変動によって、遅延素子Ｎ１とＮ２の動作率が異なることによって生じる。比較部８２は、可変遅延部１６の出力と可変遅延部９０の出力の位相を比較し、位相差Ｐ１を測定する。位相差Ｐ１は、
Ｐ１=（4.85−4.99）=−0.14ｎｓ
と測定される。
【００５５】
このとき、可変遅延部１６の出力において、遅延素子Ｎ１を含む経路と遅延素子Ｎ２を含む経路の位相誤差Ｍ１は、
Ｍ１=Ｐ１−Ｐ０=（−0.14−0.01）ｎｓ=−0.15ｎｓ
と算出される。このように、位相誤差Ｍ１は、測定された位相差Ｐ１と、可変遅延部１６と可変遅延部９０のオフセットである位相差Ｐ０に基づいて算出される。可変遅延部１６の出力の位相誤差Ｍ(2m-1)の符号は、遅延信号▲１▼に対して位相が遅れているか進んでいるかを示す。この実施例において、符号”−”は、位相が進んでいることを、符号”＋”は、位相が遅れていることをそれぞれ示す。従って、このとき、遅延信号▲３▼の位相が、基準となる遅延信号▲１▼に対して0.15ｎｓ進んでいることが算出される。
【００５６】
続いて、遅延設定データに基づいて遅延時間Ｔ３（＝７ｎｓ）を実現するときの、可変遅延部９０の出力における位相誤差Ｍ２を算出する方法について説明する。選択部１２が、遅延素子を切り替えず、設計遅延量４ｎｓの遅延素子Ｎ２から出力された第２遅延信号を選択する。選択部８０は、遅延素子を切り替えて、遅延素子Ｎ２から出力された第２遅延信号を選択する。可変遅延部１６は、第２遅延信号を、基準信号から７ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。また、可変遅延部９０は、第２遅延信号を、基準信号から７ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。
【００５７】
可変遅延部１６は、遅延信号▲３▼を正確に２ｎｓ遅延し、6.85ｎｓの遅延時間を有する遅延信号▲５▼を生成する。遅延信号▲６▼は、遅延信号▲２▼との理想的な位相差（６ｎｓ）を保っているならば、（0.99＋６）=6.99ｎｓの遅延をもって生成される必要がある。しかし、実際には、可変遅延部９０を含む経路の遅延素子をＮ１からＮ２に切り替えたことによって、遅延信号▲６▼は、6.75ｎｓの遅延時間を有して生成されている。この誤差は、主として、遅延設定データを得たときの環境と、遅延信号生成装置１００の実動作時に等しい位相誤差測定時の環境とが異なるために、電圧や温度の変動によって、遅延素子Ｎ１とＮ２の動作率が異なることによって生じる。比較部８２は、可変遅延部１６の出力と可変遅延部９０の出力の位相を比較し、位相差Ｐ２を測定する。位相差Ｐ２は、
Ｐ２=（6.85−6.75）=0.1ｎｓ
と測定される。
【００５８】
このとき、可変遅延部９０の出力において、遅延素子Ｎ１を含む経路と遅延素子Ｎ２を含む経路の位相誤差Ｍ２は、
Ｍ２=Ｐ２−Ｍ１−Ｐ０=（0.1−(−0.15)−0.01）ｎｓ=0.24ｎｓ
と算出される。このように、位相誤差Ｍ２は、位相差Ｐ２およびＰ０と、位相誤差Ｍ１とに基づいて算出される。可変遅延部９０の出力の位相誤差Ｍ(2m)の符号は、遅延信号▲２▼に対して位相が遅れているか進んでいるかを示す。この実施例において、符号”＋”は、位相が進んでいることを、符号”−”は、位相が遅れていることをそれぞれ示す。従って、このとき、遅延信号▲６▼の位相が、基準となる遅延信号▲２▼に対して0.24ｎｓ進んでいることが算出される。
【００５９】
続いて、遅延設定データに基づいて遅延時間Ｔ４（＝９ｎｓ）を実現するときの、可変遅延部１６の出力における位相誤差Ｍ３を算出する方法について説明する。選択部１２が、遅延素子を切り替えて、設計遅延量８ｎｓの遅延素子Ｎ３から出力された第３遅延信号を選択する。選択部８０は、遅延素子を切り替えず、遅延素子Ｎ２から出力された第２遅延信号を選択する。可変遅延部１６は、第３遅延信号を、基準信号から９ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。また、可変遅延部９０は、第２遅延信号を、基準信号から９ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。
【００６０】
可変遅延部９０は、遅延信号▲６▼を正確に２ｎｓ遅延し、8.75ｎｓの遅延時間を有する遅延信号▲８▼を生成する。遅延信号▲７▼は、遅延信号▲１▼との理想的な位相差（８ｎｓ）を保っているならば、（１＋８）=９ｎｓの遅延をもって生成される必要がある。しかし、実際には、可変遅延部１６を含む経路の遅延素子をＮ２からＮ３に切り替えたことによって、遅延信号▲７▼は、9.02ｎｓの遅延時間を有して生成されている。この誤差は、主として、電圧や温度の変動によって、遅延素子Ｎ２とＮ３の動作率が異なることによって生じる。比較部８２は、可変遅延部１６の出力と可変遅延部９０の出力の位相を比較し、位相差Ｐ３を測定する。位相差Ｐ３は、
Ｐ３=（9.02−8.75）=0.27ｎｓ
と測定される。
【００６１】
このとき、可変遅延部１６の出力において、遅延素子Ｎ１を含む経路と遅延素子Ｎ３を含む経路の位相誤差Ｍ３は、
Ｍ３=Ｐ３−Ｍ２−Ｐ０=（0.27−0.24−0.01）ｎｓ=0.02ｎｓ
と算出される。このように、位相誤差Ｍ３は、位相差Ｐ３およびＰ０と、位相誤差Ｍ２とに基づいて算出される。従って、このとき、遅延信号▲７▼の位相が、遅延信号▲１▼に対して0.02ｎｓ遅れていることが算出される。
【００６２】
続いて、遅延設定データに基づいて遅延時間Ｔ５（＝１１ｎｓ）を実現するときの、可変遅延部９０の出力における位相誤差Ｍ４を算出する方法について説明する。選択部１２は、遅延素子を切り替えず、設計遅延量８ｎｓの遅延素子Ｎ３から出力された第３遅延信号を選択する。選択部８０は、遅延素子を切り替えて、遅延素子Ｎ３から出力された第３遅延信号を選択する。可変遅延部１６は、第３遅延信号を、基準信号から１１ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。また、可変遅延部９０は、第３遅延信号を、基準信号から１１ｎｓだけ遅れるように、遅延設定データに基づいて遅延させる。
【００６３】
可変遅延部１６は、遅延信号▲７▼を正確に２ｎｓ遅延し、11.02ｎｓの遅延時間を有する遅延信号▲９▼を生成する。遅延信号10は、遅延信号▲２▼との理想的な位相差（１０ｎｓ）を保っているならば、（0.99＋１０）=10.99ｎｓの遅延をもって生成される必要がある。この例において、遅延信号10は、実際に理想的な10.99ｎｓの遅延時間を有している。比較部８２は、可変遅延部１６の出力と可変遅延部９０の出力の位相を比較し、位相差Ｐ４を測定する。位相差Ｐ４は、
Ｐ４=（11.02−10.99）=0.03ｎｓ
と測定される。
【００６４】
このとき、可変遅延部９０の出力において、遅延素子Ｎ１を含む経路と遅延素子Ｎ３を含む経路の位相誤差Ｍ４は、
Ｍ４=Ｐ４−Ｍ３−Ｐ０=（0.03−0.02−0.01）ｎｓ=０ｎｓ
と算出される。このように、位相誤差Ｍ４は、位相差Ｐ４およびＰ０と、位相誤差Ｍ３とに基づいて算出される。この算出結果から、遅延素子Ｎ３を含む経路の位相は、遅延素子Ｎ１を含む経路の位相に一致していることが分かる。
【００６５】
以上から明らかなように、遅延素子を切り替えた場合における経路の位相誤差は、測定された位相差Ｐに基づいて算出される。時間Ｔ１のときの位相誤差Ｍ０を０と設定すると、位相誤差Ｍｎは、
Ｍｎ＝Ｐｎ−Ｍｎ-1 −Ｐ０
の計算式に基づいて算出される。
【００６６】
図３および図４に関連して説明したように、本発明によると、遅延信号生成装置１００の実動作時の環境において、２つの遅延経路における相対的な位相誤差を求めることができる。従って、遅延信号生成装置１００内部では、相対位相基準に基づいて、正確な遅延信号を生成することができるようになる。半導体試験装置６０において、複数の遅延信号生成装置１００は、絶対位相基準からの位相差を予め測定される。複数の遅延信号生成装置１００は、絶対位相基準からの位相差と、本発明により求められる位相誤差とに基づいて、互いにスキューの揃った遅延信号を出力することができる。
【００６７】
上記説明から明らかなように、本発明によれば、予め定められた遅延設定データの遅延量を、装置の実動作時の環境において調整することが可能な遅延信号生成装置を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【００６８】
【発明の効果】
本発明によると、正確な遅延量を有する遅延信号を生成する遅延信号生成装置を提供することができる、という効果を奏する。
【図面の簡単な説明】
【図１】半導体試験装置６０において用いられる従来の遅延信号生成装置５０を示す。
【図２】被試験デバイス６２を試験する半導体試験装置６０のブロック図である。
【図３】半導体試験装置６０における遅延信号生成装置１００の構成の一部を示す。
【図４】遅延信号生成装置１００の位相誤差測定機能を具体的に説明するためのタイミングチャートである。
【符号の説明】
１０・・・遅延部、１２、１４・・・選択部、１６、１８・・・可変遅延部、２０・・・信号切替部、２２・・・周期測定部、２４、２８、３４・・・ＡＮＤゲート、２６、３０、３６・・・ＯＲゲート、３２・・・ループ形成部、５０・・・遅延信号生成装置、５２・・・パターン発生器、５４・・・波形整形器、５６・・・信号入出力部、５８・・・出力判定部、６０・・・半導体試験装置、６２・・・被試験デバイス、６６・・・タイミング発生器、７０、７２、９２・・・選択信号供給部、７４、７６、７８・・・遅延量調整部、８０・・・選択部、８２・・・比較部、８４・・・判定部、８６・・・誤差算出部、９０・・・可変遅延部、９２・・・選択信号供給部、９４・・・出力ポート、１００・・・遅延信号生成装置

Claims (12)

1. 入力された基準信号を異なる時間だけ遅延した、複数の遅延信号を出力する複数の遅延素子を有する遅延部と、
   前記複数の遅延信号のうち一つの遅延信号を選択する第１選択部と、
   前記第１選択部により選択された前記遅延信号を、所望の遅延時間だけ遅延させることができる第１可変遅延部と、
   前記複数の遅延信号のうち一つの遅延信号を選択する第２選択部と、
   前記第２選択部により選択された前記遅延信号を、所望の遅延時間だけ遅延させることができる第２可変遅延部と、
   前記第１可変遅延部の出力と前記第２可変遅延部の出力の位相を比較する比較部と、
   前記第１選択部および前記第２選択部が前記複数の遅延素子のうちの一つである第１遅延素子から出力された第１遅延信号を選択した場合における前記第１可変遅延部により遅延された前記第１遅延信号および前記第２可変遅延部により遅延された前記第１遅延信号の前記比較部における比較結果と、前記第１選択部が前記複数の遅延素子のうちの一つである第２遅延素子から出力された第２遅延信号を選択し前記第２選択部が前記第１遅延信号を選択した場合における前記第１可変遅延部により遅延された前記第２遅延信号および前記第２可変遅延部により遅延された前記第１遅延信号の前記比較部における比較結果とに基づいて、前記第１可変遅延部の出力または前記第２可変遅延部の出力の第１位相誤差を算出する誤差算出部と、
   前記第１位相誤差に基づいて、前記第１可変遅延部または前記第２可変遅延部の遅延量を調整する遅延量調整部と
   を備えたことを特徴とする遅延信号生成装置。
2. 前記比較部は、
   前記第１選択部および前記第２選択部が前記第１遅延信号を選択し、前記第１可変遅延部および前記第２可変遅延部が前記基準信号から所定の第１時間だけ遅れるように前記第１遅延信号を遅延させた場合における、前記第１可変遅延部により遅延された前記第１遅延信号の位相と、前記第２可変遅延部により遅延された前記第１遅延信号の位相とを比較して、第１位相差を測定し、
   前記第１選択部が前記第２遅延信号を選択し、前記第２選択部が前記第１遅延信号を選択し、前記第１可変遅延部及び前記第２可変遅延部が前記基準信号から所定の第２時間だけ遅れるように前記第２遅延信号および前記第１遅延信号を遅延させた場合における、前記第１可変遅延部により遅延された前記第２遅延信号の位相と、前記第２可変遅延部により遅延された前記第１遅延信号の位相とを比較して、第２位相差を測定し、
   前記誤差算出部は、前記第１位相差および前記第２位相差に基づいて、前記第１遅延素子および前記第２遅延素子の間の前記第１位相誤差を算出する
   請求項１に記載の遅延信号生成装置。
3. 前記比較部は、
   前記第１選択部が前記第２遅延信号を選択し、前記第２選択部が前記複数の遅延素子のうちの一つである第３遅延素子から出力された第３遅延信号を選択し、前記第１可変遅延部および前記第２可変遅延部が前記基準信号から所定の第３時間だけ遅れるように前記第２遅延信号および前記第３遅延信号を遅延させた場合における、前記第１可変遅延部により遅延された前記第２遅延信号の位相と、前記第２可変遅延部により遅延された前記第３遅延信号の位相とを比較して、第３位相差を測定し、
   前記誤差算出部は、前記第３位相差および前記第１位相誤差に基づいて、前記第２遅延素子および前記第３遅延素子の間の第２位相誤差を算出し、
   前記遅延量調整部は、前記第１位相誤差および前記第２位相誤差に基づいて、前記第１可変遅延部または前記第２可変遅延部の遅延量を調整する
   請求項２に記載の遅延信号生成装置。
4. 前記遅延量調整部は、前記第１位相差、前記第１位相誤差、および前記第２位相誤差に基づいて、前記第１可変遅延部および前記第２可変遅延部における前記第１時間および前記第２時間の遅延設定データによる遅延量を調整する請求項３に記載の遅延信号生成装置。
5. 入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部を備えた遅延信号生成装置において、前記基準信号を複数の所定時間だけ遅延させるように予め定められた遅延設定データによる遅延量を調整する遅延量調整方法であって、
   前記複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、
   前記第１選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第１遅延ステップと、
   前記第１遅延素子から出力された前記第１遅延信号を選択する第２選択ステップと、
   前記第２選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第２遅延ステップと、
   前記第１遅延ステップにおいて遅延された前記第１遅延信号の位相と、前記第２遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップと、
   前記第１比較ステップにおける比較結果に基づいて、前記遅延設定データによる遅延量を調整するステップと、
   前記複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、
   前記第３選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第２時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第３遅延ステップと、
   前記第１遅延素子から出力された前記第１遅延信号を選択する第４選択ステップと、
   前記第４選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第２時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第４遅延ステップと、
   前記第３遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第４遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、
   前記第２比較ステップにおける比較結果を利用して、前記第１遅延ステップにおいて遅延された前記第１遅延信号と、前記第３遅延ステップにおいて遅延された前記第２遅延信号の第１位相誤差を算出する第１算出ステップと、
   前記第１算出ステップにより算出された前記第１位相誤差に基づいて、前記遅延設定データによる遅延量を調整するステップと
   を備えることを特徴とする遅延量調整方法。
6. 前記第１算出ステップは、前記第１比較ステップにおいて測定された前記第１位相差と、前記第２比較ステップにおいて測定された前記第２位相差に基づいて、前記第１位相誤差を算出するステップを有することを特徴とする請求項５に記載の遅延量調整方法。
7. 前記第２遅延素子から出力された前記第２遅延信号を選択する第５選択ステップと、
   前記第５選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第５遅延ステップと、
   前記第２遅延素子から出力された前記第２遅延信号を選択する第６選択ステップと、
   前記第６選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第６遅延ステップと、
   前記第５遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、
   前記第３比較ステップにおける比較結果を利用して、前記第２遅延ステップにおいて遅延された前記第１遅延信号と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の第２位相誤差を算出する第２算出ステップと、
   前記第２算出ステップにより算出された前記第２位相誤差に基づいて、前記遅延設定データによる遅延量を調整するステップと
   を備えることを特徴とする請求項５または６に記載の遅延量調整方法。
8. 前記第２算出ステップは、前記第３比較ステップにおいて測定された前記第３位相差と、前記第１位相誤差に基づいて、前記第２位相誤差を算出するステップを有することを特徴とする請求項７に記載の遅延量調整方法。
9. 入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部と、前記複数の遅延信号のうち一つの遅延信号を選択する第１選択部と、前記第１選択部により選択された前記遅延信号を、所望の遅延時間だけ遅延させることができる第１可変遅延部と、前記複数の遅延信号のうち一つの遅延信号を選択する第２選択部と、前記第２選択部により選択された前記遅延信号を、所望の遅延時間だけ遅延させることができる第２可変遅延部とを備えた遅延信号生成装置において、前記基準信号を複数の所定時間だけ遅延させるように予め定められた前記第１可変遅延部または前記第２可変遅延部の遅延設定データによる遅延量を調整する遅延量調整方法であって、
   前記第１選択部が、前記複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、
   前記第１可変遅延部が、前記遅延設定データに基づいて、前記第１選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように遅延させる第１遅延ステップと、
   前記第２選択部が、前記第１遅延素子から出力された前記第１遅延信号を選択する第２選択ステップと、
   前記第２可変遅延部が、前記遅延設定データに基づいて、前記第２選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように遅延させる第２遅延ステップと、
   前記第１遅延ステップにおいて遅延された前記第１遅延信号の位相と、前記第２遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップと、
   前記第１比較ステップにおける比較結果に基づいて、前記遅延設定データによる遅延量を調整するステップと、
   前記第１選択部が、前記複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、
   前記第１可変遅延部が、前記遅延設定データに基づいて、前記第３選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第２時間だけ遅れるように遅延させる第３遅延ステップと、
   前記第２選択部が、前記第１遅延素子から出力された前記第１遅延信号を選択する第４選択ステップと、
   前記第２可変遅延部が、前記遅延設定データに基づいて、前記第４選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第２時間だけ遅れるように遅延させる第４遅延ステップと、
   前記第３遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第４遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、
   前記第１比較ステップにおいて測定された前記第１位相差と、前記第２比較ステップにおいて測定された前記第２位相差に基づいて、前記第１遅延ステップにおいて遅延された前記第１遅延信号と、前記第３遅延ステップにおいて遅延された前記第２遅延信号の第１位相誤差を算出する第１算出ステップと、
   前記第１算出ステップにより算出された前記第１位相誤差に基づいて、前記遅延設定データによる遅延量を調整するステップと
   を備えることを特徴とする遅延量調整方法。
10. 前記第１選択部が、前記第２遅延素子から出力された前記第２遅延信号を選択する第５選択ステップと、
    前記第１可変遅延部が、前記遅延設定データに基づいて、前記第５選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように遅延させる第５遅延ステップと、
    前記第２選択部が、前記第２遅延素子から出力された前記第２遅延信号を選択する第６選択ステップと、
    前記第２可変遅延部が、前記遅延設定データに基づいて、前記第６選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように遅延させる第６遅延ステップと、
    前記第５遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、
    前記第３比較ステップにおいて測定された前記第３位相差と、前記第１位相誤差に基づいて、前記第２遅延ステップにおいて遅延された前記第１遅延信号と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の第２位相誤差を算出する第２算出ステップと、
    前記第２算出ステップにより算出された前記第２位相誤差に基づいて、前記遅延設定データによる遅延量を調整するステップと
    を備えることを特徴とする請求項９に記載の遅延量調整方法。
11. 入力された基準信号を、異なる時間だけ遅延した複数の遅延信号を出力する複数の遅延素子を有する遅延部を備えた遅延信号生成装置において、前記基準信号を複数の所定時間だけ遅延させるように予め定められた遅延設定データに基づいて遅延された、異なる遅延素子を通る２つの遅延信号の位相誤差を算出する位相誤差算出方法であって、
    前記複数の遅延素子の一つである第１遅延素子から出力された第１遅延信号を選択する第１選択ステップと、
    前記第１選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第１遅延ステップと、
    前記第１遅延素子から出力された前記第１遅延信号を選択する第２選択ステップと、
    前記第２選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第１時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第２遅延ステップと、
    前記第１遅延ステップにおいて遅延された前記第１遅延信号の位相と、前記第２遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第１位相差を測定する第１比較ステップと、
    前記複数の遅延素子の一つである第２遅延素子から出力された第２遅延信号を選択する第３選択ステップと、
    前記第３選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第２時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第３遅延ステップと、
    前記第１遅延素子から出力された前記第１遅延信号を選択する第４選択ステップと、
    前記第４選択ステップにおいて選択された前記第１遅延信号を、前記基準信号から所定の第２時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第４遅延ステップと、
    前記第３遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第４遅延ステップにおいて遅延された前記第１遅延信号の位相を比較して、第２位相差を測定する第２比較ステップと、
    前記第１比較ステップにおいて測定された前記第１位相差と、前記第２比較ステップにおいて測定された前記第２位相差に基づいて、前記第１遅延ステップにおいて遅延された前記第１遅延信号と、前記第３遅延ステップにおいて遅延された前記第２遅延信号の第１位相誤差を算出する第１算出ステップと
    を備えることを特徴とする位相誤差算出方法。
12. 前記第２遅延素子から出力された前記第２遅延信号を選択する第５選択ステップと、
    前記第５選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第５遅延ステップと、
    前記第２遅延素子から出力された前記第２遅延信号を選択する第６選択ステップと、
    前記第６選択ステップにおいて選択された前記第２遅延信号を、前記基準信号から所定の第３時間だけ遅れるように、前記遅延設定データに基づいて遅延させる第６遅延ステップと、
    前記第５遅延ステップにおいて遅延された前記第２遅延信号の位相と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の位相を比較して、第３位相差を測定する第３比較ステップと、
    前記第３比較ステップにおいて測定された前記第３位相差と、前記第１位相誤差に基づいて、前記第２遅延ステップにおいて遅延された前記第１遅延信号と、前記第６遅延ステップにおいて遅延された前記第２遅延信号の第２位相誤差を算出する第２算出ステップと
    を備えることを特徴とする請求項１１に記載の位相誤差算出方法。

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