JP4669258B2 - タイミング発生器、及び試験装置 - Google Patents

Description

本発明は、与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器、及びタイミング発生器を備える試験装置に関する。特に本発明は、発熱量を安定させたタイミング発生器に関する。
に関する。

近年、ＬＳＩ等の電子デバイス等の動作速度が向上している。これに伴い、電子デバイスを試験する試験装置等において、高精度のクロックを生成する必要が生じている。従来、所望のパターンのクロックを生成するために、基準クロックのパルスのうちの所望のパルスを通過させる論理ゲートと、それぞれのパルスの位相を調整する遅延回路とを備える回路が知られている。

しかしこのような回路は、論理ゲートにおいて選択するパルスのパターンに応じて、遅延回路を通過するパルス数やパルスパターンが異なり、遅延回路における発熱量が異なるものとなる。このため、遅延回路における遅延量が変動し、生成するクロックにジッタが生じてしまう。このようなジッタは、高精度のＬＳＩ等においては許容されない。

上述した問題を解決する回路として、ダミーの遅延回路を更に設けた回路が知られている。当該回路は、与えられる基準クロックのパルスのうち、クロック生成用の遅延回路に入力されないパルスをダミーの遅延回路に入力することにより、生成するクロックのパターンに関わらず、これらの遅延回路における総発熱量を一定に保つものである。

関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、従来の回路では、発熱量を一定に保つために、クロック生成用の遅延回路と同一のダミー遅延回路を設ける必要があり、回路規模の増大を招いている。また、クロック生成用の遅延回路の温度を一定に保つためには、クロック生成用の遅延回路とダミー遅延回路とを近傍に設ける必要があるが、クロック生成用の遅延回路における信号に、ダミー遅延回路における信号が干渉し、生成するべきクロックにジッタが生じてしまうという問題もある。例えば、クロック生成用の遅延回路における遅延量の設定によっては、クロック生成用の遅延回路を通過するパルスの位相と、ダミー遅延回路を通過するパルスの位相とが略同一となってしまい、干渉が生じてしまう。

このため本発明は、上述した課題を解決することのできるタイミング発生器、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを備えるタイミング発生器を提供する。

タイミング発生器は、遅延回路部が出力するパルスに応じて、遅延回路部における遅延量を制御するための遅延設定データを取り込み、取り込んだ遅延設定データに基づいて、遅延回路部における遅延量を制御する遅延量制御部を更に備えてよい。

遅延回路部は、縦続接続された複数の遅延素子を有し、遅延量制御部は、複数の遅延素子に対応して設けられた、複数の遅延設定フリップフロップを有し、それぞれの遅延設定フリップフロップは、対応する遅延素子が出力するパルスに応じて遅延設定データを取り込み、取り込んだ遅延設定データに基づいて、対応する遅延素子の遅延量を制御してよい。

タイミング発生器は、最終段の遅延素子が出力するパルスに応じて、当該パルスを通過させるか否かを示すパルス選択信号を、パルス選択出力部に供給するパルス選択フリップフロップを更に備えてよい。

タイミング発生器は、遅延回路部に与えられる基準クロックのパルスに同期して、パルス選択出力部において当該パルスを通過させる場合に論理値Ｈを示し、当該パルスを通過させない場合に論理値Ｌを示すパルス選択信号を受け取り、パルス選択信号をパルス選択出力部に供給するパルス選択制御部を更に備え、パルス選択制御部は、複数の遅延素子に対応して縦続接続されて設けられ、対応する遅延素子が出力するパルスに応じて、パルス選択信号を順次取り込み出力する複数のパルス選択フリップフロップを有し、それぞれの遅延設定フリップフロップは、対応するパルス選択フリップフロップが論理値Ｌを出力している間、遅延設定データを新たに取り込まなくてよい。

タイミング発生器は、基準クロックの全てのパルスを遅延回路部に入力するか、又はタイミング信号として出力するべきパルスのみを遅延回路部に入力するかを制御する温度補償選択部を更に備えてよい。

温度補償選択部は、タイミング信号として出力するべきパルスのみを遅延回路部に入力する場合に、パルス選択制御部にパルス選択信号として、論理値Ｈに固定された信号を供給してよい。

本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスに供給するべき試験パターンを生成するパターン発生部と、試験パターンを電子デバイスに供給するタイミングを制御するタイミング信号を、与えられる基準クロックに基づいて生成するタイミング発生部と、タイミング信号に応じて試験パターンを電子デバイスに供給する波形成形部と、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生部は、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを有する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の電子デバイス２００を試験する装置であって、パターン発生器１０、波形成形器１２、判定器１４、及びタイミング発生器２０を備える。

パターン発生器１０は、電子デバイス２００を試験するための試験パターンを生成する。試験パターンとは、例えば１／０のパターンで現されるデジタル信号である。波形成形器１２は、試験パターンに基づいて、電子デバイス２００に入力するべき入力信号を生成する。例えば、与えられるタイミング毎に、試験パターンに応じた電圧値をとる入力信号を生成する。

タイミング発生器２０は、所望のパターンのタイミングクロックを生成し、波形成形器１２に供給する。波形成形器１２は、当該タイミングクロックのパルスに応じて、試験パターンに応じた電圧を生成する。判定器１４は、電子デバイス２００が出力する信号と、与えられる期待値信号とを比較して、電子デバイス２００の良否を判定する。期待値信号は、パターン発生器１０が試験パターンに基づいて生成してよい。

図２は、タイミング発生器２０の構成の一例を示す図である。タイミング発生器２０は、与えられる基準クロックに基づいてタイミング信号を生成する回路であって、遅延回路部２３、パルス選択出力部２８、パルサー２２、遅延量制御部３５、パルス選択フリップフロップ３２、フリップフロップ３０、及びフリップフロップ３４を有する。またタイミング発生器２０には、所定の周波数の基準クロックと、出力するべきタイミング信号のパターンに応じたパルス選択信号及び遅延設定データとが与えられる。

パルサー２２は、基準クロックを受け取り、基準クロックのパルス幅を所定のパルス幅に調整して出力する。遅延回路部２３は、パルサー２２が出力する基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する。つまり、与えられる遅延設定データに応じて、それぞれのパルスの位相を制御する。

本例における遅延回路部２３は、縦続接続された複数の遅延素子（２４、２６）を有する。例えば遅延素子２６における最大遅延量は、遅延素子２４における遅延分解能と略等しいものであり、遅延素子２４及び遅延素子２６における遅延量の和によって、それぞれのパルスの位相を制御する。

パルス選択出力部２８は、遅延回路部２３が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力する。本例においてパルス選択出力部２８は論理積回路であって、遅延回路部２３が出力するパルスと、パルス選択フリップフロップ３２から与えられるパルス選択信号との論理積を出力する。パルス選択信号は、出力するべきパルスのタイミングで１を示し、出力させないパルスのタイミングで０を示すマスクデータである。このような構成により、小規模の回路で、出力するべきタイミング信号のパターンに関わらず、遅延回路部２３における発熱量を一定に保ち、ジッタの小さいタイミング信号を生成することができる。

また、フリップフロップ３０は、パルス選択信号を受け取り、基準クロックに同期して当該パルス選択信号を、パルス選択フリップフロップ３２に出力する。つまり、フリップフロップ３０は、パルス選択信号をデータ入力端子に受け取り、基準クロックをクロック入力端子に受け取る。またパルス選択信号は、基準クロックのそれぞれのパルスをタイミング信号として出力するべきか否かを示す信号であり、対応するパルスに同期してフリップフロップ３０に与えられる。

パルス選択フリップフロップ３２は、遅延回路部２３における最終段の遅延素子、即ち遅延素子２６が出力するパルスに応じて、パルス選択信号をパルス選択出力部２８に供給する。つまり、パルス選択フリップフロップ３２は、パルス選択信号をデータ入力端子に受け取り、遅延素子２６が出力する信号をクロック入力端子に受け取る。このような構成により、遅延回路部２３における遅延量に関わらず、基準クロックのそれぞれのパルスを通過させるか否かをパルス選択出力部２８において制御することができる。

また、パルス選択フリップフロップ３２が出力するパルス選択信号が、遅延回路部２３が出力するパルスに対して十分なセットアップ時間を有するように、遅延回路部２３とパルス選択出力部２８との間に、所定の遅延量に固定された遅延素子を更に有していてもよい。

また、フリップフロップ３４は、遅延設定データを受け取り、基準クロックに同期して当該遅延設定データを、遅延量制御部３５に出力する。つまり、フリップフロップ３４は、遅延設定データをデータ入力端子に受け取り、基準クロックをクロック入力端子に受け取る。遅延設定データは、基準クロックのそれぞれのパルスに対する遅延量を示すデータであって、対応するパルスの前パルスに同期してフリップフロップ３４に与えられる。

遅延量制御部３５は、遅延回路部２３が出力するパルスに応じて、遅延回路部２３における遅延量を制御するための遅延設定データを取り込み、取り込んだ遅延設定データに基づいて、遅延回路部２３における遅延量を制御する。本例において遅延量制御部３５は、複数の遅延素子（２４、２６）に対応して設けられた、複数の遅延設定フリップフロップ（３６、３８）を有する。

それぞれの遅延設定フリップフロップ（３６、３８）は、対応する遅延素子（２４、２６）が出力するパルスに応じて遅延設定データを取り込み、取り込んだ遅延設定データに基づいて、対応する遅延素子（２４、２６）の遅延量を制御する。即ち、遅延素子（２４、２６）がパルスを出力する毎に、次にパルスを遅延させるための遅延量を、それぞれの遅延素子（２４、２６）に設定する。このような動作により、それぞれのパルスに対する遅延量の設定を精度よく行うことができる。

また上述したように、遅延素子２６における最大遅延量は、遅延素子２４における遅延分解能と略等しく、遅延素子２４において粗遅延を生成し、遅延素子２６において精遅延を生成する場合、遅延素子２４に対応する遅延設定フリップフロップ３６は、フリップフロップ３４が出力するデータの上位ビットに基づいて遅延素子２４における遅延量を制御し、遅延素子２６に対応する遅延設定フリップフロップ３８は、フリップフロップ３４が出力するデータの下位ビットに基づいて遅延素子２６における遅延量を制御する。本例においてそれぞれの遅延設定フリップフロップ（３６、３８）は、遅延設定データをデータ入力端子に受け取り、対応する遅延素子（２４、２６）が出力する信号をクロック入力端子に受け取る。

また、本例においては、タイミング発生器２０に与えられる基準クロックを一定周期として説明したが、タイミング発生器２０は、所望のパターンの入力信号から、所望のパターンの出力信号を生成することができる。

図３は、タイミング発生器２０の動作の一例を示すタイミングチャートである。遅延回路部２３には、図３に示すような一定周期の基準クロックが与えられる。遅延回路部２３は、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させる。このとき遅延回路部２３には、遅延させた基準クロックのそれぞれのパルスが近接しない条件を満たす遅延設定データが与えられる。

そして、パルス選択出力部２８は、それぞれのパルスを出力するべきか否かを示すパルス選択データと、遅延回路部２３によって遅延された基準クロックとの論理積を出力し、図３に示すような、所望のパターンのタイミング信号を生成する。

本例におけるタイミング発生器２０によれば、前述したように発熱量を略一定に保つことができるため、ジッタを低減することができる。また、発熱量を一定に保つためのダミー遅延回路が必要ないため、ダミー遅延回路を伝送するパルスによる干渉を無くし、精度よくタイミング信号を生成することができる。

図４は、タイミング発生器２０の構成の他の例を示す図である。本例におけるタイミング発生器２０は、遅延回路部４１、パルス選択出力部４８、パルサー４０、遅延量制御部６７、パルス選択制御部５９、フリップフロップ５８、フリップフロップ６６、温度補償選択部５４、パルス選択入力部５０、及び論理和回路５６を有する。

パルサー４０、遅延回路部４１、パルス選択出力部４８、パルス選択制御部５９、及び遅延量制御部６７は、図２に関連して説明したパルサー２２、遅延回路部２３、パルス選択出力部２８、パルス選択フリップフロップ３２、及び遅延量制御部３５と同様の機能及び構成を有する。まず、これらの構成について説明する。

パルサー４０は、与えられる信号のパルス幅を所定のパルス幅に調整して、遅延回路部４１に出力する。遅延回路部４１は、図２に関連して説明した遅延回路部２３と同様の機能及び構成を有する。本例における遅延回路部４１は、縦続接続された複数の遅延素子（４２、４４、４６）を有する。遅延回路部２３と同様に、遅延素子４４の最大遅延量は、遅延素子４２の遅延分解能と略同一であり、遅延素子４６の最大遅延量は、遅延素子４４の遅延分解能と略同一であってよい。

パルス選択制御部５９は、遅延回路部４１に与えられる基準クロックのパルスに同期して、パルス選択出力部４８において当該パルスを通過させる場合に論理値Ｈを示し、当該パルスを通過させない場合に論理値Ｌを示すパルス選択信号を受け取り、当該パルス選択信号をパルス選択出力部４８に供給する。パルス選択出力部４８は、図２に関連して説明したパルス選択出力部２８と同様に、遅延回路部４１が出力する信号と、パルス選択制御部５９から受け取るパルス選択信号との論理積を出力する。

パルス選択制御部５９は、複数の遅延素子（４２、４４、４６）に対応して縦続接続されて設けられた複数のパルス選択フリップフロップ（６０、６２、６４）を有する。それぞれのパルス選択フリップフロップ（６０、６２、６４）は、対応する遅延素子が出力するパルスに応じて、パルス選択信号を順次取り込み次段に出力する。このような構成により、それぞれの遅延素子（４２、４４、４６）における遅延量に応じて、パルス選択信号の伝達を遅延させることができ、パルス選択出力部４８において精度よくタイミング信号を生成することができる。

また、遅延量制御部６７は、図２に関連して説明した遅延量制御部３５と同様の機能及び構成を有する。本例における遅延量制御部６７は、複数の遅延素子（４２、４４、４６）に対応して設けられた、複数の遅延設定フリップフロップ（６８、７０、７２）を有する。つまり、複数の遅延設定フリップフロップ（６８、７０、７２）は、複数のパルス選択フリップフロップ（６０、６２、６４）とも対応して設けられる。

また、フリップフロップ６６は、遅延設定データをデータ入力端子に受け取り、パルス選択信号をイネーブル端子に受け取り、基準クロックをクロック入力端子に受け取る。つまり、タイミング信号として出力するべき基準クロックのパルスに応じて、遅延設定データを取り込み、遅延量制御部６７に入力する。

それぞれの遅延設定フリップフロップ（６８、７０、７２）は、対応するパルス選択フリップフロップ（６０、６２、６４）が論理値Ｌを出力している間、遅延設定データを新たに取り込まない。つまり、それぞれの遅延設定フリップフロップ（６８、７０、７２）は、遅延設定データをデータ入力端子に受け取り、対応する遅延素子（４２、４４、４６）が出力する信号をクロック入力端子に受け取り、対応するパルス選択フリップフロップ（６０、６２、６４）が出力する信号をイネーブル端子に受け取る。つまり、パルス選択出力部４８において出力されないパルスに対しては、前パルスと同一の遅延量で遅延させる。このような構成により、タイミング信号として出力されるパルスと、当該パルス以降のパルスであってタイミング信号として出力されないパルスとの近接条件を考慮する必要がなくなり、容易にタイミング信号を生成することができる。

温度補償選択部５４は、基準クロックの全てのパルスを遅延回路部４１に入力するか、又はタイミング信号として出力するべきパルスのみを遅延回路部４１に入力するかを制御する。つまり、温度補償選択部５４は、タイミング発生器２０における発熱量を略一定に制御してタイミング信号を生成するか、発熱量を制御せずにタイミング信号を生成するかを選択する。

タイミング信号の用途等に応じて、精度のよいタイミング信号が要求される場合や、低消費電力でタイミング信号が要求される場合があるが、このような制御により、遅延回路部４１における発熱量を制御して精度のよいタイミング信号を生成するか、又は低消費電力でタイミング信号を生成するかを選択することができる。

温度補償選択部５４には、図２において前述したパルス選択信号、論理値Ｈに固定された信号、及び遅延回路部４１における温度制御を行うか否かを示す温度補償選択信号（ＨＯＣＬＫ ＩＮＨ）が与えられる。本例において、温度補償選択信号は、温度制御を行う場合に論理値Ｌを示し、温度制御を行わない場合に論理値Ｈを示す信号である。そして、温度補償選択部５４は、温度補償選択信号が温度制御を行うことを示す信号である場合に論理値Ｈに固定された信号を出力し、温度補償選択信号が温度制御を行わないことを示す信号である場合にパルス選択信号を出力する。

パルス選択入力部５０は、与えられる基準クロックと、温度補償選択部５４が出力する信号との論理積を、パルサー４０を介して遅延回路部４１に入力する。つまり、温度制御を行わない場合、遅延回路部４１には、タイミング信号として出力するべきパルスのみが入力され、温度制御を行う場合には、前述したように、基準クロックの全てのパルスが入力される。

論理和回路５６は、パルス選択信号と、温度補償選択信号との論理和を、フリップフロップ５８に供給する。つまり、温度制御を行う場合にはフリップフロップ５８にパルス選択信号を供給する。このとき、フリップフロップ５８、及びパルス選択制御部５９の動作は前述した通りである。

また、温度制御を行わない場合、温度補償選択部５４は、論理和回路５６及びフリップフロップ５８を介して、パルス選択制御部５９にパルス選択信号として、論理値Ｈに固定された信号を供給する。このような制御により、パルス選択制御部５９は、論理値Ｈに固定された信号を出力するため、パルス選択出力部４８は、遅延回路部４１が出力する信号をそのまま通過させる。このため、パルス選択入力部５０で既に選択されたパルスを通過させることができる。

また、それぞれの遅延設定フリップフロップ（６８、７０、７２）のイネーブル端子には論理値Ｈに固定された信号が入力され、対応する遅延素子（４２、４４、４６）がパルスを出力する毎に、新たな遅延設定データを取り込み、対応する遅延素子の遅延量を制御する。このため、タイミング信号として出力するべきパルスの位相を誤りなく制御することができる。

本例におけるタイミング発生器２０によれば、小規模の回路構成で、ジッタの少ないタイミング信号を生成する動作モードと、低消費電力でタイミング信号を生成する動作モードを備える装置を実現することができる。

また、試験装置２００は、上述したタイミング発生器２０の構成を複数備えていてもよい。この場合、例えばそれぞれのタイミング発生器２０は異なるパターンのタイミング信号を生成する。そして、波形成形器１２は、異なるパターンの複数の入力信号を生成し、電子デバイス２００のそれぞれのピンに入力する回路を有し、いずれの回路で、いずれのタイミング信号を用いるかを選択するマルチプレクサを有してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、所望のパターンを有するタイミング信号を低ジッタで生成することができる。

本発明の実施形態に係る試験装置２００の構成の一例を示す図である。 タイミング発生器２０の構成の一例を示す図である。 タイミング発生器２０の動作の一例を示すタイミングチャートである。 タイミング発生器２０の構成の他の例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・波形成形器、１４・・・判定器、２０・・・タイミング発生器、２２・・・パルサー、２３・・・遅延回路部、２４、２６・・・遅延素子、２８・・・パルス選択出力部、３０・・・フリップフロップ、３２・・・パルス選択フリップフロップ、３４・・・フリップフロップ、３５・・・遅延量制御部、３６、３８・・・遅延設定フリップフロップ、４０・・・パルサー、４１・・・遅延回路部、４２、４４、４６・・・遅延素子、４８・・・パルス選択出力部、５０・・・パルス選択入力部、５４・・・温度補償選択部、５６・・・論理和回路、５８・・・フリップフロップ、６０、６２、６４・・・パルス選択フリップフロップ、６６・・・フリップフロップ、６７・・・遅延量制御部、６８、７０、７２・・・遅延設定フリップフロップ、１００・・・試験装置、２００・・・電子デバイス

Claims (8)

1. 与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、
   前記基準クロックのそれぞれのパルスを、それぞれの前記パルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、
   前記遅延回路部が出力するパルスのうち、前記タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部と、
   前記基準クロックの全てのパルスを前記遅延回路部に入力するか、又は前記タイミング信号として出力するべきパルスのみを前記遅延回路部に入力するかを制御する温度補償選択部と
   を備えるタイミング発生器。
2. 前記温度補償選択部が、前記基準クロックのパルスのうち、前記タイミング信号として出力するべきパルスのみを前記遅延回路部に入力する場合、前記パルス選択出力部は、前記遅延回路部が出力する全てのパルスを通過させる
   請求項１に記載のタイミング発生器。
3. 前記遅延回路部が出力するパルスに応じて、前記遅延回路部における遅延量を制御するための遅延設定データを取り込み、取り込んだ前記遅延設定データに基づいて、前記遅延回路部における遅延量を制御する遅延量制御部を更に備える
   請求項１または２に記載のタイミング発生器。
4. 前記遅延回路部は、縦続接続された複数の遅延素子を有し、
   前記遅延量制御部は、前記複数の遅延素子に対応して設けられた、複数の遅延設定フリップフロップを有し、
   それぞれの遅延設定フリップフロップは、対応する遅延素子が出力するパルスに応じて前記遅延設定データを取り込み、取り込んだ前記遅延設定データに基づいて、対応する前記遅延素子の遅延量を制御する
   請求項３に記載のタイミング発生器。
5. 最終段の遅延素子が出力するパルスに応じて、当該パルスを通過させるか否かを示すパルス選択信号を、前記パルス選択出力部に供給するパルス選択フリップフロップを更に備える
   請求項４に記載のタイミング発生器。
6. 前記遅延回路部に与えられる基準クロックのパルスに同期して、前記パルス選択出力部において当該パルスを通過させる場合に論理値Ｈを示し、当該パルスを通過させない場合に論理値Ｌを示すパルス選択信号を受け取り、前記パルス選択信号を前記パルス選択出力部に供給するパルス選択制御部を更に備え、
   前記パルス選択制御部は、
   前記複数の遅延素子に対応して縦続接続されて設けられ、対応する前記遅延素子が出力するパルスに応じて、前記パルス選択信号を順次取り込み出力する複数のパルス選択フリップフロップを有し、
   それぞれの前記遅延設定フリップフロップは、対応する前記パルス選択フリップフロップが論理値Ｌを出力している間、前記遅延設定データを新たに取り込まない
   請求項５に記載のタイミング発生器。
7. 前記温度補償選択部は、前記タイミング信号として出力するべきパルスのみを前記遅延回路部に入力する場合に、前記パルス選択制御部に前記パルス選択信号として、論理値Ｈに固定された信号を供給する
   請求項６に記載のタイミング発生器。
8. 電子デバイスを試験する試験装置であって、
   前記電子デバイスに供給するべき試験パターンを生成するパターン発生部と、
   前記試験パターンを前記電子デバイスに供給するタイミングを制御するタイミング信号を、与えられる基準クロックに基づいて生成する請求項１から７のいずれか一項に記載のタイミング発生器と、
   前記タイミング信号に応じて前記試験パターンを前記電子デバイスに供給する波形成形部と、
   前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
   を備える試験装置。

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