KR100902049B1 - 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로 - Google Patents

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Abstract

본 발명의 주파수 조정 장치는, 제 1 클럭에 응답하여 한 비트씩 레벨 천이하는 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및 상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 기준 클럭의 주파수를 조정하는 주파수 조정부;를 포함하는 것을 특징으로 한다.
Figure R1020070056965
DLL 회로, 주파수 조정, 전자 방해

Description

주파수 조정 장치 및 이를 포함하는 ＤＬＬ 회로{Apparatus for Adjusting Frequency and DLL Circuit with the Same}
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 주파수 조정 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 클럭 분주부의 상세 구성도,
도 4는 도 2에 도시한 주파수 제어 신호 생성부의 상세 구성도,
도 5는 도 4의 주파수 제어 신호 생성부에서 출력되는 주파수 제어 신호의 파형도,
도 6은 도 2에 도시한 주파수 조정부의 상세 구성도,
도 7 내지 도 9는 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 주파수 조정 장치
30 : 지연 장치 40 : 클럭 드라이버
50 : 지연 보상 장치 60 : 위상 비교 장치
70 : 지연 제어 장치
본 발명은 주파수 조정 장치 및 이를 포함하는 DLL(Delay Locked Loop) 회로에 관한 것으로, 보다 상세하게는 전자 방해를 감소시키는 주파수 조정 장치 및 이를 포함하는 DLL 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
한편, 최근의 반도체 집적 회로는 점점 더 고속화 및 고집적화 구현되어 가는 추세에 있으며, 이에 따라 전자 방해(EMI, Electromagnetic Interference)가 중요한 문제로 대두되고 있다. 이와 같은 전자 방해 현상은 각 클럭 및 신호들이 기 설정된 주파수에서 정확한 타이밍에 동작할수록 더 크게 나타난다. 이처럼, 반도체 집적 회로의 동작이 정밀하게 수행될수록, 전자 방해 현상이 더 크게 나타나고 있으나, 종래의 기술에 있어서는 이를 해결할 만한 기술적 수단이 존재하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 집적 회로의 전자 방해를 감소시키는 주파수 조정 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은, 반도체 집적 회로의 안정적인 동작을 지원하는 주파수 조정 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 주파수 조정 장치는, 제 1 클럭에 응답하여 한 비트씩 레벨 천이하는 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및 상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 기준 클럭의 주파수를 조정하는 주파수 조정부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 주파수 조정 방법은, a) 기준 클럭을 소정 비율로 분주하여 분주 클럭을 생성하는 단계; b) 상기 분주 클럭에 응답하여 주기적으로 복수 비트의 주파수 제어 신호의 논리값을 변경하는 단계; 및 c) 상기 복수 비트의 주파수 제어 신호의 논리값에 대응되는 만큼의 지연 시간을 상기 기준 클럭에 부여하는 단계;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 DLL 회로는, 기준 클럭의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭을 생성하는 주파수 조정 장치; 지연 제어 신호에 응답하여 상기 주파수 조정 클럭을 지연시켜 지연 클럭을 생성하는 지연 장치; 상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 장치; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 장치; 및 상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10), 상기 기준 클럭(clk_ref)의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭(clk_adf)을 생성하는 주파수 조정 장치(20), 지연 제어 신호(dlcnt)에 응답하여 상기 주파수 조정 클럭(clk_adf)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 장치(30), 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성하는 클럭 드라이버(40), 상기 지연 클럭(clk_dly)의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 장치(50), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신호(phcmp)를 생성하는 위상 비교 장치(60) 및 상기 위상 비교 신호(phcmp)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 장치(70)를 포함한다.
이와 같이 구성된 상기 DLL 회로에서, 상기 위상 비교 장치(60)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 중 어느 클럭의 위상이 앞서는지에 대 한 정보를 상기 위상 비교 신호(phcmp)에 담아 상기 지연 제어 장치(70)에 전달한다. 상기 지연 제어 장치(70)는 상기 위상 비교 신호(phcmp)에 의해 전달되는 정보에 대응하여 상기 지연 제어 신호(dlcnt)를 생성하여 상기 지연 장치(30)에 전달함으로써, 상기 지연 장치(30)가 상기 기준 클럭(clk_ref)에 부여하는 지연량을 제어한다. 한편, 상기 지연 보상 장치(50)는 상기 지연 클럭(clk_dly)이 데이터 출력 버퍼까지 출력되는 경로에 존재하는 지연 소자의 지연값을 모델링하여 그에 대응되는 지연량을 상기 지연 클럭(clk_dly)에 부여함으로써 상기 피드백 클럭(clk_fb)을 생성한다.
상기 지연 장치(30)에 입력되는 클럭이 기 설정된 주파수를 정확히 유지하면, 상기 지연 장치(30) 및 상기 DLL 회로 내에서 전자 방해가 발생하게 된다. 이와 같은 전자 방해 현상은 신호 간섭 등의 부작용으로 이어지므로, 이를 방지하기 위해 상기 주파수 조정 장치(20)가 구비된다. 상기 주파수 조정 장치(20)는 상기 기준 클럭(clk_ref)의 주파수를 주기적으로 증가 또는 감소시킨다. 이와 같은 상기 주파수 조정 장치(20)의 동작에 의해 상기 지연 장치(30) 및 상기 DLL 회로는 전자 방해 현상을 감소시킬 수 있다.
도 2는 도 1에 도시한 주파수 조정 장치의 구성을 나타낸 블록도이다.
상기 주파수 조정 장치(20)는, 상기 기준 클럭(clk_ref)의 주파수를 분주하여 분주 클럭(clk_div)을 생성하는 클럭 분주부(210), 상기 분주 클럭(clk_div)에 응답하여 한 비트씩 레벨 천이하는 n 비트의 주파수 제어 신호(fqcnt<1:n>)를 생성하는 주파수 제어 신호 생성부(220) 및 상기 n 비트의 주파수 제어 신 호(fqcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)의 주파수를 조정하여 상기 주파수 조정 클럭(clk_adf)을 생성하는 주파수 조정부(230)를 포함한다.
상기 클럭 분주부(210)는 상기 기준 클럭(clk_ref)의 주파수를 소정 비율로 분주하여 상기 분주 클럭(clk_div)을 생성한다. 상기 기준 클럭(clk_ref)의 분주 비율(예를 들어, 2분주, 4분주, 8분주 등)은 설계자에 의해 선택된다. 설계자는 테스트를 통해 상기 기준 클럭(clk_ref)에 대한 주파수를 조정하는 최적의 시간 간격을 설정하고, 이에 따라 상기 기준 클럭(clk_ref)의 분주 비율을 선택한다.
이후, 상기 주파수 제어 신호 생성부(220)는 상기 분주 클럭(clk_div)의 토글(Toggle) 타이밍에 동기하여 한 비트씩 레벨이 천이하는 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)를 생성한다. 즉, 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)는 상기 분주 클럭(clk_div)이 토글할 때마다 한 비트의 논리값이 변화하게 된다.
상기 주파수 조정부(230)는 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)에 응답하여 상기 기준 클럭(clk_ref)을 지연시킨다. 즉, 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)의 논리값의 변화에 따라 상기 기준 클럭(clk_ref)에 대한 지연량을 증가 또는 감소시킨다. 이 때, 상기 n 비트의 주파수 제어 신호(fqcnt<1:n>)는 주기적으로 상기 기준 클럭(clk_ref)에 대한 지연량의 증가 또는 감소를 지시한다.
도 3은 도 2에 도시한 클럭 분주부의 상세 구성도로서, 기준 클럭을 2분주, 4분주, 8분주 및 16분주하여 생성한 클럭들 중 어느 하나를 분주 클럭으로서 출력하는 클럭 분주부를 예시적으로 나타낸 것이다. 본 발명이 구현하고자 하는 클럭 분주부에 있어서, 분주 비율 및 분주에 의해 생성되는 클럭의 수는 도면에 도시한 형태로 한정되지 않음을 밝혀 둔다.
도시한 바와 같이, 상기 클럭 분주부(210)는 제 1 리셋 신호(rst1)에 응답하여 상기 기준 클럭(clk_ref)으로부터 2분주 클럭(clk_div2), 4분주 클럭(clk_div4), 8분주 클럭(clk_div8) 및 16분주 클럭(clk_div16)을 생성하는 분주 클럭 생성부(212) 및 선택 신호(sel)에 응답하여 상기 기준 클럭(clk_ref), 상기 2분주 클럭(clk_div2), 상기 4분주 클럭(clk_div4), 상기 8분주 클럭(clk_div8) 및 상기 16분주 클럭(clk_div16) 중 어느 하나를 선택하여 상기 분주 클럭(clk_div)으로서 출력하는 스위칭부(214)를 포함한다.
여기에서 상기 분주 클럭 생성부(212)는 상기 제 1 리셋 신호(rst1)에 응답하여 상기 기준 클럭(clk_ref)을 2분주하여 상기 2분주 클럭(clk_div2)을 생성하는 제 1 분주기(DIV1), 상기 제 1 리셋 신호(rst1)에 응답하여 상기 2분주 클럭(clk_div2)을 2분주하여 상기 4분주 클럭(clk_div4)을 생성하는 제 2 분주기(DIV2), 상기 제 1 리셋 신호(rst1)에 응답하여 상기 4분주 클럭(clk_div4)을 2분주하여 상기 8분주 클럭(clk_div8)을 생성하는 제 3 분주기(DIV3) 및 상기 제 1 리셋 신호(rst1)에 응답하여 상기 8분주 클럭(clk_div)을 2분주하여 상기 16분주 클럭(clk_div)을 생성하는 제 4 분주기(DIV4)를 포함한다.
상기 선택 신호(sel)는 테스트 동작시에는 테스트 신호를 통해 구현된다. 그리고 테스트 동작이 종료되면 모드 레지스터 또는 퓨즈 회로 등을 통해 인위적으로 그 레벨이 고정되는 형태로서 구현된다. 상기 스위칭부(214)는 상기 선택 신 호(sel)에 의해 제어되는 먹스 회로 형태로서 구현 가능하며, 이와 같은 구성은 당업자라면 용이하게 실시할 수 있는 수준의 기술에 해당한다.
도 4는 도 2에 도시한 주파수 제어 신호 생성부의 상세 구성도로서, 주파수 제어 신호는 6비트의 신호로서 구현되는 것을 예시적으로 나타낸 것이다.
상기 주파수 제어 신호 생성부(220)는, 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 반전 피드백 신호(ivfdb) 및 상기 6비트의 주파수 제어 신호(fqcnt<1:6>) 중 5비트(fqcnt<1:5>)를 쉬프팅하여 상기 6 비트의 주파수 제어 신호(fqcnt<1:6>)의 논리값을 조정하는 쉬프팅부(222) 및 상기 6비트의 주파수 제어 신호(fqcnt<1:6>) 중 6 번째 비트의 신호(fqcnt<6>)을 반전시켜 상기 반전 피드백 신호(ivfdb)로서 출력하는 반전부(224)를 포함한다.
여기에서, 상기 쉬프팅부(222)는 상기 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 상기 반전 피드백 신호(ivfdb)를 래치하여 주파수 제어 신호 1(fqcnt<1>)를 생성하는 제 1 플립플롭(FF1), 상기 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 상기 주파수 제어 신호 1(fqcnt<1>)을 래치하여 주파수 제어 신호 2(fqcnt<2>)를 생성하는 제 2 플립플롭(FF2), 상기 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 상기 주파수 제어 신호 2(fqcnt<2>)를 래치하여 주파수 제어 신호 3(fqcnt<3>)을 생성하는 제 3 플립플롭(FF3), 상기 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 상기 주파수 제어 신호 3(fqcnt<1:n>)을 래치하여 상기 주파수 제어 신호 4(fqcnt<4>)를 생성하는 제 4 플립플롭(FF4), 상기 제 2 리셋 신호(rst2) 및 상기 분주 클 럭(clk_div)에 응답하여 상기 주파수 제어 신호 4(fqcnt<1:n>)를 래치하여 주파수 제어 신호 5(fqcnt<5>)를 생성하는 제 5 플립플롭(FF5) 및 상기 제 2 리셋 신호(rst2) 및 상기 분주 클럭(clk_div)에 응답하여 상기 주파수 제어 신호 5(fqcnt<5>)를 래치하여 주파수 제어 신호 6(fqcnt<6>)을 생성하는 제 6 플립플롭(FF6)을 포함한다.
그리고 상기 반전부(224)는 상기 주파수 제어 신호 6(fqcnt<6>)을 반전시켜 상기 반전 피드백 신호(ivfdb)를 출력하는 제 1 인버터(IV1)를 포함한다.
초기 상태에서, 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)가 모두 로우 레벨(Low Level)이라고 가정하면, 상기 반전 피드백 신호(ivfdb)는 하이 레벨(High Level)의 전위를 갖는다. 이후, 상기 쉬프팅부(222)의 상기 제 1 내지 제 6 플립플롭(FF1 ~ FF6)은 상기 분주 클럭(clk_div)의 토글 타이밍에 동기하여 상기 하이 레벨의 반전 피드백 신호(ivfdb)를 한 비트씩 쉬프팅한다. 이에 따라, 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)는 한 비트씩 그 레벨이 천이하게 된다. 이와 같은 상기 주파수 제어 신호(fqcnt<1:6>)의 전위 레벨 변화는 도 5에 도시되어 있다.
도 5는 도 4의 주파수 제어 신호 생성부에서 출력되는 주파수 제어 신호의 파형도이다.
도면을 보면, 상기 분주 클럭(clk_div)의 토글 타이밍마다 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)는 한 비트씩 로우 레벨에서 하이 레벨로 천이하게 됨을 알 수 있다. 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)가 모두 하이 레벨이 된 이후에는, 다시 한 비트씩 하이 레벨에서 로우 레벨로의 레벨 천이가 발생한다. 즉, 상기 분주 클럭(clk_div)의 토글 타이밍마다 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)의 논리값이 한 비트씩 천이하게 되는 것이다. 이처럼 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)는 주기적으로 그 레벨이 변화하게 된다.
도 6은 도 2에 도시한 주파수 조정부의 상세 구성도로서, 6비트의 주파수 제어 신호(fqcnt<1:6>)에 응답하여 동작하는 주파수 조정부를 예시적으로 나타낸 것이다.
도시한 바와 같이, 상기 주파수 조정부(230)는 상기 기준 클럭(clk_ref)을 구동하여 상기 주파수 조정 클럭(clk_adf)을 생성하는 구동부(232) 및 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)에 응답하여 상기 구동부(232)의 동작을 지연시키는 지연부(234)를 포함한다.
여기에서 상기 구동부(232)는 상기 기준 클럭(clk_ref)을 구동하는 제 2 인버터(IV2) 및 상기 제 2 인버터(IV2)의 출력 신호를 구동하여 상기 주파수 조정 클럭(clk_adf)을 출력하는 제 3 인버터(IV3)를 포함한다.
그리고 상기 지연부(234)는 제 1 단이 상기 제 2 인버터(IV2)와 상기 제 3 인버터(IV3)의 사이에 연결되고 제 2 단이 각각 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)를 한 비트씩 입력되는 제 1 ~ 제 6 캐패시터(CAP1 ~ CAP6)를 포함한다.
도시한 것처럼 상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)는 PMOS 타입의 캐패시터이고, 상기 제 4 ~ 제 6 캐패시터(CAP4 ~ CAP6)는 NMOS 타입의 캐패시터이다.
이와 같이 구성된 주파수 조정부(230)에서, 상기 6비트의 주파수 제어 신 호(fqcnt<1:6>)가 모두 로우 레벨일 때의 상기 지연부(234)의 지연값이 디폴트 값으로 설정된다. 이 경우, 지연 동작은 상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)에 의해서 이루어진다. 즉, 상기 주파수 조정 클럭(clk_adf)은 3개의 캐패시터에 의한 지연 시간을 부여받는다.
이후, 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)가 한 비트씩 하이 레벨로 천이하기 시작하면 상기 지연부(234)의 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)는 한 개씩 디스에이블 된다. 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)가 한 비트씩 하이 레벨로 천이하는 동작이 지속되면, 상기 지연부(234)의 제 4 ~ 제 6 캐패시터(CAP4 ~ CAP6)는 한 개씩 인에이블 된다. 이후, 상기 6비트의 주파수 제어 신호(fqcnt<1:6>)가 다시 한 비트씩 로우 레벨로 천이하면 상기 제 1 ~ 제 3 캐패시터(CAP1 ~ CAP3)는 한 개씩 인에이블 되고, 이후 상기 제 4 ~ 제 6 캐패시터(CAP4 ~ CAP6)는 한 개씩 디스에이블 된다. 즉, 상기 6 비트의 주파수 제어 신호(fqcnt<1:6>)가 한 비트씩 주기적으로 레벨 천이함에 따라, 상기 지연부(234)는 상기 구동부(232)에서 구동되는 상기 기준 클럭(clk_ref)에 대한 지연량을 주기적으로 증감시킨다. 따라서, 상기 주파수 조정 클럭(clk_adf)은 주파수가 주기적으로 증감하는 클럭으로서 구현되며, 이에 따라 상기 DLL 회로는 고정적인 주파수를 갖는 클럭을 이용할 때보다 전자 방해 현상을 감소시킬 수 있게 된다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 도면이다.
도 7에서 (A)는 본 발명의 주파수 조정 장치를 사용하지 않은 DLL 회로에서 의 출력 클럭(clk_out)의 집중도를 나타내고, (B)는 본 발명의 주파수 조정 장치를 사용한 DLL 회로에서의 출력 클럭(clk_out)의 집중도를 나타낸다. 여기에서 출력 클럭(clk_out)의 정격 주기는 500psec이다.
도 7에서 (A)는 출력 클럭(clk_out)의 주기가 500psec에 더 집중되고, (B)는 출력 클럭(clk_out)의 주기가 500psec로부터 더 분산되는 것을 보여준다. (A)와 같이, 클럭의 주기가 정격 주기에 집중될수록 전자 방해가 발생할 확률은 더욱 높아지게 된다. 그러나 본 발명의 구현으로 인해, (B)와 같이 클럭의 주기가 정격 주기로부터 분산되면 전자 방해의 발생 확률은 낮아지게 된다.
도 8 및 도 9는 각각 종래의 기술과 본 발명을 비교하여 실험한 결과를 나타낸다. 도 8 및 도 9는 시간에 대한 클럭의 지터(Jitter) 특성을 각각 다른 각도로 관찰한 것이다. 종래의 기술이 적용된 DLL 회로에서의 클럭에 비해 본 발명의 주파수 조정 장치가 구현된 DLL 회로에서의 클럭이 보다 많은 지터의 변화량을 갖는다.
상술한 바와 같이, 본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 기준 클럭의 주파수를 주기적으로 증감시켜 출력 클럭이 정확하게 정격 주기를 갖는 것을 방지한다. 따라서 DLL 회로 및 반도체 집적 회로 내에서 발생하는 전자 방해를 방지할 수 있게 되고, 반도체 집적 회로의 안정적인 동작을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 주기적으로 출력 클럭의 주파수를 증감시킴으로써, 반도체 집적 회로의 전자 방해를 감소시키는 효과가 있다.
아울러, 본 발명의 주파수 조정 장치 및 이를 포함하는 DLL 회로는, 전자 방해 현상의 발생 확률을 감소시켜 반도체 집적 회로의 보다 안정적인 동작을 지원하는 효과가 있다.

Claims (17)

  1. 제 1 클럭에 응답하여 한 비트씩 레벨 천이하는 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및
    상기 복수 비트의 주파수 제어 신호에 응답하여, 입력되는 기준 클럭의 주파수를 조정하는 주파수 조정부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  2. 제 1 항에 있어서,
    상기 주파수 제어 신호 생성부는, 상기 제 1 클럭의 토글 타이밍에 동기하여 상기 복수 비트의 주파수 제어 신호에 포함된 하이 신호의 개수를 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 주파수 조정 장치.
  3. 제 2 항에 있어서,
    상기 주파수 제어 신호 생성부는,
    리셋 신호 및 상기 제 1 클럭에 응답하여 반전 피드백 신호 및 상기 복수 비트의 주파수 제어 신호를 쉬프팅하여 상기 복수 비트의 주파수 제어 신호의 논리값을 조정하는 쉬프팅부; 및
    상기 복수 비트의 주파수 제어 신호 중 최하위 비트를 반전시켜 상기 반전 피드백 신호로서 출력하는 반전부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  4. 제 2 항에 있어서,
    상기 주파수 조정부는, 주기적인 상기 주파수 제어 신호의 논리값 변화에 대응하여 상기 기준 클럭에 부여하는 지연 시간을 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 주파수 조정 장치.
  5. 제 4 항에 있어서,
    상기 주파수 조정부는,
    상기 기준 클럭을 구동하여 상기 주파수 조정 클럭을 생성하는 구동부; 및
    상기 복수 비트의 주파수 제어 신호에 응답하여 상기 구동부의 동작을 지연시키는 지연부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  6. 제 1 항에 있어서,
    상기 기준 클럭의 주파수를 분주하여 분주 클럭을 생성하는 클럭 분주부를 추가로 포함하는 것을 특징으로 하는 주파수 조정 장치.
  7. 제 6 항에 있어서,
    상기 클럭 분주부는,
    상기 클럭 분주부는,
    리셋 신호에 응답하여 상기 기준 클럭으로부터 각각의 분주 비율을 갖는 복수 개의 분주 클럭을 생성하는 분주 클럭 생성부; 및
    선택 신호에 응답하여 상기 기준 클럭 및 상기 복수 개의 분주 클럭 중 어느 하나를 선택하여 상기 제 1 클럭으로서 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 주파수 조정 장치.
  8. 제 7 항에 있어서,
    상기 선택 신호는, 테스트 동작시에는 테스트 신호를 통해 구현되고, 테스트 동작이 종료되면 모드 레지스터 또는 퓨즈 회로 등을 통해 레벨이 고정되는 형태의 신호로서 구현되는 것을 특징으로 하는 주파수 조정 장치.
  9. a) 기준 클럭을 소정 비율로 분주하여 분주 클럭을 생성하는 단계;
    b) 상기 분주 클럭에 응답하여 주기적으로 복수 비트의 주파수 제어 신호의 논리값을 변경하는 단계; 및
    c) 상기 복수 비트의 주파수 제어 신호의 논리값에 대응되는 만큼의 지연 시간을 상기 기준 클럭에 부여하는 단계;
    를 포함하는 것을 특징으로 하는 주파수 조정 방법.
  10. 제 9 항에 있어서,
    상기 a) 단계는,
    a-1) 리셋 신호에 응답하여 상기 기준 클럭으로부터 각각의 분주 비율을 갖는 복수 개의 분주 클럭을 생성하는 단계; 및
    a-2) 선택 신호에 응답하여 상기 기준 클럭 및 상기 복수 개의 분주 클럭 중 어느 하나를 선택하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 주파수 조정 방법.
  11. 제 10 항에 있어서,
    상기 선택 신호는, 테스트 동작시에는 테스트 신호를 통해 구현되고, 테스트 동작이 종료되면 모드 레지스터 또는 퓨즈 회로 등을 통해 레벨이 고정되는 형태의 신호로서 구현되는 것을 특징으로 하는 주파수 조정 방법.
  12. 제 9 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 복수 비트의 주파수 제어 신호 중 최하위 비트를 반전시켜 반전 피드백 신호로서 출력하는 단계; 및
    b-2) 리셋 신호 및 상기 분주 클럭에 응답하여 상기 반전 피드백 신호 및 상기 복수 비트의 주파수 제어 신호를 쉬프팅하여 상기 복수 비트의 주파수 제어 신호의 논리값을 조정하는 단계;
    를 포함하는 것을 특징으로 하는 주파수 조정 방법.
  13. 기준 클럭의 주파수를 주기적으로 증가 또는 감소시켜 주파수 조정 클럭을 생성하는 주파수 조정 장치;
    지연 제어 신호에 응답하여 상기 주파수 조정 클럭을 지연시켜 지연 클럭을 생성하는 지연 장치;
    상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 장치;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 장치; 및
    상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;
    를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  14. 제 13 항에 있어서,
    상기 주파수 조정 장치는,
    상기 기준 클럭의 주파수를 분주하여 분주 클럭을 생성하는 클럭 분주부;
    상기 분주 클럭에 응답하여 한 비트씩 레벨 천이하는 복수 비트의 주파수 제어 신호를 생성하는 주파수 제어 신호 생성부; 및
    상기 복수 비트의 주파수 제어 신호에 응답하여 상기 기준 클럭의 주파수를 조정하여 상기 주파수 조정 클럭을 생성하는 주파수 조정부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  15. 제 14 항에 있어서,
    상기 주파수 제어 신호 생성부는, 상기 분주 클럭의 토글 타이밍에 동기하여 상기 복수 비트의 주파수 제어 신호에 포함된 하이 신호의 개수를 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 DLL 회로.
  16. 제 14 항에 있어서,
    상기 주파수 조정부는, 주기적인 상기 주파수 제어 신호의 논리값 변화에 대응하여 상기 기준 클럭에 부여하는 지연 시간을 주기적으로 증가 또는 감소시키는 것을 특징으로 하는 DLL 회로.
  17. 제 13 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
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