KR101347283B1 - 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치 - Google Patents

카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

안정적인 레이턴시 신호를 발생할 수 있는 카스 레이턴시 회로 및 반도체 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 상기 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하며, 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 한다.

Description

카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치{CAS Latency Circuit and Semiconductor Memory Device having the same}
본 발명은 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 더 자세하게는 고속의 반도체 메모리 장치에 있어서 안정적인 레이턴시 신호를 발생하기 위한 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 반도체 장치의 외부 인터페이스가 외부 클럭에 동기되어 이루어지므로, 컨트롤러(controller)로부터 독출 명령이 제공된 이후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다.
카스 레이턴시(CAS Latency)는 독출 명령 또는 칼럼 어드레스가 메모리 장치에 인가된 시점으로부터 메모리 장치의 외부로 데이터가 출력되기까지의 시간을 외부 클럭 싸이클의 배수로 표현한 것이다. 즉, 데이터는 독출 명령의 수신 후 카스 레이턴시 만큼의 클럭 싸이클 후에 메모리 장치로부터 출력된다.
도 1은 레이턴시 신호를 발생하는 일반적인 카스 레이턴시 회로를 나타내는 회로도이다. 도시된 바와 같이 상기 카스 레이턴시 회로(10)는 하나 이상의 플립플롭(11_1 내지 11_4)과 하나 이상의 신호 지연부(12_1 내지 12_3)를 구비할 수 있다.
레이턴시(Latency) 신호는 내부 독출명령 신호(PREAD)를 래치함으로써 생성된다. 도시된 바와 같이 상기 하나 이상의 플립플롭(11_1 내지 11_4) 각각은, 클럭단을 통해 클럭신호(Platclk_1 내지 Platclk_4)를 입력받는다. 상기 클럭신호(Platclk_1 내지 Platclk_4)는 출력 클럭(CLKDQ)을 지연시켜 생성될 수 있다.
상기 도 1에 도시되는 카스 레이턴시 회로는, 카스 레이턴시(CL)가 일예로서 4로 설정된 경우의 레이턴시 신호(LATENCY)를 출력한다. 내부 독출명령 신호(PREAD)는 플립플롭(11_1)으로 입력되어 클럭신호 Platclk_1의 상승에지(rising edge)에 의해 래치된다. 플립플롭(11_1)의 출력신호는 플립플롭(11_2)로 입력되어 클럭신호 Platclk_2의 상승에지에 의해 래치된다. 상기와 같은 과정을 통해 내부 독출명령 신호(PREAD)가 4 회에 걸쳐 래치됨으로써 레이턴시 신호(LATENCY)가 발생된다.
도 2는 도 1의 카스 레이턴시 회로의 동작을 나타내는 파형도이다. 외부 클럭(CLK)와 내부 클럭(intCLK) 및 지연 동기클럭(PDLL)의 파형은 도 2에 도시된 바와 같다. 내부 클럭(intCLK)는 외부 클럭(CLK)의 A 지점에 응답하여 생성되며, 외부 클럭(CLK)에 대해 소정시간 지연된다. 또한 지연 동기클럭(PDLL)는 외부 클럭(CLK)의 B 지점에 응답하여 생성되며 외부 클럭(CLK)에 대해 소정시간 위상이 앞서는 신호이다.
또한 내부 독출명령 신호(PREAD)의 펄스폭은 외부 클럭(CLK)의 한 주기에 해당하며, 출력 클럭(CLKDQ)은 지연 동기클럭(PDLL)에 응답하여 생성되며 상기 외부 클럭(CLK)와 동일한 주파수를 갖는다.
상술하였던 바와 같이 카스 레이턴시 회로(10)에서는, 내부 독출명령 신호(PREAD)가 출력 클럭(CLKDQ)을 지연한 클럭신호(Platclk_1 내지 Platclk_4)의 상승에지에 의해 래치된다. 그러나, 동기식 반도체 메모리 장치의 속도가 증가함에 따라 외부 클럭(CLK)의 주파수가 증가하게 되므로 A 지점과 B 지점 사이의 시간간격이 짧아지게 된다.
안정적으로 레이턴시 신호를 출력하기 위해서는, 내부 독출명령 신호(PREAD)가 안정적으로 출력 클럭(CLKDQ) 및 이를 지연한 신호에 의해 래치되어야 한다. 그러나 외부 클럭(CLK)의 주파수가 증가하게 되면, 내부 독출명령 신호(PREAD)와 출력 클럭(CLKDQ)의 마진(margin)이 작아지게 된다. 즉, 외부 클럭(CLK)의 주파수가 증가하게 되면, 내부 독출명령 신호(PREAD)의 펄스폭이 작아지게 되고, 또한 출력 클럭(CLKDQ)의 위상이 앞서게 될 수 있다. 또한 내부 독출명령 신호(PREAD)는 클럭 도메인이며 출력 클럭(CLKDQ)은 DLL(Delay Locked Loop) 클럭 도메인이므로, 두 도메인 간의 스큐(skew)는 클럭 주파수 및 주위 압력, 온도 등에 영향을 받게 된다.
상술한 바와 같은 경우에 있어서, 마진이 작아지거나 또는 출력 클럭(CLKDQ)의 위상이 내부 독출명령 신호(PREAD)의 펄스폭보다 앞서게 된다면 내부 독출명령 신호(PREAD)가 정상적으로 래치되지 못하므로, 카스 레이턴시에 따른 적절한 카운팅을 할 수 없는 문제가 발생할 수 있다. 도 1에서와 같이 신호 지연부(12_1 내지 12_3)를 두어, 출력 클럭(CLKDQ)을 소정시간 지연시킨 신호(Platclk_1 내지 Platclk_3)에 의해 내부 독출명령 신호(PREAD)가 래치되도록 할 수 있으나, 고속으로 동작하는 반도체 메모리 장치에서 사용되는 고주파 신호를 충분한 시간으로 지연시키는 데는 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 고속의 반도체 메모리 장치에서 안정적인 레이턴시 신호를 발생할 수 있는 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하며, 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 한다.
바람직하게는 상기 제1 레이턴시 제어클록은, 지연 동기 루프(DLL) 리플리카를 이용하여 외부 클록에 정렬된 신호를 생성하고, 상기 생성된 신호를 상기 PREAD 리플리카를 이용하여 소정의 위상만큼 지연시켜 생성되는 것을 특징으로 한다.
또한 바람직하게는, 상기 소정의 위상은, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값인 것을 특징으로 한다.
또한 바람직하게는, 상기 소정의 위상은, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차보다 작은 값인 것을 특징으로 한다.
한편, 상기 레이턴시 제어클록 발생부는, 외부 클록을 입력받아 지연 동기 신호를 발생하는 지연 동기 루프(DLL)와, 지연 동기된 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 DLL 리플리카 및 상기 정렬된 신호를 입력받아, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값으로 지연시켜 출력하는 PREAD 리플리카를 구비할 수 있다.
또한, 상기 레이턴시 제어클록 발생부는, 상기 지연 동기 루프와 상기 DLL 리플리카 사이에 연결되며, 상기 지연 동기 신호를 m 분주(m은 2 이상의 정수)하여 출력하는 클록 분주기를 더 구비할 수 있다.
바람직하게는, 상기 클록 분주기는, 상기 지연 동기 신호를, 이븐(EVEN)과 오드(ODD)로 2-분주 하는 것을 특징으로 한다.
바람직하게는, 상기 PREAD 리플리카는, 이븐(EVEN) 분주신호 및 오드(ODD) 분주신호 중 어느 하나의 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 것을 특징으로 한다.
또한 바람직하게는, 상기 레이턴시 제어클록 발생부는, 상기 PREAD 리플리카와 상기 레이턴시 신호 발생부 사이에 연결되며, 상기 PREAD 리플리카의 출력신호 를 입력받아, 이븐(EVEN)용 제1 레이턴시 제어클록 및 오드(ODD)용 제1 레이턴시 제어클록을 각각 생성하는 오드/이븐 분리부를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 레이턴시 제어클록 발생부는, 상기 2-분주된 신호를 입력받아 이를 지연하여 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 지연블록을 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연블록은, 상기 이븐(EVEN) 분주된 신호를 지연하여 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제1 지연블록 및 상기 오드(ODD) 분주된 신호를 지연하여 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제2 지연블록을 구비하는 것을 특징으로 한다.
또한, 상기 레이턴시 신호 발생부는, 상기 이븐(EVEN)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제1 쉬프트 레지스터부 및 상기 오드(ODD)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제2 쉬프트 레지스터부를 구비할 수 있다.
바람직하게는, 상기 레이턴시 신호 발생부는, 상기 제1 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제1 조절부 및 상기 제2 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제2 조절부를 더 구비할 수 있다.
또한 바람직하게는, 상기 레이턴시 신호 발생부는, 상기 제1 조절부 및 상기 제2 조절부로부터 출력되는 신호를 입력받아, 그 중 어느 하나를 상기 레이턴시 신호로서 출력하는 논리 소자를 더 구비할 수 있다.
한편, 본 발명의 다른 실시예에 따른 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치는 카스 레이턴시(CAS LATENCY)의 설정된 값에 따라 데이터의 출력을 제어하기 위한 레이턴시 신호를 발생하는 카스 레이턴시 회로를 구비하며, 상기 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하고, 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 카스 레이턴시 회로는, 독출 명령에 응 답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 제1 클록 신호를 입력받아 지연 동기 신호(DLL signal)를 생성하는 지연 동기 루프(Delay locked loop, DLL)를 구비하며, 상기 지연 동기 신호의 위상을 조절한 신호를 m-분주(m은 1 이상의 정수)하고, 상기 분주된 신호를 기반으로 하여 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호(PREAD) 및 상기 레이턴시 제어클록들을 입력받으며, 상기 입력된 신호에 기반하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 클록 신호를 입력받아 지연 동기 신호(DLL signal)를 생성하는 지연 동기 루프(Delay locked loop, DLL)를 구비하며, 상기 지연 동기 신호의 위상을 조절한 신호를 m-분주(m은 1 이상의 정수)하고, 상기 분주된 신호를 기반으로 하여 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부와, 독출 명령에 응답하여 발생된 내부 독출명령 신호(PREAD)와 상기 레이턴시 제어클록들을 입력받으며, 상기 입력된 신호에 기반하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부와, 상기 지연 동기 신호를 입력받아 이를 지연시킨 지연신호를 출력하는 지연 복사회로 및 상기 레이턴시 신호 및 상기 지연신호를 이용하여 데이터의 출력을 제어하는 출력부를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따른 카스 레이턴시 회로 및 이를 구비하는 반 도체 메모리 장치는, 고주파의 외부 클록을 사용하거나 PVT 가 변화된 환경에서도 레이턴시 신호를 안정적으로 발생할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 카스 레이턴시 회로를 나타내는 블록도이다. 도시된 바와 같이 상기 카스 레이턴시 회로(100)는, 내부 독출명령 신호 발생부(110), 레이턴시 제어클록 발생부(120) 및 레이턴시 신호 발생부(130)를 구비할 수 있다.
내부 독출명령 신호 발생부(110)는, 독출 명령(READ COMMAND)을 입력받아 이를 디코딩하는 디코더(111)와, 상기 디코더(111)로부터 출력되는 신호(DREAD)를 입력받아 내부 독출명령 신호(PREAD)를 생성하여 출력하는 PREAD 제너레이터(112)를 구비한다. 상기 PREAD 제너레이터(112)로부터 출력되는 내부 독출명령 신호(PREAD)는 레이턴시 신호 발생부(130)로 제공된다.
또한, 레이턴시 제어클록 발생부(120)는 복수의 레이턴시 제어클록들을 발생하여 레이턴시 신호 발생부(130)로 제공한다. 레이턴시 신호 발생부(130)는 내부 독출명령 신호(PREAD)와 상기 복수의 레이턴시 제어클록들을 입력받으며, 상기 복수의 레이턴시 제어클록들의 제어에 따라 상기 내부 독출명령 신호(PREAD)를 쉬프팅하여 출력한다. 또한 상기 쉬프팅된 신호가 도시된 바와 같은 레이턴시 신호(LATENCY)로서, 데이터 출력을 제어하기 위해 사용된다.
한편, 종래 반도체 메모리 장치에서 외부 클럭(CLK)의 주파수가 증가하거나 PVT 변화 등에 의하여 내부 독출명령 신호(PREAD)가 정상적으로 래치되지 못하였다. 이를 개선하기 위하여 본 발명의 일실시예에서 레이턴시 제어클록 발생부(120)는, PREAD 리플리카를 이용하여 내부 독출명령 신호(PREAD)에 대해 일정한 마진(margin)을 갖는 레이턴시 제어클록을 발생한다. 또한 상기 레이턴시 제어클록 발생부(120)는, 레이턴시 제어클록들을 발생함에 있어서, 클록 분주기를 이용하여 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 상기 레이턴시 제어클록들을 발생한다.
이를 위하여 상기 레이턴시 제어클록 발생부(120)는, DLL 리플리카(123) 및 PREAD 리플리카(124)를 구비할 수 있다. 또한 도시된 바와 같이 상기 레이턴시 제어클록 발생부(120)는, 위상 동기루프(DLL, 121)와 클록 분주기(122), 오드/이븐 분리부(ODD/EVEN Splitter, 125) 및 지연블록(126)을 구비할 수 있다.
위상 동기루프(121)는, 외부 클록(CLK)을 입력받아 위상 동기 신호(PDLL0)를 출력한다. 상기 위상 동기 신호(PDLL0)는 클록 분주기(122)로 제공되며, 클록 분주기(122)는 위상 동기 신호(PDLL0)를 m-분주(m은 2 이상의 정수)하여 분주된 신호를 출력한다. 바람직하게는 클록 분주기(122)는 입력신호를 2-분주하는 회로이며, 상 기 분주된 신호는 서로 반대의 위상을 갖는 이븐(EVEN) 분주신호(Divclk_E)와 오드(ODD) 분주신호(Divclk_O)로 이루어질 수 있다.
한편 상기 이븐(EVEN) 및 오드(ODD) 분주신호 중 어느 하나의 분주신호는 DLL 리플리카(123)로 입력된다. 도 3에서는 그 일예로서, 이븐(EVEN) 분주신호(Divclk_E)가 DLL 리플리카(123)로 입력되는 것을 도시한다. DLL 리플리카(123)는 상기 이븐(EVEN) 분주신호(Divclk_E)를 소정의 위상으로 지연시킨다. 즉, 위상 동기루프(121)에 의해 위상이 변한 부분을, 상기 DLL 리플리카(123)에 의해 다시 회복할 수 있다. 이에 따라 DLL 리플리카(123)의 출력신호(DOUT0_REP)는 상기 외부 클록(CLK)에 정렬된다.
한편 상기 DLL 리플리카(123)의 출력신호(DOUT0_REP)는 PREAD 리플리카(124)로 입력된다. PREAD 리플리카(124)는 상기 신호 DOUT0_REP를 소정의 위상만큼 지연시켜, 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)을 생성한다. PREAD 리플리카(124)에 의해 지연되는 상기 소정의 위상값은, 외부 클록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차에 의존하는 값이다. 즉, 상기 소정의 위상값은, 독출 명령(READ COMMAND)이 입력되는 상기 외부 클록(CLK)의 에지와, 내부 독출명령 신호 발생부(110)에서 생성되는 내부 독출명령 신호(PREAD)간의 위상차에 의해 좌우된다. 바람직하게는 상기 소정의 위상값은, 외부 클록(CLK)과 내부 독출명령 신호(PREAD)간의 위상차보다 약간 작은 값을 갖도록 한다.
상기 PREAD 리플리카(124)로부터 출력되는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)는, 오드/이븐 분리부(125)로 제공된다. 상기 오드/이븐 분리 부(125)는 상기 신호 PLATCLK1_E을 입력받으며, 입력된 신호를 이용하여 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 추가로 생성한다. 바람직하게는 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)은 상기 신호 PLATCLK1_E와 반대의 위상을 갖는 신호이다. 오드/이븐 분리부(125)는, 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E) 및 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 레이턴시 신호 발생부(130)로 제공한다.
한편, 상기 분주신호(Divclk_E(O))는 지연블록(126)으로도 제공된다. 상기 지연블록(126)은 레이턴시 신호 발생부(130)로 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E(O))을 제공할 수 있다.
즉, 상기 지연블록(126)은, 이븐 분주신호(Divclk_E)를 입력받아 이를 지연하여 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)을 발생하는 제1 지연블록과, 오드 분주신호(Divclk_O)를 입력받아 이를 지연하여 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)을 발생하는 제2 지연블록을 구비할 수 있다. 상기 지연블록(126)에 대한 상세한 동작은 추후 설명한다.
한편, 레이턴시 신호 발생부(130)는 내부 독출명령 신호 발생부(110)로부터 내부 독출명령 신호(PREAD)를 입력받으며, 레이턴시 제어클록 발생부(120)로부터 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)과 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E(O))을 입력받는다. 또한, 도시되지는 않았으나 상기 레이턴시 신호 발생부(130)는, 이븐(EVEN) 레이턴시 제어클 록(PLATCLK[1:n]_E)을 이용하여 내부 독출명령 신호(PREAD)를 쉬프팅하는 제1 쉬프트 레지스터부와, 오드(ODD) 레이턴시 제어클록(PLATCLK[1:n]_O)을 이용하여 내부 독출명령 신호(PREAD)를 쉬프팅하는 제2 쉬프트 레지스터부를 구비할 수 있다. 제1 쉬프트 레지스터부와 제2 쉬프트 레지스터부 각각은 복수의 쉬프트 레지스터를 구비할 수 있다.
상기와 같이 구성되는 카스 레이턴시 회로(100)는, 레이턴시 제어클록 발생부(120)에서 발생하는 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)이 내부 독출명령 신호(PREAD)에 대하여 일정한 마진(absolute margin)을 갖는다. 따라서 반도체 메모리 장치의 외부 클록(CLK)의 주파수가 증가하거나 PVT 조건 등이 변화하더라도, 내부 독출명령 신호(PREAD)는 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)의 에지에 의해 안정적으로 래치될 수 있다. 내부 독출명령 신호(PREAD)가 안정적으로 래치되고 난 후에는, 지연블록(126)의 지연량을 적절히 조절함으로써 이후의 래치동작을 안정적으로 수행할 수 있다.
또한 레이턴시 제어클록 발생부(120)에서 발생하는 레이턴시 제어클록(PLATCLK[1:n]_E(O))은, 2-분주된 신호을 이용하여 생성되므로, 내부 독출명령 신호(PREAD)를 래치함에 있어서 종래에 비해 주파수 마진(frequency margin)을 두 배로 할 수 있다. 즉, DDR3-1600의 동기식 메모리의 경우에도 DDR2-800의 동기식 메모리의 경우와 동일한 주파수 마진(frequency margin)을 확보할 수 있게 된다.
도 4는 도 3에 도시된 제1 레이턴시 제어클록을 생성하는 다른 예를 나타내기 위한 블록도이다. 도시된 바와 같이, 2-분주신호(Divclk_E(O)) 각각에 대하여 DLL 리플리카와 PREAD 리플리카를 별도로 구비하며, 오드/이븐 분리부를 제거할 수 있다.
클록 분주기(122)는 2-분주신호(Divclk_E(O))를 생성하며, 이븐(EVEN) 분주신호(Divclk_E)는 제1 DLL 리플리카(123_1)로 입력되며, 오드(ODD) 분주신호(Divclk_O)는 제2 DLL 리플리카(123_2)로 입력된다. 제1 DLL 리플리카(123_1)의 출력신호 DOUT0_REP_E는 제1 PREAD 리플리카(124_1)로 입력되며, 제2 DLL 리플리카(123_2)의 출력신호 DOUT0_REP_O는 제2 PREAD 리플리카(124_2)로 입력된다.
제1 PREAD 리플리카(124_1)는 신호 DOUT0_REP_E를 소정의 값으로 지연시켜 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)을 발생한다. 또한 제2 PREAD 리플리카(124_2)는 신호 DOUT0_REP_O를 소정의 값으로 지연시켜 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 발생한다. 상기 소정의 값에 대하여는 상술하였으므로, 이에 대한 자세한 설명은 생략한다.
상기 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)과 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)은 레이턴시 신호 발생부(130)로 제공된다. 레이턴시 신호 발생부(130)는 제1 레이턴시 제어클록(PLATCLK1_E(O))을 이용하여 상기 내부 독출명령 신호(PREAD)를 래치한다.
도 5는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 블록도이다. 도시된 바와 같이 상기 레이턴시 신호 발생부(130)는 제1 쉬프트 레지스터부(131), 제2 쉬프트 레지스터부(132), 제1 조절부(133) 및 제2 조절부(134)를 구비할 수 있다. 또한 상기 지연블록(126)은 제1 지연블록(126_1)과 제2 지연블 록(126_2)을 구비할 수 있다. 또한 상기 레이턴시 신호 발생부(130)는 논리소자(135)를 더 구비할 수 있다.
내부 독출명령 신호(PREAD)는 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132)로 각각 입력된다. 또한 제1 쉬프트 레지스터부(131)로는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)과, 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)이 입력된다. 상기 제1 지연블록(126_1)은, 이븐 분주신호(Divclk_E)를 입력받아 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)을 생성한다.
또한 제2 쉬프트 레지스터부(132)로는 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)과, 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)이 입력된다. 상기 제2 지연블록(126_2)은, 오드 분주신호(Divclk_O)를 입력받아 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)을 생성한다.
상기 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132) 각각은 복수 개의 쉬프트 레지스터를 구비한다. 일예로서 제1 쉬프트 레지스터부(131)는 n 개의 쉬프트 레지스터를 구비할 수 있다. 상기 n 개의 쉬프트 레지스터들 각각의 클록단으로는, 이븐(EVEN)용 제1 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[1:n]_E)이 각각 입력된다.
먼저, 제1 쉬프트 레지스터의 입력단으로 내부 독출명령 신호(PREAD)가 입력되면, 제1 쉬프트 레지스터는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)에 동기하여 상기 내부 독출명령 신호(PREAD)를 쉬프트시켜 출력한다. 또한 제1 쉬프트 레지스터의 출력신호는, 제1 쉬프트 레지스터와 직렬 연결된 제2 쉬프트 레지스터의 입력단으로 입력된다.
제2 쉬프트 레지스터는 입력된 신호를 이븐(EVEN)용 제2 레이턴시 제어클록(PLATCLK2_E)에 동기하여 쉬프트시킨다. 또한 제2 쉬프트 레지스터의 출력신호는 제3 쉬프트 레지스터의 입력단으로 입력된다. 상기와 같은 과정을 통해 제n 쉬프트 레지스터의 출력신호가 생성된다.
제2 쉬프트 레지스터부(132)의 동작 또한 상술한 제1 쉬프트 레지스터부(131)의 동작과 유사하다. 제2 쉬프트 레지스터부(132)에 구비되는 n 개의 쉬프트 레지스터들 각각의 클록단으로는, 오드(ODD)용 제1 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[1:n]_O)이 각각 입력된다. 각각의 쉬프트 레지스터는 각각의 레이턴시 제어클록에 동기하여, 내부 독출명령 신호(PREAD)를 쉬프트시켜 출력한다.
한편, 제1 조절부(133)는, 제1 쉬프트 레지스터부(131)의 출력신호를 입력받아, 소정의 조건을 만족하는 경우 상기 입력된 신호를 외부 클록(CLK)의 한 클록 만큼 지연시켜 출력한다. 일예로서, 반도체 메모리 장치의 카스 레이턴시(CL)가 외부 클록(CLK)의 홀수 배로 설정된 경우, 제1 조절부(133)는 제1 쉬프트 레지스터부(131)의 출력신호를 그대로 출력하여 레이턴시 신호(LATENCY)로서 제공한다. 또한 카스 레이턴시(CL)가 외부 클록(CLK)의 짝수 배로 설정된 경우, 제1 조절부(133)는 제1 쉬프트 레지스터부(131)의 출력신호를 외부 클록(CLK)의 한 클록 만 큼 지연시켜 출력한다. 상기 지연된 신호를 레이턴시 신호(LATENCY)로서 제공한다.
상기와 같이 구성되는 이유는, 본 발명의 일실시예에 따르는 경우, 내부 독출명령 신호(PREAD)를 외부 클록(CLK)에 비해 두 배의 주기를 갖는 레이턴시 제어클록을 이용하여 쉬프팅시키기 때문이다. 따라서 외부 클록(CLK)의 한 클록에 해당하는 쉬프팅에 대한 조절이 추가적으로 필요하다.
한편, 상기와 같은 동작을 위하여 제1 조절부(133)는 하나의 쉬프트 레지스터와 논리소자(일예로서, OR 게이트)를 구비할 수 있다. 또한 상기 쉬프트 레지스터의 클록단으로 오드 분주신호(Divclk_O)가 입력될 수 있다. 오드 분주신호(CLKDQ_O)의 상승에지와 이븐 분주신호(Divclk_E)의 위상차이는, 외부 클록(CLK)의 한 클록에 해당하는 차이를 가진다. 이에 따라 상기와 같은 구성에 의하여 레이턴시 신호(LATENCY)의 지연량을 조절할 수 있다.
또한 도 5에 도시된 제2 조절부(134)도, 상술한 제1 조절부(133)의 동작과 유사하게 동작한다. 즉, 제2 조절부(134)는 제2 쉬프트 레지스터부(132)로부터 출력되는 신호를 입력받아, 소정의 조건을 만족하는 경우 상기 입력된 신호를 외부 클록(CLK)의 한 클록 만큼 지연시켜 출력한다. 제2 조절부(134)에 구비되는 쉬프트 레지스터의 클록단으로는, 이븐 분주신호(Divclk_E)가 입력될 수 있다.
또한 도시된 논리소자(135)는 OR-게이트로 이루어질 수 있으며, 제1 조절부(133)로부터 출력되는 신호와 제2 조절부(134)로부터 출력되는 신호 중 어느 하나의 신호를 레이턴시 신호(LATENCY)로서 출력한다. 즉, 제1 쉬프트 레지스터부(131)가 활성화되는 경우 제1 조절부(133)로부터 출력되는 신호를 레이턴시 신 호(LATENCY)로서 출력하며, 제2 쉬프트 레지스터부(132)가 활성화되는 경우 제2 조절부(134)로부터 출력되는 신호를 레이턴시 신호(LATENCY)로서 출력한다.
상술한 바와 같이 구성되는 본 발명의 일실시예에 따른 카스 레이턴시 회로의 구체적인 동작을 도 6 및 도 7을 참조하여 설명한다.
도 6는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 회로도이다. 또한 도 7은 도 3의 카스 레이턴시 회로의 동작의 일예를 나타내는 파형도이다.
도 6에 도시된 바와 같이, 레이턴시 신호 발생부(130)는 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132)를 구비한다. 제1 쉬프트 레지스터부(131)는 복수 개의 쉬프트 레지스터들(SR1_E 내지 SR5_E)을 구비할 수 있으며, 제2 쉬프트 레지스터부(132)는 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O)을 구비할 수 있다.
제1 지연블록(126_1)은 하나 이상의 딜레이 소자를 포함하여 구성되며, 적어도 하나의 레이턴시 제어클록(PLATCLK[2:5]_E)을 생성한다. 상기 복수 개의 쉬프트 레지스터들(SR1_E 내지 SR5_E) 각각으로는, PREAD 리플리카를 이용하여 생성된 레이턴시 제어클록(PLATCLK1_E)과, 상기 지연블록(126_1)에서 생성된 상기 레이턴시 제어클록(PLATCLK[2:5]_E) 각각이 입력된다.
일예로서 카스 레이턴시(CL)가 8로 설정된 경우, 스위치 온/오프 제어 등의 방법에 의하여 화살표로 도시된 바와 같은 신호 전송 경로를 갖는다. 내부 독출명령 신호(PREAD)는 쉬프트 레지스터 SR1_E의 입력단으로 입력되며, 레이턴시 제어클 록 PLATCLK1_E에 의해 래치된다. 쉬프트 레지스터 SR1_E의 출력신호 LAT_1st는 쉬프트 레지스터 SR4_E로 입력되며, 레이턴시 제어클록 PLATCLK4_E에 의해 래치된다. 또한 쉬프트 레지스터 SR4_E의 출력신호 LAT_2nd는 쉬프트 레지스터 SR5_E로 입력되며, 레이턴시 제어클록 PLATCLK5_E에 의해 래치된다. 상기 쉬프트 레지스터 SR5_E의 출력신호 LAT_3rd는 제1 조절부(133)로 입력된다.
또한 도시된 바와 같이 제1 조절부(133)는, 카스 레이턴시(CL)의 설정된 값에 따라 온/오프 제어되는 적어도 하나의 스위치를 구비할 수 있으며, 쉬프트 레지스터(SR6_E)와 논리소자(일예로서 OR-게이트)를 구비할 수 있다. 카스 레이턴시(CL)가 8로 설정된 경우에는, 쉬프트 레지스터 SR5_E의 출력신호 LAT_3rd는 쉬프트 레지스터 SR6_E의 입력단으로 입력되며, 오드 분주신호(Divclk_O)에 의해 래치된다. 쉬프트 레지스터 SR6_E의 출력신호는 논리 소자(135)를 통해 레이턴시 신호(LATENCY)로서 제공된다.
한편, 제2 쉬프트 레지스터부(132)는 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O)을 구비하며, 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O) 각각으로는 오드(ODD)용 레이턴시 제어클록(PLATCLK[1:5]_O)이 각각 입력된다. 또한 제2 조절부(134)는, 카스 레이턴시(CL)의 설정된 값에 따라 온/오프 제어되는 적어도 하나의 스위치를 구비할 수 있으며, 쉬프트 레지스터(SR6_O)와 논리소자(일예로서 OR-게이트)를 구비할 수 있다. 상기와 같이 구성되는 제2 쉬프트 레지스터부(132)와 제2 조절부(134)는, 상술하였던 제1 쉬프트 레지스터부(131)와 제1 조절부(133)와 유사하게 동작하므로, 이에 대한 자세한 설명은 생략한다.
한편, 도 7은 도 3에 도시된 카스 레이턴시 회로(100)의 바람직한 실시예를 나타내기 위한 파형도이며, 일예로서 카스 레이턴시(CL)가 8로 설정된 경우의 파형도를 나타낸다. 특히, 리드 프리앰블(Read Preamble)이 가능하도록 하기 위하여, 카스 레이턴시(CL)가 8로 설정된 경우, 실제 최종 레이턴시 신호(LATENCY)는 리드명령 입력으로부터 6CLK 후에 대응하여 활성화되도록 한다.
먼저, 외부 클록(CLK)의 1 지점에서 독출명령(READ)이 입력된다. 이 경우 실제 레이턴시 신호(LATENCY)는 6CLK 후인 7 지점에서 활성화되도록 한다.
상기 외부 클록(CLK)으로부터, 지연 동기 루프(121)에 의하여 tSAC 만큼 위상이 앞선 지연 동기 신호(PDLL0)가 생성된다. 상기 지연 동기 신호(PDLL0)는 클록 분주기(122)에 의해 분주되며, 이에 따라 2-분주된 신호가 생성된다. 도 7에 도시된 분주신호는 이븐 분주신호 Divclk_E를 나타내며, 도시되지는 않았으나 오드 분주신호는 상기 이븐 분주신호 Divclk_E의 반전된 형태를 갖는다.
상기 분주된 신호는 DLL 리플리카(123)에 의해 외부 클록(CLK)에 정렬된다. 일예로서 도시된 이븐 분주신호 Divclk_E는 DLL 리플리카(123)를 거쳐 신호 DOUT0_REP 와 같은 형태로 생성된다. 즉, DLL 리플리카(123)에 의해 tSAC 만큼의 시간이 보상된다.
내부 독출명령 신호(PREAD)가 이븐(EVEN)용 레이턴시 제어클록에 의해 래치될 것인지 또는 오드(ODD)용 레이턴시 제어클록에 의해 래치될 것인지는, 상기 신호 DOUT0_REP의 파형에 의해 결정될 수 있다. 일예로서, 독출명령(READ)이 입력된 시점의 다음 클록(예를 들면 CLK의 2 지점)에서, 신호 DOUT0_REP가 라이징 에 지(rising edge)인 경우에는 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되며, 신호 DOUT0_REP가 폴링 에지(falling edge)인 경우에는 오드(ODD)용 레이턴시 제어클록에 의해 래치될 수 있다.
한편, DLL 리플리카(123)의 출력신호 DOUT0_REP는, PREAD 리플리카(124)로 입력된다. PREAD 리플리카(124)는 신호 DOUT0_REP를 입력받아 이를 소정의 지연값으로 지연시킨다. 상술하였던 바와 같이 상기 소정의 지연값은 상기 외부 클록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차에 의존하는 값이며, 바람직하게는 외부 클록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차보다 작은 값을 갖도록 한다.
이에 따라, 도시된 바와 같이 내부 독출명령 신호(PREAD)와 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E) 사이에는 일정한 마진(absolute margin)을 갖는다. 외부 클록(CLK)의 주파수와 PVT 변화 등에 관계없이 일정한 마진을 갖기 때문에 상기 내부 독출명령 신호(PREAD)를 안정적으로 래치시킬 수 있다.
먼저, 내부 독출명령 신호(PREAD)는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)에 의해 래치되며, 이에 따라 제1 출력신호(LAT_1st)가 생성된다. 상기 제1 출력신호(LAT_1st)는 도 6에 도시된 쉬프트 레지스터(SR4_E)로 입력되어 레이턴시 제어클록 PLATCLK4_E에 의해 래치된다. 이에 따라 생성되는 신호는 제2 출력신호 LAT_2nd와 같다.
한편 상기 제2 출력신호 LAT_2nd는, 쉬프트 레지스터(SR5_E)로 입력되어 레이턴시 제어클록 PLATCLK5_E에 의해 래치된다. 이로써 제1 쉬프트 레지스터부(131) 의 출력신호는 도 7에 도시된 제3 출력신호 LAT_3rd와 같다.
상기 제3 출력신호 LAT_3rd는 제1 조절부(133)로 입력된다. 상술한 바와 같은 예에서, 내부 독출명령 신호(PREAD)는 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되며, 설정된 카스 레이턴시(CL) 값이 8이므로, 상기 제3 출력신호 LAT_3rd는 쉬프트 레지스터 SR6_E 로 입력된다. 상기 쉬프트 레지스터 SR6_E의 클록단으로는 오드 분주신호(Divclk_O)가 입력될 수 있다.
도 6 및 도 7에 도시된 예에서, 이븐 분주신호(Divclk_E)와 레이턴시 제어클록 PLATCLK5_E는 동일한 파형을 나타내므로, 상기 오드 분주신호(Divclk_O)는 레이턴시 제어클록 PLATCLK5_O와 동일한 형태의 파형을 갖는다. 이에 따라 상기 쉬프트 레지스터 SR6_E 의 출력값은, 신호 LATENCY 와 같은 파형의 형태를 갖는다. 도시된 바와 같이 최종 출력되는 레이턴시 신호 LATENCY는, 독출명령(READ)이 입력된 후 6CLK 가 지난 7 지점에서 활성화된다.
한편 상기 도 7에 도시된 파형은 내부 독출명령 신호(PREAD)가 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되는 일예를 나타낸 것이다. 반면에 상기 외부 클록(CLK)의 2 지점에서 신호 DOUT0_REP가 하강 에지인 경우에는, 내부 독출명령 신호(PREAD)가 오드(ODD)용 레이턴시 제어클록에 의해 래치된다. 오드(ODD)용 레이턴시 제어클록에 의해 래치되는 경우의 파형은, 상기 도 7에 도시된 파형으로부터 자명한 사항이므로 이에 대한 설명은 생략한다.
도 7에 도시된 바와 같이 내부 독출명령 신호(PREAD)와 레이턴시 제어클록 PLATCLK1_E 사이에는 일정한 마진을 갖는다. 또한 내부 독출명령 신호(PREAD)를 래 치하기 위한 레이턴시 제어클록은, 외부 클록(CLK)에 비하여 두 배의 크기의 주기를 갖는다. 이에 따라 외부 클록(CLK)의 주파수가 증가하거나 PVT 변화가 발생하더라도, 상기 내부 독출명령 신호(PREAD)를 안정적으로 래치할 수 있으며, 이에 따라 안정적인 레이턴시 신호(LATENCY)를 출력할 수 있다.
도 8은 본 발명의 일실시예에 따른 반도체 메모리 장치(200)를 나타내는 블록도이다. 도 8에 도시된 구성요소들 중 앞서 언급되었던 요소에 대해서는 그 동작 또한 앞서 언급되었던 바와 유사하게 동작하므로 이에 대한 자세한 설명은 생략한다.
상기 반도체 메모리 장치(200)에 구비되는 레이턴시 제어클록 발생부(220)는 위상 동기 루프(DLL, 221)는 위상 동기 신호(PDLL0)을 발생하며, 상기 위상 동기 신호(PDLL0)는 외부 클록(CLK)에 정렬된 신호이다.
한편 레이턴시 신호 발생부(230)는 내부 독출명령 신호 발생부(210)로부터 내부 독출명령 신호(PREAD)를 입력받으며, 레이턴시 제어클록 발생부(220)로부터 하나 이상의 레이턴시 제어클록(PLATCLK[1:n]_E(O))을 입력받는다. 레이턴시 신호 발생부(230)는 상기 복수의 레이턴시 제어클록들의 제어에 따라 상기 내부 독출명령 신호(PREAD)를 쉬프팅하여 출력한다. 또한 상기 쉬프팅된 신호가 도시된 바와 같은 레이턴시 신호(LATENCY)로서, 데이터 출력을 제어하기 위해 사용된다. 생성된 레이턴시 신호(LATENCY)는 소정의 논리 회로부(240)를 거쳐 출력부(DDRMUX, 250)로 제공된다. 출력부(250)는 논리 회로부(240)를 거친 레이턴시 신호(LATENCY)를 입력받는다.
한편, 출력부(250)가 데이터의 출력을 제어함에 있어서 PVT가 변화하더라도 안정성을 확보하여야 하는데, 이를 위하여 출력부(250)에서 위상 동기 신호(PDLL0)를 레이턴시 신호(LATENCY)에 동기시킨다. 그런데, 도 8에 도시된 바와 같이, 위상 동기 신호(PDLL0)에 기반하여 레이턴시 신호(LATENCY)을 발생하는 경우에, 레이턴시 제어클록 발생부(220), 레이턴시 신호 발생부(230) 및 논리 회로부(240)로 이루어지는 신호 경로(path)에 의하여, 출력부(250)로 제공되는 레이턴시 신호(LATENCY)는 소정의 지연이 발생하게 된다. 이에 따라 반도체 메모리 장치(200)는, 출력부(250)에서 위상 동기 신호(PDLL0)를 레이턴시 신호(LATENCY)에 동기시키기 위하여, 상기 소정의 지연에 해당하는 만큼 신호를 지연시키는 지연 복사 회로(260)를 구비한다.
그러나, 도시된 바와 같이 상기 지연 복사 회로(260)는, 많은 수의 인버터단을 필요로 할 수 있다. 또한 지연단수가 길어지게 되면 지연 복사 회로(260)에 과도한 전류가 흐르게 되거나 노이즈에 취약한 특성을 갖게 되는 문제가 발생한다. 본 발명의 일실시예에 따르면, 상기와 같은 문제를 제거하기 위하여, 클록 분주기(222)로 입력되는 위상 동기 신호(PDLL0)의 위상을 조절하고, 상기 위상 조절된 신호를 분주한다. 도시되지는 않았으나, 도 8에 도시된 클록 분주기(222)에는 위상 동기 신호(PDLL0)의 위상을 조절하기 위한 위상 조절부(미도시)가 포함될 수 있다. 한편 상기 위상 조절부(미도시)는 클록 분주기(222)의 외부에 배치되어도 무방하다.
도 9a 및 도 9b는 레이턴시 제어클록 발생부(220)의 일부를 나타내는 블록도 및 회로도이다. 도시된 바와 같이 위상 조절부(227)로 위상 동기 신호(PDLL0)가 입력된다. 바람직하게는, 위상 조절부(227)는 위상 동기 신호(PDLL0)보다 위상이 앞선 신호(PDLL0')를 생성하여 출력한다. 클록 분주기(222)는 상기 위상 조절된 신호(PDLL0')를 입력받아 이를 분주하여 출력한다. 분주된 신호의 일예로서 이븐 분주신호(Divclk_E')가 도시된다. 상기 이븐 분주신호(Divclk_E')는 앞서 언급된 이븐 분주신호(Divclk_E)보다 위상이 앞서게 된다.
도 9b에는 상기 위상 조절부(227)의 일예로서 인버터가 도시된다. 상기 인버터는 위상 동기 신호(PDLL0)를 입력받아 이를 위상을 반전시켜 출력한다. 상기 위상 반전된 신호(PDLL0B)는 클록 분주기(222)로 제공된다. 클록 분주기(222)는 상기 위상 반전된 신호(PDLL0B)에 기반하여 분주 신호(일예로서 2 분주된 신호) Divclk_E' 및 Divclk_O'를 생성한다.
도 9c는 상기 도 9a 및 도 9b에 의한 위상 동기 신호(PDLL0), 위상 반전된 신호(PDLL0B) 및 분주 신호(Divclk_E')의 위상을 나타낸다. 도시된 바와 같이 플립플롭으로 제공되는 리셋 신호(RST)가 로우 레벨로 천이하면, 신호를 분주하기 위한 동작이 수행된다. 도시된 바와 같이 위상 조절부(227)의 일예로서 인버터가 적용되는 경우, 위상 반전된 신호(PDLL0B)는 위상 동기 신호(PDLL0)에 비하여 위상이 180도(외부 클록의 반주기, 1/2CLK) 앞서게 된다. 이에 따라 위상 동기 신호(PDLL0)를 분주한 신호(일예로서 분주 신호 Divclk_E)는 a 시점에서 하이 레벨로 활성화됨에 반하여, 위상 반전된 신호(PDLL0B)를 분주한 신호(일예로서 분주 신호 Divclk_E')는 b 시점에서 하이 레벨로 활성화된다. 즉, 분주 신호 Divclk_E'의 위상이 180도 앞서게 된다.
한편, 도 9c의 파형도에는 도시되지 않았으나, 위상 동기 신호(PDLL0)의 위상을 조절함에 있어서 반드시 위상 동기 신호(PDLL0)의 위상을 반전시킬 필요는 없다. 위상 동기 신호(PDLL0)의 위상을 180도 보다 더 작게 또는 더 크게 조절할 수도 있다. 바람직하게는, 상기 위상 동기 신호(PDLL0)의 위상을 조절하여, 위상 조절된 신호(PDLL0')의 하이 레벨로의 천이 시점이 a 시점에서 c 시점 사이에 위치하도록 할 수 있다.
도 10은 도 8의 지연 복사 회로의 지연단수가 감소된 것을 나타내기 위한 반도체 메모리 장치의 블록도이다. 도시된 바와 같이 위상 동기 신호(PDLL0)는 지연 복사회로(260)로 제공된다. 또한 인버터(227)에 의하여 위상 동기 신호(PDLL0)의 위상을 반전시키고, 상기 위상 반전된 신호를 분주한다. 1/2CLK에 해당하는 만큼 위상이 앞선 레이턴시 제어클록을 이용하여 레이턴시 신호(LATENCY)를 생성하기 때문에, 출력부(260)로 제공되는 레이턴시 신호(LATENCY)의 위상 또한 1/2CLK에 해당하는 만큼 앞서게 된다. 따라서 위상 동기 신호(PDLL0)를 지연시키기 위한 지연 복사회로(260)의 지연량이 감소한다. 지연량이 감소하기 때문에 지연 복사회로(260)에 구비되는 지연단수가 감소하며, 이로써 지연 복사회로(260)의 노이즈 특성을 향상시킬 수 있으며, 또한 지연 복사회로(260)에 과도한 전류가 흐르는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 레이턴시 신호를 발생하는 일반적인 카스 레이턴시 회로를 나타내는 회로도이다.
도 2는 도 1의 카스 레이턴시 회로의 동작을 나타내는 파형도이다.
도 3은 본 발명의 일실시예에 따른 카스 레이턴시 회로를 나타내는 블록도이다.
도 4는 도 3에 도시된 제1 레이턴시 제어클록을 생성하는 다른 예를 나타내기 위한 블록도이다.
도 5는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 블록도이다.
도 6는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 회로도이다.
도 7은 도 3의 카스 레이턴시 회로의 동작의 일예를 나타내는 파형도이다.
도 8은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9a,b,c는 레이턴시 제어클록 발생부의 일부를 나타내는 회로도 및 이에 따른 신호 특성을 나타내는 파형도이다.
도 10은 도 8의 지연 복사 회로의 지연단수가 감소된 것을 나타내기 위한 반도체 메모리 장치의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 카스 레이턴시 회로 110: 내부 독출명령 신호 발생부
111: 디코더 112: PREAD 제너레이터
120: 레이턴시 제어클록 발생부 121: 지연 동기 루프
122: 클록 분주기 123: DLL 리플리카
124: PREAD 리플리카 125: 오드/이븐 분리부
126: 지연블록 130: 레이턴시 신호 발생부

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  29. 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부;
    제1 클록 신호를 입력받아 지연 동기 신호(DLL signal)를 생성하는 지연 동기 루프(Delay locked loop, DLL)를 구비하며, 상기 지연 동기 신호의 위상을 조절한 신호를 m-분주(m은 1 이상의 정수)하고, 상기 분주된 신호를 기반으로 하여 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부; 및
    상기 내부 독출명령 신호(PREAD) 및 상기 레이턴시 제어클록들을 입력받으며, 상기 입력된 신호에 기반하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.
  30. 제29항에 있어서, 상기 분주된 신호는,
    상기 지연 동기 신호의 위상을 조절한 신호를 2-분주한 신호인 것을 특징으로 하는 카스 레이턴시 회로.
  31. 제29항에 있어서, 상기 분주된 신호는,
    상기 지연 동기 신호의 위상을 반전시킨 신호를 분주한 신호인 것을 특징으로 하는 카스 레이턴시 회로.
  32. 제29항에 있어서, 상기 레이턴시 제어클록 발생부는,
    상기 지연 동기신호의 위상을 조절하기 위한 위상 조절부;
    상기 위상 조절된 신호를 분주하기 위한 클록 분주기;
    상기 분주된 신호를 입력받아, 상기 분주된 신호를 상기 제1 클록 신호에 정렬시킨 제2 클록 신호를 발생하는 DLL 리플리카; 및
    상기 제2 클록 신호를 입력받아, 상기 제1 클록 신호와 상기 내부 독출명령 신호의 위상차에 의존하는 값으로 지연시켜 출력하는 PREAD 리플리카를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.
  33. 제32항에 있어서, 상기 위상 조절부는,
    상기 지연 동기 신호의 위상을 반전시키기 위한 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.
  34. 클록 신호를 입력받아 지연 동기 신호(DLL signal)를 생성하는 지연 동기 루프(Delay locked loop, DLL)를 구비하며, 상기 지연 동기 신호의 위상을 조절한 신호를 m-분주(m은 1 이상의 정수)하고, 상기 분주된 신호를 기반으로 하여 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부;
    독출 명령에 응답하여 발생된 내부 독출명령 신호(PREAD)와 상기 레이턴시 제어클록들을 입력받으며, 상기 입력된 신호에 기반하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부;
    상기 지연 동기 신호를 입력받아 이를 지연시킨 지연신호를 출력하는 지연 복사회로; 및
    상기 레이턴시 신호 및 상기 지연신호를 이용하여 데이터의 출력을 제어하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제34항에 있어서, 상기 레이턴시 제어클록 발생부는,
    상기 지연 동기신호의 위상을 조절하기 위한 위상 조절부; 및
    상기 위상 조절된 신호를 분주하기 위한 클록 분주기;를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 위상 조절부는,
    상기 지연 동기 신호의 위상을 반전시키기 위한 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제34항에 있어서, 상기 레이턴시 제어클록 발생부는,
    PREAD 리플리카를 이용하여, 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 레이턴시 제어클록을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서, 상기 레이턴시 제어클록 발생부는,
    상기 분주된 신호를 입력받아, 상기 분주된 신호를 외부 클록에 정렬시켜 출력하는 DLL 리플리카; 및
    상기 DLL 리플리카로부터 신호를 입력받아, 이를 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값으로 지연시켜 출력하는 PREAD 리플리카;를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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