JPH1186545A - Ｄｌｌ回路及びそれを利用した半導体記憶装置 - Google Patents
Ｄｌｌ回路及びそれを利用した半導体記憶装置Info
- Publication number
- JPH1186545A JPH1186545A JP9243714A JP24371497A JPH1186545A JP H1186545 A JPH1186545 A JP H1186545A JP 9243714 A JP9243714 A JP 9243714A JP 24371497 A JP24371497 A JP 24371497A JP H1186545 A JPH1186545 A JP H1186545A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- circuit
- variable
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000003111 delayed effect Effects 0.000 claims abstract description 37
- 238000001514 detection method Methods 0.000 claims description 37
- 238000010586 diagram Methods 0.000 description 19
- 238000005070 sampling Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 10
- 230000004044 response Effects 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】１８０°以上の位相遅れを有する制御クロック
を生成するＤＬＬ回路で、可変遅延回路によるジッタを
抑える。 【解決手段】クロックＣＬＫから制御クロックＳ９を生
成する第１の可変遅延回路２に、ＤＬＬ回路により生成
される第１の遅延制御信号Ｓ１２を与える。ＤＬＬ回路
は、クロックが与えられる第２、第３の可変遅延回路
３，４が直列接続された第１の遅延ループと、クロック
の３６０°の整数倍のクロックＳ３が基準クロックとし
て、第１の遅延ループの出力Ｓ８が可変クロックとして
与えられる位相比較器の結果信号に従って第１の遅延制
御信号を両クロックの位相差をなくすように生成する遅
延制御回路７とを有する。この第１の遅延制御信号によ
り第１の可変遅延回路の遅延時間が制御され、その出力
の制御クロックは、クロックからα°遅延する。
を生成するＤＬＬ回路で、可変遅延回路によるジッタを
抑える。 【解決手段】クロックＣＬＫから制御クロックＳ９を生
成する第１の可変遅延回路２に、ＤＬＬ回路により生成
される第１の遅延制御信号Ｓ１２を与える。ＤＬＬ回路
は、クロックが与えられる第２、第３の可変遅延回路
３，４が直列接続された第１の遅延ループと、クロック
の３６０°の整数倍のクロックＳ３が基準クロックとし
て、第１の遅延ループの出力Ｓ８が可変クロックとして
与えられる位相比較器の結果信号に従って第１の遅延制
御信号を両クロックの位相差をなくすように生成する遅
延制御回路７とを有する。この第１の遅延制御信号によ
り第１の可変遅延回路の遅延時間が制御され、その出力
の制御クロックは、クロックからα°遅延する。
Description
【０００１】
【発明の属する技術分野】本発明は、基準となる外部ク
ロックに対して所定の位相だけ遅延したタイミング信号
を生成するＤＬＬ（Delayed Lock Loop)回路及びそれを
利用した半導体記憶装置に関する。
ロックに対して所定の位相だけ遅延したタイミング信号
を生成するＤＬＬ（Delayed Lock Loop)回路及びそれを
利用した半導体記憶装置に関する。
【０００２】
【従来の技術】システム側が供給するクロックに同期し
て高速動作を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
等の同期側半導体記憶装置では、例えばクロックの立ち
上がりエッジ（位相は０°）に同期して、或いは立ち上
がりエッジから所定の位相差遅れのタイミングで各内部
回路の動作が行われる。特に、ＳＤＲＡＭの場合は、コ
ラム系の回路をパイプライン構成にし、複数のパイプラ
イン回路間に設けたパイプラインゲートをクロックに同
期した内部制御クロックで開き、メモリセルのデータを
転送し出力する。
て高速動作を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
等の同期側半導体記憶装置では、例えばクロックの立ち
上がりエッジ（位相は０°）に同期して、或いは立ち上
がりエッジから所定の位相差遅れのタイミングで各内部
回路の動作が行われる。特に、ＳＤＲＡＭの場合は、コ
ラム系の回路をパイプライン構成にし、複数のパイプラ
イン回路間に設けたパイプラインゲートをクロックに同
期した内部制御クロックで開き、メモリセルのデータを
転送し出力する。
【０００３】ところが、最近になって、クロックの立ち
上がりエッジに同期するだけでなく、クロックの立ち下
がりにも同期して内部のパイプライン動作を行うこと
で、データの転送レートを上げるＤＤＲ（Double Data
Rate) 方式が提案されている。このＤＤＲ方式では、例
えば、クロックの立ち上がり（位相差０°）に同期した
内部制御クロックとクロックの立ち下がり（位相差１８
０°）に同期した内部制御クロックとで、内部の動作タ
イミングを制御する。或いは、クロックの立ち上がりか
ら９０°遅延した内部制御クロックとクロックの立ち下
がりから９０°（立ち上がりから位相差２７０°）遅延
した内部制御クロックとで、内部の動作タイミングを制
御する。更に、変形例としては、クロックの立ち上がり
からＡ°位相遅延した内部制御クロックとクロックの立
ち下がりからＡ°位相遅延した内部制御クロックとで、
内部動作タイミングを制御する。
上がりエッジに同期するだけでなく、クロックの立ち下
がりにも同期して内部のパイプライン動作を行うこと
で、データの転送レートを上げるＤＤＲ（Double Data
Rate) 方式が提案されている。このＤＤＲ方式では、例
えば、クロックの立ち上がり（位相差０°）に同期した
内部制御クロックとクロックの立ち下がり（位相差１８
０°）に同期した内部制御クロックとで、内部の動作タ
イミングを制御する。或いは、クロックの立ち上がりか
ら９０°遅延した内部制御クロックとクロックの立ち下
がりから９０°（立ち上がりから位相差２７０°）遅延
した内部制御クロックとで、内部の動作タイミングを制
御する。更に、変形例としては、クロックの立ち上がり
からＡ°位相遅延した内部制御クロックとクロックの立
ち下がりからＡ°位相遅延した内部制御クロックとで、
内部動作タイミングを制御する。
【０００４】この場合、基準となるクロックの立ち上が
りからＡ°位相遅れの内部制御クロックと、１８０°＋
Ａ°位相遅れの内部制御クロックとを生成することが必
要になる。基準クロックの立ち上がりから所定の位相遅
れの内部制御クロックを生成する回路として、ＤＬＬ回
路が知られている。このＤＬＬ回路は、基準クロックを
所定位相遅らせた第一のクロックと、その基準クロック
が与えられる可変遅延回路により生成される第二のクロ
ックとの位相を比較する位相比較回路と、位相比較回路
の検出した位相差に応じて可変遅延回路の遅延の程度を
制御する遅延制御回路とを有し、第一のクロックと第二
のクロックの立ち上がりの位相が一致するように制御す
ることで、可変遅延回路の出力に所定位相遅れの内部制
御クロックを生成することができる。
りからＡ°位相遅れの内部制御クロックと、１８０°＋
Ａ°位相遅れの内部制御クロックとを生成することが必
要になる。基準クロックの立ち上がりから所定の位相遅
れの内部制御クロックを生成する回路として、ＤＬＬ回
路が知られている。このＤＬＬ回路は、基準クロックを
所定位相遅らせた第一のクロックと、その基準クロック
が与えられる可変遅延回路により生成される第二のクロ
ックとの位相を比較する位相比較回路と、位相比較回路
の検出した位相差に応じて可変遅延回路の遅延の程度を
制御する遅延制御回路とを有し、第一のクロックと第二
のクロックの立ち上がりの位相が一致するように制御す
ることで、可変遅延回路の出力に所定位相遅れの内部制
御クロックを生成することができる。
【０００５】かかるＤＬＬ回路は、本出願人により、平
成８（１９９６）年１２月１９日に出願された特願平８
−３３９９８８に示される通りである。
成８（１９９６）年１２月１９日に出願された特願平８
−３３９９８８に示される通りである。
【０００６】
【発明が解決しようとする課題】ところが、基準となる
クロックの立ち上がりから１８０°を超えて遅延する内
部制御クロックを生成するためには、多数の可変遅延回
路が必要になる。デジタル回路で構成されるＤＬＬ回路
では、可変遅延回路は多数のインバータ等のゲート回路
を直列に接続した構成がとられ、それらのインバータの
数を制御することで遅延量が制御される。従って、可変
遅延回路の数が増えることにより、デジタルな遅延時間
の中間値に対して発生するジッタの総数が大きくなる。
クロックの立ち上がりから１８０°を超えて遅延する内
部制御クロックを生成するためには、多数の可変遅延回
路が必要になる。デジタル回路で構成されるＤＬＬ回路
では、可変遅延回路は多数のインバータ等のゲート回路
を直列に接続した構成がとられ、それらのインバータの
数を制御することで遅延量が制御される。従って、可変
遅延回路の数が増えることにより、デジタルな遅延時間
の中間値に対して発生するジッタの総数が大きくなる。
【０００７】ＤＬＬ回路のジッタが大きくなると、生成
される内部制御クロックの位相が大きく変動し、基準と
なる外部クロックに対して正確に所定の位相差をもつ内
部制御クロックの生成が困難になる。ジッタを低減する
為に、可変遅延回路のゲート数を増加することも考えら
れるが、そのような解決方法では集積化の弊害となる。
される内部制御クロックの位相が大きく変動し、基準と
なる外部クロックに対して正確に所定の位相差をもつ内
部制御クロックの生成が困難になる。ジッタを低減する
為に、可変遅延回路のゲート数を増加することも考えら
れるが、そのような解決方法では集積化の弊害となる。
【０００８】そこで、本発明の目的は、ジッタが少な
く、基準のクロックに対して大きな位相差を有するクロ
ックを生成することができるＤＬＬ回路を提供すること
にある。
く、基準のクロックに対して大きな位相差を有するクロ
ックを生成することができるＤＬＬ回路を提供すること
にある。
【０００９】更に、本発明の別の目的は、少ないジッタ
で、基準となる外部クロックから１８０°を超える位相
差を有するクロックを生成することができるＤＬＬ回路
を提供することにある。
で、基準となる外部クロックから１８０°を超える位相
差を有するクロックを生成することができるＤＬＬ回路
を提供することにある。
【００１０】更に、本発明の別の目的は、上記ＤＬＬ回
路を有する半導体記憶装置を提供することにある。
路を有する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、クロックを所定時間遅延して制御クロッ
クを生成する第１の可変遅延回路に、ＤＬＬ回路により
生成される第１の遅延制御信号を与える。ＤＬＬ回路
は、クロックが与えられる第２の可変遅延回路と第３の
可変遅延回路とが直列接続された第１の遅延ループと、
前記クロックの３６０°の整数倍のクロックが基準クロ
ックとして、第１の遅延ループの出力が可変クロックと
して与えられる位相比較器と、位相比較器の位相比較結
果信号に従って前記の第１の遅延制御信号を、前記両ク
ロックの位相差をなくすように生成する遅延制御回路と
を有する。そして、β°検出回路により生成される第２
の遅延制御信号により、前記第２の可変遅延回路がβ°
の遅延時間を有する。その結果、第２の可変遅延回路に
は、約３６０°−β°＝α°の遅延時間が生成される。
この第１の遅延制御信号により第１の可変遅延回路の遅
延時間が同様に制御されることで、その出力の制御クロ
ックは、クロックからα°遅延する。
に、本発明は、クロックを所定時間遅延して制御クロッ
クを生成する第１の可変遅延回路に、ＤＬＬ回路により
生成される第１の遅延制御信号を与える。ＤＬＬ回路
は、クロックが与えられる第２の可変遅延回路と第３の
可変遅延回路とが直列接続された第１の遅延ループと、
前記クロックの３６０°の整数倍のクロックが基準クロ
ックとして、第１の遅延ループの出力が可変クロックと
して与えられる位相比較器と、位相比較器の位相比較結
果信号に従って前記の第１の遅延制御信号を、前記両ク
ロックの位相差をなくすように生成する遅延制御回路と
を有する。そして、β°検出回路により生成される第２
の遅延制御信号により、前記第２の可変遅延回路がβ°
の遅延時間を有する。その結果、第２の可変遅延回路に
は、約３６０°−β°＝α°の遅延時間が生成される。
この第１の遅延制御信号により第１の可変遅延回路の遅
延時間が同様に制御されることで、その出力の制御クロ
ックは、クロックからα°遅延する。
【００１２】本発明では、更に、外部クロックからα°
位相遅れのデータ出力を行う半導体記憶装置において、
上記のＤＬＬ回路によりクロックからα°遅れの制御ク
ロックを生成、その制御クロックを出力回路に与える。
その結果、データ出力は、外部クロックからα°の位相
遅れに制御される。
位相遅れのデータ出力を行う半導体記憶装置において、
上記のＤＬＬ回路によりクロックからα°遅れの制御ク
ロックを生成、その制御クロックを出力回路に与える。
その結果、データ出力は、外部クロックからα°の位相
遅れに制御される。
【００１３】本発明のＤＬＬ回路には、可変遅延回路が
２つしか利用されていないので、可変遅延回路それぞれ
が有するジッタの２倍のジッタが最大のジッタとなるの
で、制御クロックの位相を正確に制御することができ
る。特に、α°＞１８０°の場合に、ジッタを抑えたＤ
ＬＬ回路として有用である。
２つしか利用されていないので、可変遅延回路それぞれ
が有するジッタの２倍のジッタが最大のジッタとなるの
で、制御クロックの位相を正確に制御することができ
る。特に、α°＞１８０°の場合に、ジッタを抑えたＤ
ＬＬ回路として有用である。
【００１４】本発明は、第１のクロックから所定の位相
α°遅延した制御クロックを生成するＤＬＬ回路におい
て、前記第１のクロックが入力され、前記制御クロック
を生成する第１の可変遅延回路と、前記第１のクロック
が入力され、第２の可変遅延回路と第３の可変遅延回路
とが直列に接続された第１の遅延ループと、前記第１の
クロックから３６０°の整数倍の位相遅れの基準クロッ
クと、前記第１の遅延ループから出力される第１の可変
クロックとの位相を比較し、位相差に応じた第１の位相
比較結果信号を生成する第１の位相比較器と、前記第１
の位相比較結果信号を供給され、前記基準クロックと前
記第１の可変クロックとの位相を一致させる第１の遅延
制御信号を前記第２の可変遅延回路及び第１の可変遅延
回路に供給する第１の遅延制御回路と、第３の可変遅延
回路に前記第１のクロックのβ°（＝３６０°−α°）
の遅延時間を与える第２の遅延制御信号を生成するβ°
検出回路とを有することを特徴とする。
α°遅延した制御クロックを生成するＤＬＬ回路におい
て、前記第１のクロックが入力され、前記制御クロック
を生成する第１の可変遅延回路と、前記第１のクロック
が入力され、第２の可変遅延回路と第３の可変遅延回路
とが直列に接続された第１の遅延ループと、前記第１の
クロックから３６０°の整数倍の位相遅れの基準クロッ
クと、前記第１の遅延ループから出力される第１の可変
クロックとの位相を比較し、位相差に応じた第１の位相
比較結果信号を生成する第１の位相比較器と、前記第１
の位相比較結果信号を供給され、前記基準クロックと前
記第１の可変クロックとの位相を一致させる第１の遅延
制御信号を前記第２の可変遅延回路及び第１の可変遅延
回路に供給する第１の遅延制御回路と、第３の可変遅延
回路に前記第１のクロックのβ°（＝３６０°−α°）
の遅延時間を与える第２の遅延制御信号を生成するβ°
検出回路とを有することを特徴とする。
【００１５】更に、上記において、前記β°検出回路
は、前記第１のクロックが入力され、複数の可変遅延回
路が直列に接続された第２の遅延ループと、前記基準ク
ロックと前記第２の遅延ループから出力される第２の可
変クロックとの位相を比較し、位相差に応じた第２の位
相比較結果信号を生成する第２の位相比較器と、前記第
２の位相比較結果信号を供給され、前記基準クロックと
前記第２の可変クロックとの位相を一致させる第２の遅
延制御信号を、前記第２の遅延ループを構成する複数の
可変遅延回路にそれぞれ与える第２の遅延制御回路とを
有することを特徴とする。
は、前記第１のクロックが入力され、複数の可変遅延回
路が直列に接続された第２の遅延ループと、前記基準ク
ロックと前記第２の遅延ループから出力される第２の可
変クロックとの位相を比較し、位相差に応じた第２の位
相比較結果信号を生成する第２の位相比較器と、前記第
２の位相比較結果信号を供給され、前記基準クロックと
前記第２の可変クロックとの位相を一致させる第２の遅
延制御信号を、前記第２の遅延ループを構成する複数の
可変遅延回路にそれぞれ与える第２の遅延制御回路とを
有することを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１７】図１は、本発明の実施の形態例の原理を示
す回路図である。この原理図には、例としてメモリ装置
の出力回路１の出力のタイミングを制御する内部制御ク
ロックＳ９を、基準となる外部クロックＣＬＫから（α
−Ａ）°の位相遅れに生成するＤＬＬ回路が示されてい
る。尚、位相Ａ°は、出力回路１の遅延時間に対応し、
内部制御クロックＳ９を外部クロックＣＬＫから（α−
Ａ）°の位相遅れにすることで、出力回路１の出力信号
Ｓ１０は、外部クロックからα°の位相遅れとなる。
す回路図である。この原理図には、例としてメモリ装置
の出力回路１の出力のタイミングを制御する内部制御ク
ロックＳ９を、基準となる外部クロックＣＬＫから（α
−Ａ）°の位相遅れに生成するＤＬＬ回路が示されてい
る。尚、位相Ａ°は、出力回路１の遅延時間に対応し、
内部制御クロックＳ９を外部クロックＣＬＫから（α−
Ａ）°の位相遅れにすることで、出力回路１の出力信号
Ｓ１０は、外部クロックからα°の位相遅れとなる。
【００１８】原理図では、外部クロックＣＬＫが、第１
の可変遅延回路２に与えられ、遅延制御信号Ｓ１２によ
り制御された遅延を有する内部制御クロックＳ９が出力
される。この遅延制御信号Ｓ１２は、以下のＤＬＬ回路
により生成される。外部クロックＣＬＫを３６０°また
はその整数倍（ｍ）遅延させたクロックＳ３が、遅延回
路６により生成され、位相比較及び遅延制御回路７に基
準クロックとして一方の入力に与えられる。更に、外部
クロックＣＬＫを、第２の可変遅延回路３、第３の可変
遅延回路４及びダミー出力回路５からなる遅延ループを
介して遅延させられたクロックＳ８が、位相比較及び遅
延制御回路７に可変クロックとしてもう一方の入力に与
えられる。これがＤＬＬ回路である。
の可変遅延回路２に与えられ、遅延制御信号Ｓ１２によ
り制御された遅延を有する内部制御クロックＳ９が出力
される。この遅延制御信号Ｓ１２は、以下のＤＬＬ回路
により生成される。外部クロックＣＬＫを３６０°また
はその整数倍（ｍ）遅延させたクロックＳ３が、遅延回
路６により生成され、位相比較及び遅延制御回路７に基
準クロックとして一方の入力に与えられる。更に、外部
クロックＣＬＫを、第２の可変遅延回路３、第３の可変
遅延回路４及びダミー出力回路５からなる遅延ループを
介して遅延させられたクロックＳ８が、位相比較及び遅
延制御回路７に可変クロックとしてもう一方の入力に与
えられる。これがＤＬＬ回路である。
【００１９】ＤＬＬ回路では、基準クロックＳ３の位相
に遅延ループを経由して生成された可変クロックＳ８の
位相が一致する様に、遅延制御信号Ｓ１２を生成する。
その遅延制御信号Ｓ１２により第二の可変遅延回路３の
遅延時間が制御される。更に、第３の可変遅延回路４
は、β（＝３６０×ｍ−α）°の遅延を検出するβ°遅
延制御回路８が生成する遅延制御信号Ｓ１４でその遅延
時間が制御される。従って、第３の可変遅延回路４は、
β°の遅延時間を有する様に制御される。ダミー出力回
路５は、出力回路１と同じＡ°の遅延時間を有する回路
である。
に遅延ループを経由して生成された可変クロックＳ８の
位相が一致する様に、遅延制御信号Ｓ１２を生成する。
その遅延制御信号Ｓ１２により第二の可変遅延回路３の
遅延時間が制御される。更に、第３の可変遅延回路４
は、β（＝３６０×ｍ−α）°の遅延を検出するβ°遅
延制御回路８が生成する遅延制御信号Ｓ１４でその遅延
時間が制御される。従って、第３の可変遅延回路４は、
β°の遅延時間を有する様に制御される。ダミー出力回
路５は、出力回路１と同じＡ°の遅延時間を有する回路
である。
【００２０】位相比較及び遅延制御回路７が、両入力ク
ロックＳ３とＳ８の位相が一致する様に遅延制御信号Ｓ
１２を生成する。従って、可変クロックＳ８は、基準ク
ロックＳ３と同様に、外部クロックＣＬＫから（３６０
×ｍ）°遅延する。そして、第３の可変遅延回路４は、
遅延制御信号Ｓ１４によりβ°の遅延時間を有するの
で、第２の可変遅延回路３は、外部クロックＣＬＫから
α°−Ａ°（＝３６０×ｍ−β−Ａ）°だけ遅延したク
ロックＳ５を生成する。
ロックＳ３とＳ８の位相が一致する様に遅延制御信号Ｓ
１２を生成する。従って、可変クロックＳ８は、基準ク
ロックＳ３と同様に、外部クロックＣＬＫから（３６０
×ｍ）°遅延する。そして、第３の可変遅延回路４は、
遅延制御信号Ｓ１４によりβ°の遅延時間を有するの
で、第２の可変遅延回路３は、外部クロックＣＬＫから
α°−Ａ°（＝３６０×ｍ−β−Ａ）°だけ遅延したク
ロックＳ５を生成する。
【００２１】上記の第２の可変遅延回路３の遅延制御を
行う遅延制御信号Ｓ１２により、同様の構成の第１の可
変遅延回路２の遅延時間を制御することにより、第１の
可変遅延回路２の出力クロックＳ９は、外部クロックＣ
ＬＫから（α−Ａ）°の位相遅れを有するよう制御され
る。
行う遅延制御信号Ｓ１２により、同様の構成の第１の可
変遅延回路２の遅延時間を制御することにより、第１の
可変遅延回路２の出力クロックＳ９は、外部クロックＣ
ＬＫから（α−Ａ）°の位相遅れを有するよう制御され
る。
【００２２】尚、ｍ＝１の時は、クロックＳ３は３６０
°遅延し、クロックＳ８は３６０°遅延し、β＝３６０
−αとなる。
°遅延し、クロックＳ８は３６０°遅延し、β＝３６０
−αとなる。
【００２３】図１に示した原理図では、第２の可変遅延
回路３と第３の可変遅延回路４とは、デジタル遅延回路
で構成される。そして、α°＞１８０°の場合は、β＝
３６０−αであるので、β°＜１８０°となる。ＤＬＬ
回路の遅延ループ内には第２及び第３の可変遅延回路し
か存在しないのでジッタの合計は最大でも２倍のジッタ
となり小さく抑えられる。従って、原理図のＤＬＬ回路
を利用して、遅延制御信号Ｓ１２により第１の可変遅延
回路２の遅延時間を制御することで、ジッタが少ないよ
り正確な内部制御クロックＳ９を生成することができ
る。
回路３と第３の可変遅延回路４とは、デジタル遅延回路
で構成される。そして、α°＞１８０°の場合は、β＝
３６０−αであるので、β°＜１８０°となる。ＤＬＬ
回路の遅延ループ内には第２及び第３の可変遅延回路し
か存在しないのでジッタの合計は最大でも２倍のジッタ
となり小さく抑えられる。従って、原理図のＤＬＬ回路
を利用して、遅延制御信号Ｓ１２により第１の可変遅延
回路２の遅延時間を制御することで、ジッタが少ないよ
り正確な内部制御クロックＳ９を生成することができ
る。
【００２４】図２は、実施の形態例の具体的なＤＬＬ回
路を示す図である。この例では、メモリ装置の出力回路
１の出力のタイミングを制御する内部制御クロックＳ９
を、基準となる外部クロックＣＬＫから（２７０−Ａ）
°の位相遅れに生成するＤＬＬ回路が示されている。即
ち、原理図のα＝２７０°の例である。従って、β＝９
０°となる。
路を示す図である。この例では、メモリ装置の出力回路
１の出力のタイミングを制御する内部制御クロックＳ９
を、基準となる外部クロックＣＬＫから（２７０−Ａ）
°の位相遅れに生成するＤＬＬ回路が示されている。即
ち、原理図のα＝２７０°の例である。従って、β＝９
０°となる。
【００２５】外部クロックＣＬＫは、入力バッファ１０
により内部に取り込まれ内部クロックＳ１が生成され
る。この入力バッファ１０での遅延をＢ°とする。内部
クロックＳ１は、第１の可変遅延回路２に供給され、そ
こで、後述する第１のＤＬＬ回路が生成する遅延制御信
号Ｓ１２で制御された遅延時間分遅延した内部制御クロ
ックＳ９が生成される。内部制御クロックＳ９は、外部
クロックＣＬＫより２７０°（正確には（２７０−Ａ）
°）位相が遅れたクロックとなる。出力回路１は、位相
がＡ°の遅延を有し、内部制御クロックＳ９を与えられ
てから、図示しないメモリセルからの読み出しデータを
出力信号Ｓ１０として生成する。即ち、出力信号Ｓ１０
は、外部クロックＣＬＫから２７０°の位相遅れを有す
る。
により内部に取り込まれ内部クロックＳ１が生成され
る。この入力バッファ１０での遅延をＢ°とする。内部
クロックＳ１は、第１の可変遅延回路２に供給され、そ
こで、後述する第１のＤＬＬ回路が生成する遅延制御信
号Ｓ１２で制御された遅延時間分遅延した内部制御クロ
ックＳ９が生成される。内部制御クロックＳ９は、外部
クロックＣＬＫより２７０°（正確には（２７０−Ａ）
°）位相が遅れたクロックとなる。出力回路１は、位相
がＡ°の遅延を有し、内部制御クロックＳ９を与えられ
てから、図示しないメモリセルからの読み出しデータを
出力信号Ｓ１０として生成する。即ち、出力信号Ｓ１０
は、外部クロックＣＬＫから２７０°の位相遅れを有す
る。
【００２６】上記の第１の可変遅延回路２の遅延時間を
制御する遅延制御信号Ｓ１２は、第２の可変遅延回路３
を含む遅延ループ回路と、第１の位相比較器１２、第１
の遅延制御回路１３により構成される第１のＤＬＬ回路
４０により生成される。内部クロックＳ１は、分周器１
１により例えば４分の１に分周され、その分周されたク
ロックＳ２が、第２の可変遅延回路３に供給される。第
２の可変遅延回路３も遅延制御信号Ｓ１２により制御さ
れた遅延時間を有する。第２の可変遅延回路３の出力ク
ロックＳ５は、更に第３の可変遅延回路４に供給され
る。第３の可変遅延回路４は、９０°の位相遅延に制御
され、クロックＳ６を出力する。クロックＳ６は、ダミ
ー出力回路５とダミー入力バッファ回路１４を経由し
て、可変クロックＳ８として、第１の位相比較器１２に
供給される。
制御する遅延制御信号Ｓ１２は、第２の可変遅延回路３
を含む遅延ループ回路と、第１の位相比較器１２、第１
の遅延制御回路１３により構成される第１のＤＬＬ回路
４０により生成される。内部クロックＳ１は、分周器１
１により例えば４分の１に分周され、その分周されたク
ロックＳ２が、第２の可変遅延回路３に供給される。第
２の可変遅延回路３も遅延制御信号Ｓ１２により制御さ
れた遅延時間を有する。第２の可変遅延回路３の出力ク
ロックＳ５は、更に第３の可変遅延回路４に供給され
る。第３の可変遅延回路４は、９０°の位相遅延に制御
され、クロックＳ６を出力する。クロックＳ６は、ダミ
ー出力回路５とダミー入力バッファ回路１４を経由し
て、可変クロックＳ８として、第１の位相比較器１２に
供給される。
【００２７】一方、分周器１１は、内部クロックＳ１を
４分の１に分周すると共に、内部クロックＳ１から３６
０°の位相遅れの基準クロックＳ３を生成する。例え
ば、分周器１１が、内部クロックＳ１の４分の１の周波
数を有し、パルス幅が内部クロックＳ１の１周期の長さ
を持つクロックＳ２を生成し、そのクロックＳ２の反転
クロックが基準クロックＳ３となる。
４分の１に分周すると共に、内部クロックＳ１から３６
０°の位相遅れの基準クロックＳ３を生成する。例え
ば、分周器１１が、内部クロックＳ１の４分の１の周波
数を有し、パルス幅が内部クロックＳ１の１周期の長さ
を持つクロックＳ２を生成し、そのクロックＳ２の反転
クロックが基準クロックＳ３となる。
【００２８】図３は、図２の回路のタイミングチャート
図である。外部クロックＣＬＫに対して、クロックＳ１
は入力バッファ１０の遅延であるＢ°遅れを有する。そ
して、分周器１１は、内部クロックＳ１の４倍の周期で
あり、内部クロックＳ１の１周期のクロック幅を有する
基準クロックＳ２を生成する。その結果、図３に示され
る通り、基準クロックＳ２の反転クロックＳ３は、その
立ち上がりエッジのタイミングが、内部クロックＳ２の
立ち上がりエッジのタイミングから、外部クロックＣＬ
Ｋの３６０°の位相遅れとなる。即ち、クロックＳ３は
外部クロックＣＬＫから３６０°＋Ｂ°の位相遅れであ
る。
図である。外部クロックＣＬＫに対して、クロックＳ１
は入力バッファ１０の遅延であるＢ°遅れを有する。そ
して、分周器１１は、内部クロックＳ１の４倍の周期で
あり、内部クロックＳ１の１周期のクロック幅を有する
基準クロックＳ２を生成する。その結果、図３に示され
る通り、基準クロックＳ２の反転クロックＳ３は、その
立ち上がりエッジのタイミングが、内部クロックＳ２の
立ち上がりエッジのタイミングから、外部クロックＣＬ
Ｋの３６０°の位相遅れとなる。即ち、クロックＳ３は
外部クロックＣＬＫから３６０°＋Ｂ°の位相遅れであ
る。
【００２９】第１の位相比較器１２は、かかる基準クロ
ックＳ３と可変クロックＳ８との位相を比較し、その位
相比較結果信号Ｓ１１を生成する。第１の遅延制御回路
１３は、位相比較結果信号Ｓ１１に従って、両クロック
Ｓ３，Ｓ８の位相が一致する様に遅延制御信号Ｓ１２を
生成する。そして、かかる遅延制御信号Ｓ１２により、
第２の可変遅延回路３の遅延時間が制御される。
ックＳ３と可変クロックＳ８との位相を比較し、その位
相比較結果信号Ｓ１１を生成する。第１の遅延制御回路
１３は、位相比較結果信号Ｓ１１に従って、両クロック
Ｓ３，Ｓ８の位相が一致する様に遅延制御信号Ｓ１２を
生成する。そして、かかる遅延制御信号Ｓ１２により、
第２の可変遅延回路３の遅延時間が制御される。
【００３０】第３の可変遅延回路４は、遅延制御信号Ｓ
１４により、外部クロックＣＬＫの９０°の位相遅れを
持つように制御される。この遅延制御信号Ｓ１４は、９
０°遅延制御回路８により生成される。９０°遅延制御
回路８は、第２のＤＬＬ回路を構成し、基準クロックＳ
２が与えられる４つの可変遅延回路１５〜１８と、第２
の位相比較器２０と、第２の遅延制御回路１９とからな
る。４つの可変遅延回路１５〜１８は並列に設けられ、
最終段の可変遅延回路１８の出力が可変クロックＳ４と
して第２の位相比較器２０に与えられる。更に、クロッ
クＳ２より３６０°の位相遅れのクロックＳ３が、基準
クロックとして第２の位相比較器２０の他方の入力とし
て与えられる。
１４により、外部クロックＣＬＫの９０°の位相遅れを
持つように制御される。この遅延制御信号Ｓ１４は、９
０°遅延制御回路８により生成される。９０°遅延制御
回路８は、第２のＤＬＬ回路を構成し、基準クロックＳ
２が与えられる４つの可変遅延回路１５〜１８と、第２
の位相比較器２０と、第２の遅延制御回路１９とからな
る。４つの可変遅延回路１５〜１８は並列に設けられ、
最終段の可変遅延回路１８の出力が可変クロックＳ４と
して第２の位相比較器２０に与えられる。更に、クロッ
クＳ２より３６０°の位相遅れのクロックＳ３が、基準
クロックとして第２の位相比較器２０の他方の入力とし
て与えられる。
【００３１】第２の位相比較器２０は、両クロックＳ
３，Ｓ４の位相を比較し、位相比較結果信号Ｓ１３を生
成する。第２の遅延制御回路１９は、位相比較結果信号
Ｓ１３をもとに、両クロックＳ３，Ｓ４の位相が一致す
る様に遅延制御信号Ｓ１４を生成する。その結果、４つ
の可変遅延回路１５〜１８は、それぞれ９０°の位相遅
れを有することになる。従って、同様の構成の第３の可
変遅延回路４も、遅延制御信号Ｓ１４により９０°の位
相遅れを有する。
３，Ｓ４の位相を比較し、位相比較結果信号Ｓ１３を生
成する。第２の遅延制御回路１９は、位相比較結果信号
Ｓ１３をもとに、両クロックＳ３，Ｓ４の位相が一致す
る様に遅延制御信号Ｓ１４を生成する。その結果、４つ
の可変遅延回路１５〜１８は、それぞれ９０°の位相遅
れを有することになる。従って、同様の構成の第３の可
変遅延回路４も、遅延制御信号Ｓ１４により９０°の位
相遅れを有する。
【００３２】上記した通り、第１のＤＬＬ回路では、遅
延ループでは合計で３６０°の遅延を有する様に制御さ
れる。そして、第３の可変遅延回路４が９０°の位相遅
れ、ダミー出力回路５がＡ°、ダミー入力バッファ回路
１４がＢ°の遅れを有するので、第２の可変遅延回路３
は、３６０°−（９０＋Ａ＋Ｂ）°＝（２７０−Ａ−
Ｂ）°の位相遅れを有する様に、遅延制御信号Ｓ１２に
より制御されることが理解される。クロックＳ２は、外
部クロックＣＬＫからＢ°遅延しているので、第２の可
変遅延回路３の出力クロックＳ５は、外部クロックＣＬ
Ｋから（２７０−Ａ）°遅れとなる。
延ループでは合計で３６０°の遅延を有する様に制御さ
れる。そして、第３の可変遅延回路４が９０°の位相遅
れ、ダミー出力回路５がＡ°、ダミー入力バッファ回路
１４がＢ°の遅れを有するので、第２の可変遅延回路３
は、３６０°−（９０＋Ａ＋Ｂ）°＝（２７０−Ａ−
Ｂ）°の位相遅れを有する様に、遅延制御信号Ｓ１２に
より制御されることが理解される。クロックＳ２は、外
部クロックＣＬＫからＢ°遅延しているので、第２の可
変遅延回路３の出力クロックＳ５は、外部クロックＣＬ
Ｋから（２７０−Ａ）°遅れとなる。
【００３３】従って、同じ遅延制御信号Ｓ１２により制
御される第１の可変遅延回路２の出力である内部制御ク
ロックＳ９も、外部クロックＣＬＫから（２７０−Ａ）
°の位相遅れを有する様に制御される。図３に示される
通り、内部制御クロックＳ９により出力のタイミングが
制御される出力回路１は、外部クロックＣＬＫから２７
０°の位相遅れを持つ出力信号Ｓ１０を生成する。
御される第１の可変遅延回路２の出力である内部制御ク
ロックＳ９も、外部クロックＣＬＫから（２７０−Ａ）
°の位相遅れを有する様に制御される。図３に示される
通り、内部制御クロックＳ９により出力のタイミングが
制御される出力回路１は、外部クロックＣＬＫから２７
０°の位相遅れを持つ出力信号Ｓ１０を生成する。
【００３４】図２に示された第１のＤＬＬ回路４０は、
可変遅延回路として第２の可変遅延回路３と第３の可変
遅延回路４とを有するのみである。従って、ＤＬＬ回路
全体の可変遅延回路のデジタル遅延回路のよるジッタの
最大値は、それぞれ可変遅延回路のジッタの２倍とな
る。従って、少ないジッタを有する遅延制御信号Ｓ１２
を生成することができる。更に、図２のＤＬＬ回路で
は、第３の可変遅延回路の遅延量を制御することで、ク
ロックＳ５を任意の位相にすることができる。
可変遅延回路として第２の可変遅延回路３と第３の可変
遅延回路４とを有するのみである。従って、ＤＬＬ回路
全体の可変遅延回路のデジタル遅延回路のよるジッタの
最大値は、それぞれ可変遅延回路のジッタの２倍とな
る。従って、少ないジッタを有する遅延制御信号Ｓ１２
を生成することができる。更に、図２のＤＬＬ回路で
は、第３の可変遅延回路の遅延量を制御することで、ク
ロックＳ５を任意の位相にすることができる。
【００３５】次に、上記のＤＬＬ回路を構成する、可変
遅延回路、遅延制御回路及び位相比較器の具体的回路例
を示す。
遅延回路、遅延制御回路及び位相比較器の具体的回路例
を示す。
【００３６】図４は、可変遅延回路の一例を示す回路図
である。可変遅延回路２，３，４，１５〜１８は同じ回
路構成を有する。遅延制御信号ｐ１〜ｐ（ｎ）によりそ
の遅延時間が選択される。この可変遅延回路は、入力端
子ＩＮに印加されるクロックを所定時間遅延させて出力
端子ＯＵＴに出力する。この例では、ｎ段の遅延回路と
なり、１段目はＮＡＮＤ711 、712 及びインバータ713
で構成され、２段目は、ＮＡＮＤ721 、722 及びインバ
ータ723 で構成され、以下同様にして、ｎ段目はＮＡＮ
Ｄ761 、762 及び763 で構成される。
である。可変遅延回路２，３，４，１５〜１８は同じ回
路構成を有する。遅延制御信号ｐ１〜ｐ（ｎ）によりそ
の遅延時間が選択される。この可変遅延回路は、入力端
子ＩＮに印加されるクロックを所定時間遅延させて出力
端子ＯＵＴに出力する。この例では、ｎ段の遅延回路と
なり、１段目はＮＡＮＤ711 、712 及びインバータ713
で構成され、２段目は、ＮＡＮＤ721 、722 及びインバ
ータ723 で構成され、以下同様にして、ｎ段目はＮＡＮ
Ｄ761 、762 及び763 で構成される。
【００３７】遅延制御信号ｐ１〜ｐ（ｎ）は、いずれか
１つがＨレベルになり、他は全てＬレベルになる。そし
て、Ｈレベルになった遅延制御信号ｐにより対応するＮ
ＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮ
に印加されるクロックを通過させる。他のＬレベルの遅
延制御信号ｐにより、対応する他のＮＡＮＤ711 、721
，...761が全て閉じられる。図示される通り、遅延制
御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入
力端子ＩＮから、インバータ701 、ＮＡＮＤ711、712
及びインバータ713 を経由して出力端子ＯＵＴまでの遅
延経路が形成される。従って、ゲート４段の遅延を有す
る。
１つがＨレベルになり、他は全てＬレベルになる。そし
て、Ｈレベルになった遅延制御信号ｐにより対応するＮ
ＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮ
に印加されるクロックを通過させる。他のＬレベルの遅
延制御信号ｐにより、対応する他のＮＡＮＤ711 、721
，...761が全て閉じられる。図示される通り、遅延制
御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入
力端子ＩＮから、インバータ701 、ＮＡＮＤ711、712
及びインバータ713 を経由して出力端子ＯＵＴまでの遅
延経路が形成される。従って、ゲート４段の遅延を有す
る。
【００３８】遅延制御信号ｐ２がＨレベルの時はＮＡＮ
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
【００３９】以下、図４中に示された通り、Ｈレベルの
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。これが可変遅延回路のジッ
タの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時
は、２＋２ｎ段のゲート数の遅延経路となる。
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。これが可変遅延回路のジッ
タの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時
は、２＋２ｎ段のゲート数の遅延経路となる。
【００４０】図５は、遅延制御回路の図である。図５に
は、遅延制御回路の一部分が示され、説明の都合上、可
変遅延回路の遅延制御信号ｐ１〜ｐ６が示されていると
する。この遅延制御回路には、位相比較器からの位相比
較結果である検出信号Ａ〜Ｄが与えられ、信号Ａ，Ｂに
よりＨレベルの遅延制御信号ｐが右側にシフトされ、検
出信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側に
シフトされる。
は、遅延制御回路の一部分が示され、説明の都合上、可
変遅延回路の遅延制御信号ｐ１〜ｐ６が示されていると
する。この遅延制御回路には、位相比較器からの位相比
較結果である検出信号Ａ〜Ｄが与えられ、信号Ａ，Ｂに
よりＨレベルの遅延制御信号ｐが右側にシフトされ、検
出信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側に
シフトされる。
【００４１】遅延制御回路の各段は、例えば１段目で
は、ＮＡＮＤゲート612 とインバータ613 からなるラッ
チ回路をそれぞれ有する。また、検出信号Ａ〜Ｄにより
ラッチ回路612 、613 の状態を強制的に反転させるトラ
ンジスタ614 、615 を有する。トランジスタ616 、617
は、反転の対象外の場合にトランジスタ614、615 によっ
てはラッチ回路が反転されないようにする為に設けられ
る。２段目〜６段目の回路も同様の構成である。これら
のトランジスタは全てＮチャネル型である。
は、ＮＡＮＤゲート612 とインバータ613 からなるラッ
チ回路をそれぞれ有する。また、検出信号Ａ〜Ｄにより
ラッチ回路612 、613 の状態を強制的に反転させるトラ
ンジスタ614 、615 を有する。トランジスタ616 、617
は、反転の対象外の場合にトランジスタ614、615 によっ
てはラッチ回路が反転されないようにする為に設けられ
る。２段目〜６段目の回路も同様の構成である。これら
のトランジスタは全てＮチャネル型である。
【００４２】今仮に、４段目の出力ｐ４がＨレベルの状
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
【００４３】そこで、仮に、検出信号ＣにＨレベルが与
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
【００４４】一方、仮に、検出信号ＢにＨレベルが与え
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路の遅延経路が短くなり遅延時間は短
くなるように制御される。
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路の遅延経路が短くなり遅延時間は短
くなるように制御される。
【００４５】更に、出力ｐ５またはｐ３がＨレベルにな
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
【００４６】図６は、位相比較器の詳細回路図である。
この位相比較器には、可変クロックＶａｒｉＣＬＫと基
準クロックＲｅｆＣＬＫのクロックの位相の関係を検出
する位相検出部５１を有する。この位相検出部５１は、
ＮＡＮＤゲート501 、502 及び503 、504 からなるラッ
チ回路を２つ有し、基準クロックＲｅｆＣＬＫに対して
可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間
以上進んでいる場合、（２）一定時間内程度の位相差の
関係にある場合、及び（３）一定時間以上遅れている場
合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより
上記３つの状態が検出される。
この位相比較器には、可変クロックＶａｒｉＣＬＫと基
準クロックＲｅｆＣＬＫのクロックの位相の関係を検出
する位相検出部５１を有する。この位相検出部５１は、
ＮＡＮＤゲート501 、502 及び503 、504 からなるラッ
チ回路を２つ有し、基準クロックＲｅｆＣＬＫに対して
可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間
以上進んでいる場合、（２）一定時間内程度の位相差の
関係にある場合、及び（３）一定時間以上遅れている場
合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより
上記３つの状態が検出される。
【００４７】サンプリングパルス発生部５２は、ＮＡＮ
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共
にＨレベルになる時にサンプリング信号をノードｎ９に
出力する。サンプリングラッチ回路部５３は、サンプリ
ング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリン
グゲート508 〜511 によりサンプリングし、ＮＡＮＤ51
2 、513 及び514 、515 からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共
にＨレベルになる時にサンプリング信号をノードｎ９に
出力する。サンプリングラッチ回路部５３は、サンプリ
ング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリン
グゲート508 〜511 によりサンプリングし、ＮＡＮＤ51
2 、513 及び514 、515 からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
【００４８】２分の１分周回路５４はＪＫフリップフロ
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
【００４９】図７は、図６の動作を示すタイミングチャ
ート図である。この図では、可変クロックＶａｒｉＣＬ
Ｋが基準クロックＲｅｆＣＬＫより進んでいる状態、両
クロックの位相が一致している状態、そして可変クロッ
クＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れ
る状態を順に示している。即ち、サンプリングパルスｎ
９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが
進んでいるので、それが検出され、パルスｎ１２に応答
して検出信号ＣがＨレベルで出力され、またパルスｎ１
１に応答して検出信号ＤがＨレベルで出力される。サン
プリングパルスがＳ３の時は、位相が一致して検出信号
Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパル
スＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬ
Ｋが遅れているので、それが検出され、パルスｎ１１に
応答して検出信号Ｂが或いはパルスｎ１２に応答して検
出信号ＡがそれぞれＨレベルになる。
ート図である。この図では、可変クロックＶａｒｉＣＬ
Ｋが基準クロックＲｅｆＣＬＫより進んでいる状態、両
クロックの位相が一致している状態、そして可変クロッ
クＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れ
る状態を順に示している。即ち、サンプリングパルスｎ
９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが
進んでいるので、それが検出され、パルスｎ１２に応答
して検出信号ＣがＨレベルで出力され、またパルスｎ１
１に応答して検出信号ＤがＨレベルで出力される。サン
プリングパルスがＳ３の時は、位相が一致して検出信号
Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパル
スＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬ
Ｋが遅れているので、それが検出され、パルスｎ１１に
応答して検出信号Ｂが或いはパルスｎ１２に応答して検
出信号ＡがそれぞれＨレベルになる。
【００５０】上記の動作を以下に順番に説明する。
【００５１】［サンプリングパルスＳ１］この期間で
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
【００５２】そして、両クロックＶａｒｉＣＬＫ、Ｒｅ
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
【００５３】デコーダ部５５では、ノードｎ５〜ｎ８の
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。
【００５４】［サンプリングパルスＳ２］上記の同様
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号であるＨレベル出力は左側に移動し、
可変遅延回路の遅延経路はより長くなる。
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号であるＨレベル出力は左側に移動し、
可変遅延回路の遅延経路はより長くなる。
【００５５】［サンプリングパルスＳ３］サンプリング
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
【００５６】いずれの場合でも、デコーダ部５５により
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。
【００５７】［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号ｐが右方向にシフト
し、可変遅延回路の遅延経路を短くして遅延時間を短く
する。そのため、可変クロックＶａｒｉＣＬＫが進む方
向に制御される。
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号ｐが右方向にシフト
し、可変遅延回路の遅延経路を短くして遅延時間を短く
する。そのため、可変クロックＶａｒｉＣＬＫが進む方
向に制御される。
【００５８】図８は、別のＤＬＬ回路の例を示す図であ
る。この例は、外部クロックＣＬＫより９０°位相遅れ
の内部制御クロックＳ２９を生成するＤＬＬ回路の例で
ある。外部クロックＣＬＫが入力バッファ１０により取
り込まれ、内部クロックＳ１が生成される。従って、内
部クロックＳ１は入力バッファ回路１０の遅延Ｂ°だけ
遅れている。この内部クロックＳ１は、第４の可変遅延
回路０１で遅延され、内部制御クロックＳ２９が生成さ
れる。内部制御クロックＳ２９は、正確には、外部クロ
ックＣＬＫから（９０−Ａ）°遅れたタイミングを有す
る。Ａ°は、出力回路１の遅延時間に相当する。
る。この例は、外部クロックＣＬＫより９０°位相遅れ
の内部制御クロックＳ２９を生成するＤＬＬ回路の例で
ある。外部クロックＣＬＫが入力バッファ１０により取
り込まれ、内部クロックＳ１が生成される。従って、内
部クロックＳ１は入力バッファ回路１０の遅延Ｂ°だけ
遅れている。この内部クロックＳ１は、第４の可変遅延
回路０１で遅延され、内部制御クロックＳ２９が生成さ
れる。内部制御クロックＳ２９は、正確には、外部クロ
ックＣＬＫから（９０−Ａ）°遅れたタイミングを有す
る。Ａ°は、出力回路１の遅延時間に相当する。
【００５９】このＤＬＬ回路は、第５の可変遅延回路１
０２、ダミー出力回路１０３、ダミー入力バッファ１０
４からなる遅延ループと、第３の位相比較器１０５及び
第３の遅延制御回路１０６で構成される。上記の可変遅
延回路、遅延制御回路、位相比較器は、図４〜７で示し
た回路と同じである。位相比較器１０５に入力される基
準クロックＳ３５は、内部クロックＳ１を分周器１１３
で分周したクロックＳ２を９０°遅延させたクロックで
あり、可変クロックＳ２８は、遅延ループの出力であ
る。
０２、ダミー出力回路１０３、ダミー入力バッファ１０
４からなる遅延ループと、第３の位相比較器１０５及び
第３の遅延制御回路１０６で構成される。上記の可変遅
延回路、遅延制御回路、位相比較器は、図４〜７で示し
た回路と同じである。位相比較器１０５に入力される基
準クロックＳ３５は、内部クロックＳ１を分周器１１３
で分周したクロックＳ２を９０°遅延させたクロックで
あり、可変クロックＳ２８は、遅延ループの出力であ
る。
【００６０】９０°ＤＬＬ回路１２０は、４つの可変遅
延回路１０７〜１１０、第４の位相比較器１１１、第４
の遅延制御回路１１２で構成される。この構成は、図２
で示した９０°ＤＤＬ回路８と同じである。分周器１１
３により分周され、３６０°位相遅れのクロックＳ３が
基準クロックとして第４の位相比較器１１１に与えら
れ、クロックＳ２を４つの可変遅延回路１０７〜１１０
で遅延させたクロックＳ２４が可変クロックとして与え
られる。従って、第４の遅延制御回路１１２が、両クロ
ックＳ３，Ｓ２４の位相を合わせるように遅延制御信号
Ｓ３４を生成すれば、１つの可変遅延回路１０７〜１１
０は、それぞれ９０°の位相遅延を有することになる。
このクロックＳ２から９０°（外部クロックから９０°
＋Ｂ°）遅延したクロックＳ３５が、第３の位相比較器
１０５の基準クロックとして与えられる。
延回路１０７〜１１０、第４の位相比較器１１１、第４
の遅延制御回路１１２で構成される。この構成は、図２
で示した９０°ＤＤＬ回路８と同じである。分周器１１
３により分周され、３６０°位相遅れのクロックＳ３が
基準クロックとして第４の位相比較器１１１に与えら
れ、クロックＳ２を４つの可変遅延回路１０７〜１１０
で遅延させたクロックＳ２４が可変クロックとして与え
られる。従って、第４の遅延制御回路１１２が、両クロ
ックＳ３，Ｓ２４の位相を合わせるように遅延制御信号
Ｓ３４を生成すれば、１つの可変遅延回路１０７〜１１
０は、それぞれ９０°の位相遅延を有することになる。
このクロックＳ２から９０°（外部クロックから９０°
＋Ｂ°）遅延したクロックＳ３５が、第３の位相比較器
１０５の基準クロックとして与えられる。
【００６１】第３の位相比較器１０５では、外部クロッ
クＣＬＫから（９０＋Ｂ）°遅延したクロックＳ３５と
可変クロックＳ２８とを比較し、位相比較結果信号Ｓ３
１を生成する。第３の遅延制御回路１０６は、位相比較
結果信号Ｓ３１に従い、両クロックの位相が一致するよ
うに遅延制御信号Ｓ３２を生成し、第５及び第４の可変
遅延回路の遅延を制御する。その結果、第５の可変遅延
回路１０２の出力Ｓ２５は、外部クロックＣＬＫから
（９０−Ａ）°の位相遅れとなる。同様に、内部制御ク
ロックＳ２９も、外部クロックＣＬＫから（９０−Ａ）
°の位相遅れとなり、出力回路１の出力Ｓ３０は、外部
クロックＣＬＫから９０°の位相遅れとなる。
クＣＬＫから（９０＋Ｂ）°遅延したクロックＳ３５と
可変クロックＳ２８とを比較し、位相比較結果信号Ｓ３
１を生成する。第３の遅延制御回路１０６は、位相比較
結果信号Ｓ３１に従い、両クロックの位相が一致するよ
うに遅延制御信号Ｓ３２を生成し、第５及び第４の可変
遅延回路の遅延を制御する。その結果、第５の可変遅延
回路１０２の出力Ｓ２５は、外部クロックＣＬＫから
（９０−Ａ）°の位相遅れとなる。同様に、内部制御ク
ロックＳ２９も、外部クロックＣＬＫから（９０−Ａ）
°の位相遅れとなり、出力回路１の出力Ｓ３０は、外部
クロックＣＬＫから９０°の位相遅れとなる。
【００６２】図８に示されたＤＬＬ回路は、４つの可変
遅延回路１０７〜１１０の出力を適宜選択することで、
内部制御クロックＳ２９の遅延を、９０°、１８０°、
２７０°、３６０°にすることができる。また、可変遅
延回路１０７〜１１０を介さずにクロックＳ２を第３の
位相比較器の基準クロックとすることで、位相差０°の
内部制御クロックＳ２９を生成することができる。
遅延回路１０７〜１１０の出力を適宜選択することで、
内部制御クロックＳ２９の遅延を、９０°、１８０°、
２７０°、３６０°にすることができる。また、可変遅
延回路１０７〜１１０を介さずにクロックＳ２を第３の
位相比較器の基準クロックとすることで、位相差０°の
内部制御クロックＳ２９を生成することができる。
【００６３】上記した様に、３番目の可変遅延回路１０
９の出力を第３の位相比較器１０５の基準クロックとし
て使用すると、外部クロックＣＬＫから（２７０−Ａ）
°遅延した内部制御クロックＳ２９を生成することがで
きる。但し、その場合は、ＤＬＬ回路内に、第５の可変
遅延回路１０２に加えて、３つの可変遅延回路１０７，
１０８，１０９を有することになる。それぞれの可変遅
延回路がジッタを有し、ＤＬＬ回路の合計のジッタは、
最大で１つの可変遅延回路の４倍になる。可変遅延回路
は、図４に示した例では、２段のゲート毎の遅延時間の
分解能を有する。従って、その中間の遅延特性が要求さ
れる時に、２段のゲートの遅延時間分のジッタが発生す
る。従って、ＤＬＬ回路内に可変遅延回路が多く存在す
ると、それらのジッタが相乗されて、トータルでは大き
なジッタとなる。かかるジッタは、内部制御クロックＳ
２９のタイミングの誤差となるので、できるだけ小さく
することが望まれる。
９の出力を第３の位相比較器１０５の基準クロックとし
て使用すると、外部クロックＣＬＫから（２７０−Ａ）
°遅延した内部制御クロックＳ２９を生成することがで
きる。但し、その場合は、ＤＬＬ回路内に、第５の可変
遅延回路１０２に加えて、３つの可変遅延回路１０７，
１０８，１０９を有することになる。それぞれの可変遅
延回路がジッタを有し、ＤＬＬ回路の合計のジッタは、
最大で１つの可変遅延回路の４倍になる。可変遅延回路
は、図４に示した例では、２段のゲート毎の遅延時間の
分解能を有する。従って、その中間の遅延特性が要求さ
れる時に、２段のゲートの遅延時間分のジッタが発生す
る。従って、ＤＬＬ回路内に可変遅延回路が多く存在す
ると、それらのジッタが相乗されて、トータルでは大き
なジッタとなる。かかるジッタは、内部制御クロックＳ
２９のタイミングの誤差となるので、できるだけ小さく
することが望まれる。
【００６４】図２に示したＤＬＬ回路では、遅延時間が
１８０°を超える２７０°であるが、その内部には、２
つの可変遅延回路３，４が設けられるだけであり、図８
のＤＬＬ回路と同等のジッタのレベルである。
１８０°を超える２７０°であるが、その内部には、２
つの可変遅延回路３，４が設けられるだけであり、図８
のＤＬＬ回路と同等のジッタのレベルである。
【００６５】図９は、図２と図８のＤＤＬ回路回路がＳ
ＤＲＡＭに適用された場合の具体例を示す図である。こ
の例では、コラム系の回路２０がパイプライン構成され
る。共通のアドレス端子Ａｄｄから行アドレスとコラム
アドレスとが供給されるが、最初の外部クロックＣＬＫ
に同期して供給された行アドレスは、行アドレスバッフ
ァ２３に取り込まれ、増幅され、行デコーダ２４に供給
される。行デコーダ２４により選択されたワード線ＷＬ
が駆動され、メモリセル２６が選択される。メモリセル
２６のデータはビット線ＢＬ，／ＢＬの一方に出力さ
れ、他方のレファレンス電圧と共に、センスアンプ２７
で増幅される。ここまでが、行アドレス側の回路の動作
である。
ＤＲＡＭに適用された場合の具体例を示す図である。こ
の例では、コラム系の回路２０がパイプライン構成され
る。共通のアドレス端子Ａｄｄから行アドレスとコラム
アドレスとが供給されるが、最初の外部クロックＣＬＫ
に同期して供給された行アドレスは、行アドレスバッフ
ァ２３に取り込まれ、増幅され、行デコーダ２４に供給
される。行デコーダ２４により選択されたワード線ＷＬ
が駆動され、メモリセル２６が選択される。メモリセル
２６のデータはビット線ＢＬ，／ＢＬの一方に出力さ
れ、他方のレファレンス電圧と共に、センスアンプ２７
で増幅される。ここまでが、行アドレス側の回路の動作
である。
【００６６】その後、コラムアドレスが外部クロックＣ
ＬＫに同期してアドレス端子Ａｄｄに供給され、コラム
アドレスバッファ２８で増幅される。そのアドレス信号
はコラムデコーダ２９でデコードされ、センスアンプ２
７のうち選択されたセンスアンプがデータバス線対Ｄ
Ｂ，／ＤＢに接続される。そして、データバス線対Ｄ
Ｂ，／ＤＢのデータが、データバスアンプ３０で更に増
幅される。コラム系の回路２０のうち、ここまでの回路
が例えば初段のパイプライン回路に対応する。
ＬＫに同期してアドレス端子Ａｄｄに供給され、コラム
アドレスバッファ２８で増幅される。そのアドレス信号
はコラムデコーダ２９でデコードされ、センスアンプ２
７のうち選択されたセンスアンプがデータバス線対Ｄ
Ｂ，／ＤＢに接続される。そして、データバス線対Ｄ
Ｂ，／ＤＢのデータが、データバスアンプ３０で更に増
幅される。コラム系の回路２０のうち、ここまでの回路
が例えば初段のパイプライン回路に対応する。
【００６７】外部クロックＣＬＫは、一旦クロック入力
バッファ１０で増幅されてから、内部クロック生成回路
であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック
・ループ) 回路２２に与えられる。ＤＬＬ回路２２で
は、外部クロックに対して出力回路１の遅延時間Ａ°に
相当する時間だけ進んだ位相を有する内部クロックｉ−
ｃｌｋが生成される。このＤＬＬ回路は、例えば図８で
説明した構成である。内部クロックｉ−ｃｌｋは、パイ
プラインゲート１３に供給され、内部クロックｉ−ｃｌ
ｋに同期してパイプラインゲート１３が開かれる。
バッファ１０で増幅されてから、内部クロック生成回路
であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック
・ループ) 回路２２に与えられる。ＤＬＬ回路２２で
は、外部クロックに対して出力回路１の遅延時間Ａ°に
相当する時間だけ進んだ位相を有する内部クロックｉ−
ｃｌｋが生成される。このＤＬＬ回路は、例えば図８で
説明した構成である。内部クロックｉ−ｃｌｋは、パイ
プラインゲート１３に供給され、内部クロックｉ−ｃｌ
ｋに同期してパイプラインゲート１３が開かれる。
【００６８】更に、データバスコントロール回路３１
は、第二段のパイプライン回路に対応し、データバス選
択等の所定の制御動作が行われる。そして、更にパイプ
ラインゲート１５が制御クロックｉーｃｌｋ２に同期し
て開かれ、データバスコントロール回路３１の出力信号
が出力回路１に与えられる。そして、出力回路１から読
み出しデータがデータ出力端子ＤＱに出力される。
は、第二段のパイプライン回路に対応し、データバス選
択等の所定の制御動作が行われる。そして、更にパイプ
ラインゲート１５が制御クロックｉーｃｌｋ２に同期し
て開かれ、データバスコントロール回路３１の出力信号
が出力回路１に与えられる。そして、出力回路１から読
み出しデータがデータ出力端子ＤＱに出力される。
【００６９】内部クロックＳ１は、更に、図２で示した
ＤＬＬ回路３４と図８で示したＤＬＬ回路３３に与えら
れる。それぞれのＤＬＬ回路から、外部クロックＣＬＫ
から（２７０−Ａ）°遅れの制御クロックＳ９と、（９
０−Ａ）°遅れの制御クロックＳ２９とが生成される。
ＤＬＬ回路３４と図８で示したＤＬＬ回路３３に与えら
れる。それぞれのＤＬＬ回路から、外部クロックＣＬＫ
から（２７０−Ａ）°遅れの制御クロックＳ９と、（９
０−Ａ）°遅れの制御クロックＳ２９とが生成される。
【００７０】図１０は、図９のＳＤＲＡＭのタイミング
チャート図である。この図に示される通り、外部クロッ
クＣＬＫに対して、制御クロックＳ９とＳ２９が生成さ
れる。そして、クロック合成回路３５により、両クロッ
クＳ９，Ｓ２９の立ち上がりエッジを有する２倍の周波
数の制御クロックｉ−ｃｌｋ２が生成される。この制御
クロックｉ−ｃｌｋ２により、パイプラインゲート１５
が開かれて、読み出しデータが出力回路１からＤＱ端子
に出力される。図１０に示される通り、制御クロックＳ
９とＳ２９を生成することで、出力回路１からの出力の
レートを外部クロックＣＬＫの２倍にすることができ
る。
チャート図である。この図に示される通り、外部クロッ
クＣＬＫに対して、制御クロックＳ９とＳ２９が生成さ
れる。そして、クロック合成回路３５により、両クロッ
クＳ９，Ｓ２９の立ち上がりエッジを有する２倍の周波
数の制御クロックｉ−ｃｌｋ２が生成される。この制御
クロックｉ−ｃｌｋ２により、パイプラインゲート１５
が開かれて、読み出しデータが出力回路１からＤＱ端子
に出力される。図１０に示される通り、制御クロックＳ
９とＳ２９を生成することで、出力回路１からの出力の
レートを外部クロックＣＬＫの２倍にすることができ
る。
【００７１】
【発明の効果】以上説明した通り、本発明によれば、基
準となるクロックから１８０°以上の位相遅れを有する
クロックを生成する為のＤＬＬ回路において、１８０°
以上の遅延を生成する複数の可変遅延回路を使用せず
に、第２の可変遅延回路と第３の可変遅延回路とで所望
のクロックを生成することができる。従って、ＤＬＬ回
路のデジタル可変遅延回路内のジッタの合計を少なくす
ることができ、より正確な位相遅れを有する制御クロッ
クを生成することができる。
準となるクロックから１８０°以上の位相遅れを有する
クロックを生成する為のＤＬＬ回路において、１８０°
以上の遅延を生成する複数の可変遅延回路を使用せず
に、第２の可変遅延回路と第３の可変遅延回路とで所望
のクロックを生成することができる。従って、ＤＬＬ回
路のデジタル可変遅延回路内のジッタの合計を少なくす
ることができ、より正確な位相遅れを有する制御クロッ
クを生成することができる。
【図１】本発明の原理を示す回路図である。
【図２】実施の形態例の具体的なＤＬＬ回路を示す図で
ある。
ある。
【図３】図２の回路のタイミングチャート図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の図である。
【図６】位相比較器の詳細回路図である。
【図７】図６の動作を示すタイミングチャート図であ
る。
る。
【図８】別のＤＬＬ回路の例を示す図である。
【図９】ＤＤＬ回路回路がＳＤＲＡＭに適用された場合
の具体例を示す図である。
の具体例を示す図である。
【図１０】図９のＳＤＲＡＭのタイミングチャート図で
ある。
ある。
１ 出力回路 ２ 第１の可変遅延回路 ３ 第２の可変遅延回路 ４ 第３の可変遅延回路 ５ ダミー出力回路 １０ 入力バッファ １２ 第１の位相比較器 １３ 第１の遅延制御回路 １４ ダミー入力バッファ １５〜１８ 可変遅延回路 １９ 第２の遅延制御回路 ２０ 第２に位相比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３５４Ｃ
Claims (9)
- 【請求項１】第１のクロックから所定の位相α°遅延し
た制御クロックを生成するＤＬＬ回路において、 前記第１のクロックが入力され、前記制御クロックを生
成する第１の可変遅延回路と、 前記第１のクロックが入力され、第２の可変遅延回路と
第３の可変遅延回路とが直列に接続された第１の遅延ル
ープと、 前記第１のクロックから３６０°の整数倍の位相遅れの
基準クロックと、前記第１の遅延ループから出力される
第１の可変クロックとの位相を比較し、位相差に応じた
第１の位相比較結果信号を生成する第１の位相比較器
と、 前記第１の位相比較結果信号を供給され、前記基準クロ
ックと前記第１の可変クロックとの位相を一致させる第
１の遅延制御信号を前記第２の可変遅延回路及び第１の
可変遅延回路に供給する第１の遅延制御回路と、 第３の可変遅延回路に前記第１のクロックのβ°（＝３
６０°−α°）の遅延時間を与える第２の遅延制御信号
を生成するβ°検出回路とを有することを特徴とするＤ
ＬＬ回路。 - 【請求項２】請求項１において、 前記β°検出回路は、 前記第１のクロックが入力され、複数の可変遅延回路が
直列に接続された第２の遅延ループと、 前記基準クロックと前記第２の遅延ループから出力され
る第２の可変クロックとの位相を比較し、位相差に応じ
た第２の位相比較結果信号を生成する第２の位相比較器
と、 前記第２の位相比較結果信号を供給され、前記基準クロ
ックと前記第２の可変クロックとの位相を一致させる第
２の遅延制御信号を、前記第２の遅延ループを構成する
複数の可変遅延回路にそれぞれ与える第２の遅延制御回
路とを有することを特徴とするＤＬＬ回路。 - 【請求項３】請求項２または３において、 前記β°が１８０°を超えることを特徴とするＤＤＬ回
路。 - 【請求項４】請求項２または３において、 前記可変遅延回路は、複数の論理ゲートを直列接続して
構成され、前記遅延制御信号により、前記論理ゲートの
段数が可変設定されることを特徴とするＤＬＬ回路。 - 【請求項５】請求項２または３において、 更に、外部クロックが供給され、前記第１のクロックを
出力する入力バッファと、 前記第１の可変遅延回路が生成する前記制御クロックが
供給され、該制御クロックのタイミングで所定の出力を
生成する出力回路と、 前記第１の遅延ループ内に設けられ、前記入力バッファ
と同等の遅延時間を有するダミー入力バッファ及び前記
出力回路と同等の遅延時間を有するダミー出力回路とを
有することを特徴とするＤＬＬ回路。 - 【請求項６】外部クロックから所定の位相α°遅延した
データ出力を生成する半導体記憶装置において、 制御クロックを供給され、前記データ出力を生成する出
力回路と、 前記外部クロックが供給され、第１のクロックを出力す
る入力バッファと、 前記第１のクロックが入力され、第１の遅延制御信号に
より制御され、前記制御クロックを生成する第１の可変
遅延回路と、 前記第１の遅延制御信号を生成するＤＬＬ回路とを有
し、 前記ＤＬＬ回路は、 前記第１のクロックが入力され、第２の可変遅延回路と
第３の可変遅延回路とが直列に接続された第１の遅延ル
ープと、 前記第１のクロックから３６０°の整数倍の位相遅れの
基準クロックと、前記第１の遅延ループから出力される
第１の可変クロックとの位相を比較し、位相差に応じた
第１の位相比較結果信号を生成する第１の位相比較器
と、 前記第１の位相比較結果信号を供給され、前記基準クロ
ックと前記第１の可変クロックとの位相を一致させる前
記第１の遅延制御信号を前記第２の可変遅延回路及び第
１の可変遅延回路に供給する第１の遅延制御回路と、 第３の可変遅延回路に前記第１のクロックのβ°（＝３
６０°−α°）の遅延時間を与える第２の遅延制御信号
を生成するβ°検出回路とを有することを特徴とする半
導体記憶装置。 - 【請求項７】請求項６において、 前記β°検出回路は、 前記第１のクロックが入力され、複数の可変遅延回路が
直列に接続された第２の遅延ループと、 前記基準クロックと前記第２の遅延ループから出力され
る第２の可変クロックとの位相を比較し、位相差に応じ
た第２の位相比較結果信号を生成する第２の位相比較器
と、 前記第２の位相比較結果信号を供給され、前記基準クロ
ックと前記第２の可変クロックとの位相を一致させる第
２の遅延制御信号を、前記第２の遅延ループを構成する
複数の可変遅延回路にそれぞれ与える第２の遅延制御回
路とを有することを特徴とする半導体記憶装置。 - 【請求項８】請求項６または７において、 前記β°が１８０°を超えることを特徴とする半導体記
憶装置。 - 【請求項９】請求項６または７において、 前記第１の遅延ループ内に設けられ、前記入力バッファ
と同等の遅延時間を有するダミー入力バッファ及び前記
出力回路と同等の遅延時間を有するダミー出力回路とを
有することを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24371497A JP3901297B2 (ja) | 1997-09-09 | 1997-09-09 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
| US09/019,197 US5939913A (en) | 1997-09-09 | 1998-02-05 | DLL circuit and semiconductor memory device using same |
| TW087101758A TW441188B (en) | 1997-09-09 | 1998-02-10 | DLL circuit and semiconductor memory device using same |
| KR1019980007809A KR100266960B1 (ko) | 1997-09-09 | 1998-03-10 | Dll 회로 및 그것을 이용한 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24371497A JP3901297B2 (ja) | 1997-09-09 | 1997-09-09 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186545A true JPH1186545A (ja) | 1999-03-30 |
| JP3901297B2 JP3901297B2 (ja) | 2007-04-04 |
Family
ID=17107903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24371497A Expired - Fee Related JP3901297B2 (ja) | 1997-09-09 | 1997-09-09 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5939913A (ja) |
| JP (1) | JP3901297B2 (ja) |
| KR (1) | KR100266960B1 (ja) |
| TW (1) | TW441188B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| JP2002232274A (ja) * | 2001-02-01 | 2002-08-16 | Nec Corp | ２段階可変長遅延回路 |
| JP2003101409A (ja) * | 2001-09-19 | 2003-04-04 | Elpida Memory Inc | 半導体集積回路装置及び遅延ロックループ装置 |
| US6703879B2 (en) | 2000-07-24 | 2004-03-09 | Renesas Technology Corporation | Clock generation circuit, control method of clock generation circuit and semiconductor memory device |
| US6940325B2 (en) | 2003-04-23 | 2005-09-06 | Hynix Semiconductor Inc. | DLL circuit |
| KR100529037B1 (ko) * | 2003-07-29 | 2005-11-17 | 주식회사 하이닉스반도체 | 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법 |
| US6987408B2 (en) | 2003-05-30 | 2006-01-17 | Hynix Semiconductor Inc. | Digital delay locked loop and control method thereof |
| US7116146B2 (en) | 2004-03-29 | 2006-10-03 | Fujitsu Limited | Digital DLL device, digital DLL control method, and digital DLL control program |
| JP2007116574A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | Ｄｌｌ回路及びこれらを備えた半導体装置 |
| US7711973B2 (en) | 2005-01-31 | 2010-05-04 | Fujitsu Limited | Synchronous data transfer circuit, computer system and memory system |
| US7884659B2 (en) | 2008-12-26 | 2011-02-08 | Hynix Semiconductor Inc. | Phase mixer and delay locked loop including the same |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3560780B2 (ja) * | 1997-07-29 | 2004-09-02 | 富士通株式会社 | 可変遅延回路及び半導体集積回路装置 |
| JP3497710B2 (ja) * | 1997-11-07 | 2004-02-16 | 富士通株式会社 | 半導体装置 |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP3789629B2 (ja) * | 1998-01-27 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP3349943B2 (ja) * | 1998-03-03 | 2002-11-25 | 日本電気株式会社 | 半導体装置 |
| CN1154111C (zh) * | 1998-04-01 | 2004-06-16 | 睦塞德技术公司 | 异步流水线半导体存储器 |
| JP3320651B2 (ja) * | 1998-05-06 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
| US6100733A (en) * | 1998-06-09 | 2000-08-08 | Siemens Aktiengesellschaft | Clock latency compensation circuit for DDR timing |
| JP3644827B2 (ja) * | 1998-08-14 | 2005-05-11 | 富士通株式会社 | 外部負荷を考慮したｄｌｌ回路 |
| JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP3640816B2 (ja) * | 1998-11-20 | 2005-04-20 | 富士通株式会社 | 半導体集積回路装置 |
| JP4114291B2 (ja) * | 1999-01-20 | 2008-07-09 | ソニー株式会社 | 半導体装置およびその構成方法 |
| JP4190662B2 (ja) * | 1999-06-18 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びタイミング制御回路 |
| US6240042B1 (en) * | 1999-09-02 | 2001-05-29 | Micron Technology, Inc. | Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal |
| JP4122659B2 (ja) * | 1999-10-18 | 2008-07-23 | ソニー株式会社 | 発振信号生成装置及び発振信号生成方法 |
| KR20010064098A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 아날로그 지연기를 부착시킨 디지털 지연고정루프 |
| US6373778B1 (en) | 2000-01-28 | 2002-04-16 | Mosel Vitelic, Inc. | Burst operations in memories |
| US6191997B1 (en) | 2000-03-10 | 2001-02-20 | Mosel Vitelic Inc. | Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel. |
| KR100640568B1 (ko) * | 2000-03-16 | 2006-10-31 | 삼성전자주식회사 | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 |
| JP3984412B2 (ja) * | 2000-05-26 | 2007-10-03 | 富士通株式会社 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| JP3605033B2 (ja) * | 2000-11-21 | 2004-12-22 | Ｎｅｃエレクトロニクス株式会社 | 固定長遅延生成回路 |
| DE10130508B4 (de) * | 2001-06-25 | 2005-10-27 | Infineon Technologies Ag | Verzögerungsregelkreis mit komplementäre Signale erzeugender Verzögerungseinheit |
| DE10149192B4 (de) * | 2001-10-05 | 2005-07-14 | Infineon Technologies Ag | Vorrichtung zum Erzeugen von Speicher-internen Befehlssignalen aus einem Speicheroperationsbefehl |
| KR100424181B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 |
| KR100548549B1 (ko) * | 2001-12-31 | 2006-02-02 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
| KR100477809B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| KR100526349B1 (ko) * | 2002-11-14 | 2005-11-08 | 엘지전자 주식회사 | 위상 검출회로 |
| DE10261409B4 (de) * | 2002-12-30 | 2006-05-11 | Infineon Technologies Ag | Verzögerungsregelschleife und Verfahren zur Verzögerungsregelung |
| DE10320792B3 (de) * | 2003-04-30 | 2004-10-07 | Infineon Technologies Ag | Vorrichtung zur Synchronisation von Taktsignalen |
| KR100732760B1 (ko) * | 2005-06-29 | 2007-06-27 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
| KR100672033B1 (ko) * | 2005-10-14 | 2007-01-19 | 삼성전자주식회사 | 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법 |
| KR100868015B1 (ko) | 2007-02-12 | 2008-11-11 | 주식회사 하이닉스반도체 | 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치 |
| US8595668B1 (en) * | 2012-09-26 | 2013-11-26 | Lsi Corporation | Circuits and methods for efficient clock and data delay configuration for faster timing closure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815016A (en) * | 1994-09-02 | 1998-09-29 | Xilinx, Inc. | Phase-locked delay loop for clock correction |
| US5712884A (en) * | 1995-03-31 | 1998-01-27 | Samsung Electronics Co., Ltd. | Data receiving method and circuit of digital communication system |
| US5642082A (en) * | 1996-06-20 | 1997-06-24 | Altera Corporation | Loop filter level detection circuit and method |
-
1997
- 1997-09-09 JP JP24371497A patent/JP3901297B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/019,197 patent/US5939913A/en not_active Expired - Lifetime
- 1998-02-10 TW TW087101758A patent/TW441188B/zh not_active IP Right Cessation
- 1998-03-10 KR KR1019980007809A patent/KR100266960B1/ko not_active IP Right Cessation
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
| US6703879B2 (en) | 2000-07-24 | 2004-03-09 | Renesas Technology Corporation | Clock generation circuit, control method of clock generation circuit and semiconductor memory device |
| JP2002232274A (ja) * | 2001-02-01 | 2002-08-16 | Nec Corp | ２段階可変長遅延回路 |
| JP2003101409A (ja) * | 2001-09-19 | 2003-04-04 | Elpida Memory Inc | 半導体集積回路装置及び遅延ロックループ装置 |
| US6940325B2 (en) | 2003-04-23 | 2005-09-06 | Hynix Semiconductor Inc. | DLL circuit |
| US6987408B2 (en) | 2003-05-30 | 2006-01-17 | Hynix Semiconductor Inc. | Digital delay locked loop and control method thereof |
| CN100419912C (zh) * | 2003-05-30 | 2008-09-17 | 海力士半导体有限公司 | 数字延迟锁定回路及其控制方法 |
| KR100529037B1 (ko) * | 2003-07-29 | 2005-11-17 | 주식회사 하이닉스반도체 | 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법 |
| US7116146B2 (en) | 2004-03-29 | 2006-10-03 | Fujitsu Limited | Digital DLL device, digital DLL control method, and digital DLL control program |
| US7298192B2 (en) | 2004-03-29 | 2007-11-20 | Fujitsu Limited | Digital DLL device, digital DLL control method, and digital DLL control program |
| US7711973B2 (en) | 2005-01-31 | 2010-05-04 | Fujitsu Limited | Synchronous data transfer circuit, computer system and memory system |
| JP2007116574A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | Ｄｌｌ回路及びこれらを備えた半導体装置 |
| US7477083B2 (en) | 2005-10-24 | 2009-01-13 | Elpida Memory, Inc. | DLL circuit feeding back ZQ calibration result, and semiconductor device incorporating the same |
| US7884659B2 (en) | 2008-12-26 | 2011-02-08 | Hynix Semiconductor Inc. | Phase mixer and delay locked loop including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100266960B1 (ko) | 2000-09-15 |
| JP3901297B2 (ja) | 2007-04-04 |
| US5939913A (en) | 1999-08-17 |
| KR19990029128A (ko) | 1999-04-26 |
| TW441188B (en) | 2001-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3901297B2 (ja) | Ｄｌｌ回路及びそれを利用した半導体記憶装置 | |
| US5973525A (en) | Integrated circuit device | |
| JP3993717B2 (ja) | 半導体集積回路装置 | |
| JP3769940B2 (ja) | 半導体装置 | |
| US6259288B1 (en) | Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit | |
| US6194930B1 (en) | DLL circuit | |
| US7830189B2 (en) | DLL circuit and control method therefor | |
| US20020021157A1 (en) | Variable delay circuit and semiconductor integrated circuit device | |
| JP3481065B2 (ja) | 位相比較回路および半導体集積回路 | |
| KR100631166B1 (ko) | 지연고정 시간을 줄인 레지스터 제어 지연고정루프 | |
| US7675797B2 (en) | CAS latency circuit and semiconductor memory device including the same | |
| JP3335537B2 (ja) | 半導体集積回路 | |
| JP3481148B2 (ja) | Ｄｌｌ回路を有する集積回路装置 | |
| US7298667B2 (en) | Latency control circuit and method of latency control | |
| JPH10112182A (ja) | 半導体装置、半導体装置システム及びディジタル遅延回路 | |
| CN112397116A (zh) | 与时钟信号同步的信号生成电路及使用其的半导体装置 | |
| JP3388134B2 (ja) | 位相比較回路、ｄｌｌ回路および半導体集積回路 | |
| US6084802A (en) | Semiconductor integrated circuit device | |
| JP2000163958A (ja) | 半導体集積回路装置 | |
| JP3717290B2 (ja) | 集積回路装置 | |
| KR100324600B1 (ko) | 지연고정루프의 초기 록 타임 단축 장치 및 방법 | |
| JP3363077B2 (ja) | クロック制御回路 | |
| JPH117768A (ja) | 半導体装置及び信号入力状態検出回路 | |
| JP2000100163A (ja) | 半導体集積回路装置 | |
| JPH11317076A (ja) | 入力回路および該入力回路を有する半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |