KR100548549B1 - 지연 고정 루프 회로 - Google Patents

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Abstract

외부 클록 신호와 내부 클록 신호 사이의 위상차의 크기에 따라 차별적인 방법으로 쉬프트 레지스터의 값을 조정하여 외부 클록 신호와 내부 클록 신호가 보다 빨리 동기되도록 할 수 있는 지연 고정 루프 회로가 개시된다. 본 발명에 의한 지연 고정 루프 회로는 외부 클록 신호를 소정 시간 지연시켜서 내부 클록 신호를 생성하는 지연 라인과, 상기 외부 클록 신호에 대한 상기 내부 클록 신호의 지연이 90° 미만인 경우 제1 제어신호를 생성하고, 90° 이상이고 180° 미만이면 제2 제어신호를 생성하며, 180° 이상이고 270° 미만이면 제3 제어신호를 생성하고, 270° 이상이고 360° 미만이면 제4 제어신호를 생성하는 고속 모드 위상 검출부와, 상기 고속 모드 위상 검출부로부터 상기 제2 제어신호가 수신되면 상기 지연 라인에서의 상기 외부 클록 신호의 지연이 90°가 되도록 하고, 상기 제3 제어신호가 수신되면 180°가 되도록 하며, 상기 제4 제어신호가 수신되면 270°가 되도록 하는 고속 모드 지연 제어부를 구비하는 것을 특징으로 한다.
지연 고정 루프, 클록, 동기, 90°, 쉬프트 레지스터

Description

지연 고정 루프 회로{A DELAY LOCKED LOOP CIRCUIT}
도 1은 종래 지연 고정 루프 회로의 블록도.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도.
도 3은 도 2의 조건부 인버터의 일 예의 회로도.
도 4는 도 2의 디코더의 출력 신호를 설명한 도면.
본 발명은 지연 고정 루프 회로에 관한 것으로서, 특히 짧은 시간 안에 로크인(lock-in)되는 레지스터 제어형(register controlled) 지연 고정 루프 회로에 관한 것이다.
동기형(synchronous) 반도체 메모리 소자에는 레지스터 제어형(register controlled) 지연 고정 루프 회로가 사용되고 있다. 지연 고정 루프 회로는 반도체 메모리 소자로부터 데이터를 읽거나, 또는 반도체 메모리 소자에 데이터를 쓸 때 데이터 입출력이 외부 클록에 동기되어 일어나도록 한다. 요즘 반도체 메모리 소자는 더욱 고속화 되고 있으며, 이로 인해 더욱 빨리 로크인(lock-in)되는 지연 고정 루프 회로가 필요하게 되었다.
도 1은 종래 지연 고정 루프 회로의 블록도이다. 도 1에 도시되어 있는 바와 같이, 지연 고정 루프 회로(100)는 지연 라인(102)과 위상 검출기(104)와 쉬프트 레지스터(106)로 이루어진다. 지연 라인(102)은 외부 클록 신호(ECLK)를 소정 시간 지연시켜서 내부 클록 신호(ICLK)를 생성한다. 위상 검출기(104)는 외부 클록 신호(ECLK)와 내부 클록 신호(ICLK)의 위상을 비교하여, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 느리면 쉬프트 업 신호(UP)를 생성하고, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 앞서면 쉬프트 다운 신호(DN)를 생성한다. 쉬프트 레지스터(106)는 현재 L번째 비트가 하이(high)이면서 위상 검출기(104)로부터 쉬프트 업 신호(UP)가 수신되면 (L+1)번째 비트가 하이로 되도록 하고, 쉬프트 다운 신호(DN)를 수신되면 (L-1)번째 비트가 하이로 되도록 한다. 위상 검출기(104)로부터 쉬프트 업 신호(UP)가 수신되어 쉬프트 레지스터(106)의 (L+1)번째 비트가 하이로 되면, 지연 라인(102)에서의 외부 클록 신호(ECLK)의 지연량은 지연 라인(102)의 단위 지연량(unit delay : 이하, "UD"라고 함)만큼 늘어난다. 반면 위상 검출기(104)로부터 쉬프트 다운 신호(DN)가 수신되어 쉬프트 레지스터(106)의 (L-1)번째 비트가 하이로 되면, 지연 라인(102)에서의 외부 클록 신호(ECLK)의 지연량은 지연 라인(102)의 UD 만큼 줄어든다.
결국, 위상 검출기(104)는 외부 클록 신호(ECLK)와 내부 클록 신호(ICLK)의 위상을 검출하여 두 클록이 동기되도록 쉬프트 레지스터(106)를 제어한다. 지연 라인(102)은 쉬프트 레지스터(106)의 출력 신호에 의해 결정된 지연량으로 외부 클록 신호(ECLK)를 지연시켜 내부 클록 신호(ICLK)와 동기되도록 한다. 지연 고정 루프 회로(100)에서, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 느리면 지연 라인(102)에서의 외부 클록 신호(ECLK)의 지연량을 늘리고, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 빠르면 지연 라인(102)에서의 외부 클록 신호(ECLK)의 지연량을 줄인다. 이러한 메커니즘으로 지연 고정 루프 회로(100)는 외부 클록 신호(ECLK)와 내부 클록 신호(ICLK)가 동기되도록 한다.
그런데 이러한 지연 고정 루프 회로(100)에서 외부 클록 신호(ECLK)와 내부 클록 신호(ICLK)의 위상차가 90° 이상인 경우, 동기 시간이 길어지는 문제가 있다. 그것은 외부 클록 신호(ECLK)와 내부 클록 신호(ICLK)의 위상차 크기에 상관없이 한번에 한 비트씩만 쉬프트 레지스터의 값이 조정되기 때문이다. 전술한 바와 같이 반도체 메모리 소자가 더욱 더 고속화되면서 지연 고정 루프 회로의 동기 시간을 줄이는 문제는 더욱 중요한 기술적 의미를 갖게 되었다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 외부 클록 신호와 내부 클록 신호 사이의 위상차의 크기에 따라 차별적인 방법으로 쉬프트 레지스터의 값을 조정하여 외부 클록 신호와 내부 클록 신호가 보다 빨리 동기되도록 할 수 있는 지연 고정 루프 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명은 지연 고정 루프 회로에 있어서, 외부 클록 신호를 소정 시간 지연시켜서 내부 클록 신호를 생성하는 지연 라인과, 상기 외부 클록 신호에 대한 상기 내부 클록 신호의 지연이 90° 미만인 경우 제1 제 어신호를 생성하고, 90° 이상이고 180° 미만이면 제2 제어신호를 생성하며, 180° 이상이고 270° 미만이면 제3 제어신호를 생성하고, 270° 이상이고 360° 미만이면 제4 제어신호를 생성하는 고속 모드 위상 검출부와, 상기 고속 모드 위상 검출부로부터 상기 제2 제어신호가 수신되면 상기 지연 라인에서의 상기 외부 클록 신호의 지연이 90°가 되도록 하고, 상기 제3 제어신호가 수신되면 180°가 되도록 하며, 상기 제4 제어신호가 수신되면 270°가 되도록 하는 고속 모드 지연 제어부를 구비하는 것을 특징으로 한다.
고속 모드 위상 검출부는 상기 외부 클록 신호에 비해 상기 내부 클록 신호가 느리면 쉬프트 업 신호를 생성하고, 빠르면 쉬프트 다운 신호를 생성하는 제1 위상 검출기와, 상기 외부 클록 신호를 90°만큼 쉬프트시키는 쉬프트 수단과, 상기 제1 위상 검출기로부터 쉬프트 업 신호가 수신되면 상기 쉬프트 수단의 출력 신호를 그대로 출력하고, 쉬프트 다운 신호가 수신되면 상기 쉬프트 수단의 출력을 반전시켜 출력하는 조건부 인버터와, 상기 조건부 인버터의 출력 신호에 비해 상기 내부 클록 신호가 느리면 쉬프트 업 신호를 생성하고, 빠르면 쉬프트 다운 신호를 생성하는 제2 위상 검출기와, 상기 제1 위상 검출기로 쉬프트 업 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 다운 신호를 수신하면 상기 제1 제어신호를 생성하고, 상기 제1 위상 검출기로 쉬프트 업 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 업 신호를 수신하면 상기 제2 제어신호를 생성하며, 상기 제1 위상 검출기로 쉬프트 다운 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 다운 신호를 수신하면 상기 제3 제어신호를 생성하고, 상기 제1 위상 검출기로 쉬프트 다운 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 업 신호를 수신하면 상기 제4 제어신호를 생성하는 디코더를 구비하여 구성될 수 있다.
한편 고속 모드 지연 제어부는 N번째 비트가 하이(high)로 되면 상기 외부 클록 신호가 상기 지연 라인에서 360°만큼 지연되도록 하고, (N-M)번째 비트가 하이로 되면 (360°/N)×(N-M) 만큼 지연되도록 하는 쉬프트 레지스터와, 상기 제2 제어신호가 수신되면 상기 쉬프트 레지스터의 (1/4)N번째 비트가 하이가 되도록 하고, 상기 제3 제어신호가 수신되면 (2/4)N번째 비트가 하이가 되도록 하며, 상기 제4 제어신호가 수신되면 (3/4)N번째 비트가 하이가 되도록 하는 카운터를 구비하여 구성될 수 있다.
바람직하게는, 쉬프트 레지스터의 K번째 비트가 하이 상태이면서 상기 고속 모드 위상 검출부로부터 상기 제1 제어신호가 수신되는 경우, 상기 카운터는 상기 제1 위상 검출기로부터 쉬프트 업 신호가 수신되면 상기 쉬프트 레지스터의 (K+1)번째 비트가 하이가 되도록 하고, 쉬프트 다운 신호가 수신되면 (K-1)번째 비트가 하이가 되도록 한다.
이와 같은 본 발명의 구성에 의하면, 외부 클록 신호에 비해 내부 클록 신호가 90° 이상 지연되는 경우, 외부 클록 신호와 내부 클록 신호가 동기되도록 하는데 필요한 시간을 줄일 수 있다. 따라서 반도체 메모리 장치에서 고속의 데이터 입출력을 구현하는데 효과적으로 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도이다. 도 2에 도시되어 있는 바와 같이, 지연 고정 루프 회로(200)는 지연 라인(201)과 고속 모드 위상 검출부(202)와 고속 모드 지연 제어부(203)를 구비하고 있다. 지연 라인(201)은 외부 클록 신호(ECLK)를 소정 시간 지연시켜서 내부 클록 신호(ICLK)를 생성한다. 고속 모드 위상 검출부(202)는 외부 클록 신호(ECLK)에 대한 내부 클록 신호(ICLK)의 지연이 90° 미만인 경우 제1 제어신호(EE)를 생성하고, 90° 이상이고 180° 미만이면 제2 제어신호(FF)를 생성하며, 180° 이상이고 270° 미만이면 제3 제어신호(GG)를 생성하고, 270° 이상이고 360° 미만이면 제4 제어신호(HH)를 생성한다. 고속 모드 지연 제어부(203)는 고속 모드 위상 검출부(202)로부터 제2 제어신호(FF)가 수신되면 지연 라인(201)에서의 외부 클록 신호(ECLK)의 지연이 90°가 되도록 하고, 제3 제어신호(GG)가 수신되면 180°가 되도록 하며, 제4 제어신호(HH)가 수신되면 270°가 되도록 한다.
먼저, 고속 모드 위상 검출부(202)에서 외부 클록 신호(ECLK)를 90° 쉬프트시켜서 신호(AA)를 생성하는 쉬프터(208)가 구비된다. 위상 검출기(206)는 외부 클록 신호(ECLK)와 지연 라인(201)에서 생성된 내부 클록 신호(ICLK)의 위상을 비교하여 신호(CC)를 생성하고, 이를 조건부 인버터(210)와 디코더(214)로 공급하고, 또한 고속 모드 지연 제어부(203)의 카운터(216)로 제공한다. 위상 검출기(206)는 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 느리면 쉬프트 업 신호를, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 빠르면 쉬프트 다운 신호를 신호(CC)로 생성한다. 조건부 인버터(210)는 위상 검출기(206)로부터 쉬프트 업 신호가 수신되면 쉬프터(208)의 출력 신호를 그대로, 쉬프트 다운 신호가 수신되면 쉬프터(208)의 출력 신호를 반전하여 신호(BB)로 출력한다.
도 3은 도 2의 조건부 인버터의 일 예의 회로도이다. 본 실시예에서 쉬프트 업 신호는 하이 레벨이고, 쉬프트 다운 신호는 로우 레벨을 갖는 것으로 가정한다. 인버터(IV)는 신호(CC)를 반전시켜 PMOS 트랜지스터(MP)의 소오스에 제공한다. PMOS 트랜지스터(MP)의 게이트에는 신호(AA)가 입력되며, 드레인은 NMOS 트랜지스터(MN)의 드레인과 연결되어 조건부 인버터(210)의 출력 단자를 구성한다. NMOS 트랜지스터(MN)의 게이트에는 신호(AA)가 인가되고, 소오스에는 신호(CC)가 인가된다.
다음에는 조건부 인버터(210)의 동작을 설명한다. 먼저 신호(CC)가 하이 레벨이면(또는, 위상 검출기(206)가 쉬프트 업 신호를 생성하면) NMOS 트랜지스터(MN)의 소오스에는 하이 레벨의 신호가 인가되고, PMOS 트랜지스터(MP)의 소오스에는 인버터(IV)에 의해 로우 레벨의 신호가 인가된다. 여기에 신호(AA)가 하이 레벨이면 NMOS 트랜지스터(MN)가 턴온되어 하이 레벨의 신호가 신호(BB)로 출력된다. 반면 신호(AA)가 로우 레벨이면 PMOS 트랜지스터(MP)가 턴온되어 로우 레벨의 신호가 출력된다. 즉, 신호(CC)가 하이 레벨이면 신호(AA)와 동일한 레벨의 신호가 신호(BB)로 출력된다. 그러나 신호(CC)가 로우 레벨이면(또는, 위상 검출기(206)가 쉬프트 다운 신호를 생성하면) NMOS 트랜지스터(MN)의 소오스에는 로우 레벨의 신호가 인가되고, PMOS 트랜지스터(MP)의 소오스에는 인버터(IV)에 의 해 하이 레벨의 신호가 인가된다. 여기에 신호(AA)가 하이 레벨이면 NMOS 트랜지스터(MN)가 턴온되어 로우 레벨의 신호가 신호(BB)로 출력된다. 반면 신호(AA)가 로우 레벨이면 PMOS 트랜지스터(MP)가 턴온되어 하이 레벨의 신호가 출력된다. 즉, 신호(CC)가 로우 레벨이면 신호(AA)와 반대 레벨의 신호가 신호(BB)로 출력된다.
다시, 도 2를 참조하여 지연 고정 루프 회로(200)에 대해 설명한다. 지연 고정 루프 회로(200)는 위상 검출기(206)뿐만 아니라, 위상 검출기(212)도 구비하고 있다. 위상 검출기(212)는 조건부 인버터(210)의 출력 신호(BB)와 내부 클록 신호(ICLK)의 위상을 비교한다. 위상 검출기(212)는 신호(BB)에 비해 내부 클록 신호(ICLK)가 느리면 쉬프트 업 신호(하이 레벨)를 생성하고, 신호(BB)에 비해 내부 클록 신호(ICLK)가 빠르면 쉬프트 다운 신호(로우 레벨)를 생성하여, 신호(DD)로서 출력한다.
디코더(214)는 위상 검출기(206)의 출력 신호(CC)와 위상 검출기(212)의 출력 신호(DD)를 수신하고, 신호(CC, DD)의 레벨에 따라 4개의 제어신호(EE, FF, GG, HH) 중에서 어느 하나를 하이 레벨로 만든다. 즉, 신호(CC, DD)가 (H, H)이면 신호(FF)를, (H, L)이면 신호(EE)를, (L, H)이면 신호(HH)를, (L, L)이면 신호(GG)를 하이 레벨로 만든다. 도 4는 도 2의 디코더의 출력 신호를 설명한 도면이다. 도 4에서 1 사분면에 "EE"로 표시된 것은 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 90° 미만으로 늦으면 신호(EE)가 하이 레벨로 된다는 것을 의미한다. 신호(FF)는 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 90° 이상이고 180° 미만으로 늦으면 신호(FF)가 하이 레벨로 되고, 180° 이상이고 270° 미만 을 늦으면 신호(GG)가 하이 레벨로 되며, 270° 이상이고 360° 미만이면 신호(HH)가 하이 레벨로 된다.
디코더(214)로부터 신호(EE)가 수신되면(즉, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 90° 미만으로 지연되면) 카운터(216)는 위상 검출기(206)의 출력 신호(CC)에 따라 쉬프트 레지스터(204)의 하이 레벨이 되는 비트의 위치를 조정한다. 위상 검출기(206)가 쉬프트 업 신호(하이 레벨)를 출력하면, 이때는 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 느린 경우이므로 지연 라인(201)에서 UD(단위 지연량)만큼 외부 클록 신호(ECLK)가 더 지연되도록 한다. 쉬프트 레지스터(204)에서 하이 레벨인 비트가 상위 비트일수록 지연 라인(210)에서의 지연량이 크다고 가정한다. 따라서 현재 쉬프트 레지스터(204)에서 하이 레벨인 비트의 위치가 K이면, 신호(EE)는 카운터(216)로 하여금 쉬프트 레지스터(204)의 (K+1)번째 비트가 하이 레벨로 되도록 한다. 한편 위상 검출기(206)가 쉬프트 다운 신호(로우 레벨)를 출력하면, 이때는 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 빠른 경우이므로 지연 라인(201)에서 UD(단위 지연량)만큼 외부 클록 신호(ECLK)가 덜 지연되도록 한다. 따라서 현재 쉬프트 레지스터(204)에서 하이 레벨인 비트의 위치가 K이면, 신호(EE)는 카운터(216)로 하여금 쉬프트 레지스터(204)의 (K-1)번째 비트가 하이 레벨로 되도록 한다. 즉, 신호(EE)가 하이 레벨로 되는 경우에는 지연 고정 루프 회로(200)는 도 1에 도시된 종래의 지연 고정 루프 회로(100)와 같이 동작한다.
디코더(214)로부터 신호(FF)가 수신되면(즉, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 90° 이상이고 180° 미만으로 지연되면) 카운터(216)는 지연 라인(201)에서 외부 클록 신호(ECLK)가 90° 만큼 지연되도록 쉬프트 레지스터(204)의 하이 레벨이 되는 비트의 위치를 결정한다. 즉, 쉬프트 레지스터(204)에서 N번째 비트의 위치가 하이 레벨일 때 외부 클록 신호(ECLK)가 지연 라인(201)에서 360° 만큼 지연되면, 카운터(216)는 쉬프트 레지스터(204)의 (1/4)N번째 비트가 하이 레벨이 되도록 한다. 신호(EE)가 하이 레벨인 경우에는 쉬프트 레지스터(204)에서 하이 레벨이 되는 비트의 위치는 한 비트씩 움직이므로 속도가 느린 반면, 신호(FF)가 하이 레벨이면 한번에 쉬프트 레지스터(204)의 (1/4)N번째 비트가 하이 레벨이 되도록 조정되므로, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 90° 이상이고 180° 미만으로 지연된 경우 동기 시간이 줄어들게 된다.
디코더(214)로부터 신호(GG)가 수신되면(즉, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 180° 이상이고 270° 미만으로 지연되면) 카운터(216)는 지연 라인(201)에서 외부 클록 신호(ECLK)가 180° 만큼 지연되도록 쉬프트 레지스터(204)의 하이 레벨이 되는 비트의 위치를 결정한다. 즉, 쉬프트 레지스터(204)에서 N번째 비트의 위치가 하이 레벨일 때 외부 클록 신호(ECLK)가 지연 라인(201)에서 270° 만큼 지연되면, 카운터(216)는 쉬프트 레지스터(204)의 (2/4)N번째 비트가 하이 레벨이 되도록 한다.
디코더(214)로부터 신호(HH)가 수신되면(즉, 외부 클록 신호(ECLK)에 비해 내부 클록 신호(ICLK)가 270° 이상이고 360° 미만으로 지연되면) 카운터(216)는 지연 라인(201)에서 외부 클록 신호(ECLK)가 270° 만큼 지연되도록 쉬프트 레지스터(204)의 하이 레벨이 되는 비트의 위치를 결정한다. 즉, 쉬프트 레지스터(204)에서 N번째 비트의 위치가 하이 레벨일 때 외부 클록 신호(ECLK)가 지연 라인(201)에서 360° 만큼 지연되면, 카운터(216)는 쉬프트 레지스터(204)의 (3/4)N번째 비트가 하이 레벨이 되도록 한다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 외부 클록 신호에 비해 내부 클록 신호가 90° 이상 지연되는 경우, 외부 클록 신호와 내부 클록 신호가 동기되도록 하는데 필요한 시간을 줄일 수 있다. 따라서 반도체 메모리 장치에서 고속의 데이터 입출력을 구현하는데 효과적으로 이용될 수 있다.

Claims (4)

  1. 지연 고정 루프 회로에 있어서,
    외부 클록 신호를 소정 시간 지연시켜서 내부 클록 신호를 생성하는 지연 라인과,
    상기 외부 클록 신호에 대한 상기 내부 클록 신호의 지연이 90° 미만인 경우 제1 제어신호를 생성하고, 90° 이상이고 180° 미만이면 제2 제어신호를 생성하며, 180° 이상이고 270° 미만이면 제3 제어신호를 생성하고, 270° 이상이고 360° 미만이면 제4 제어신호를 생성하는 고속 모드 위상 검출부와,
    상기 고속 모드 위상 검출부로부터 상기 제2 제어신호가 수신되면 상기 지연 라인에서의 상기 외부 클록 신호의 지연이 90°가 되도록 하고, 상기 제3 제어신호가 수신되면 180°가 되도록 하며, 상기 제4 제어신호가 수신되면 270°가 되도록 하는 고속 모드 지연 제어부를
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 고속 모드 위상 검출부는
    상기 외부 클록 신호에 비해 상기 내부 클록 신호가 느리면 쉬프트 업 신호를 생성하고, 빠르면 쉬프트 다운 신호를 생성하는 제1 위상 검출기와,
    상기 외부 클록 신호를 90°만큼 쉬프트시키는 쉬프트 수단과,
    상기 제1 위상 검출기로부터 쉬프트 업 신호가 수신되면 상기 쉬프트 수단의 출력 신호를 그대로 출력하고, 쉬프트 다운 신호가 수신되면 상기 쉬프트 수단의 출력을 반전시켜 출력하는 조건부 인버터와,
    상기 조건부 인버터의 출력 신호에 비해 상기 내부 클록 신호가 느리면 쉬프트 업 신호를 생성하고, 빠르면 쉬프트 다운 신호를 생성하는 제2 위상 검출기와,
    상기 제1 위상 검출기로 쉬프트 업 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 다운 신호를 수신하면 상기 제1 제어신호를 생성하고, 상기 제1 위상 검출기로 쉬프트 업 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 업 신호를 수신하면 상기 제2 제어신호를 생성하며, 상기 제1 위상 검출기로 쉬프트 다운 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 다운 신호를 수신하면 상기 제3 제어신호를 생성하고, 상기 제1 위상 검출기로 쉬프트 다운 신호를 수신하고 상기 제2 위상 검출기로부터 쉬프트 업 신호를 수신하면 상기 제4 제어신호를 생성하는 디코더를
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 고속 모드 지연 제어부는
    N번째 비트가 하이(high)로 되면 상기 외부 클록 신호가 상기 지연 라인에서 360°만큼 지연되도록 하고, (N-M)번째 비트가 하이로 되면 (360°/N)×(N-M) 만큼 지연되도록 하는 쉬프트 레지스터와,
    상기 제2 제어신호가 수신되면 상기 쉬프트 레지스터의 (1/4)N번째 비트가 하이가 되도록 하고, 상기 제3 제어신호가 수신되면 (2/4)N번째 비트가 하이가 되도록 하며, 상기 제4 제어신호가 수신되면 (3/4)번째 비트가 하이가 되도록 하는 카운터를
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제 3 항에 있어서,
    상기 쉬프트 레지스터의 K번째 비트가 하이 상태이면서 상기 고속 모드 위상 검출부로부터 상기 제1 제어신호가 수신되는 경우, 상기 카운터는 상기 제1 위상 검출기로부터 쉬프트 업 신호가 수신되면 상기 쉬프트 레지스터의 (K+1)번째 비트가 하이가 되도록 하고, 쉬프트 다운 신호가 수신되면 (K-1)번째 비트가 하이가 되도록 하는 것을 특징으로 하는 지연 고정 루프 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733423B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 지연 고정 루프 회로
JP4915017B2 (ja) 2005-09-29 2012-04-11 株式会社ハイニックスセミコンダクター 遅延固定ループ回路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990018241A (ko) * 1997-08-27 1999-03-15 구본준 디지탈 디엘엘 회로
KR19990029128A (ko) * 1997-09-09 1999-04-26 아끼구사 나오유끼 Ｄｌｌ 회로 및 그것을 이용한 반도체 기억 장치
JPH11355131A (ja) * 1998-06-11 1999-12-24 Fujitsu Ltd Ｄｌｌ回路
KR20000004512A (ko) * 1998-06-30 2000-01-25 김영환 멀티위상 검출장치
JP2000315946A (ja) * 1999-03-18 2000-11-14 Agilent Technol Inc 刻時システム及び刻時方法
KR20010039665A (ko) * 1999-06-18 2001-05-15 니시가키 코지 반도체 집적회로
KR20010098518A (ko) * 2000-04-11 2001-11-08 가네꼬 히사시 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990018241A (ko) * 1997-08-27 1999-03-15 구본준 디지탈 디엘엘 회로
KR19990029128A (ko) * 1997-09-09 1999-04-26 아끼구사 나오유끼 Ｄｌｌ 회로 및 그것을 이용한 반도체 기억 장치
JPH11355131A (ja) * 1998-06-11 1999-12-24 Fujitsu Ltd Ｄｌｌ回路
KR20000004512A (ko) * 1998-06-30 2000-01-25 김영환 멀티위상 검출장치
JP2000315946A (ja) * 1999-03-18 2000-11-14 Agilent Technol Inc 刻時システム及び刻時方法
KR20010039665A (ko) * 1999-06-18 2001-05-15 니시가키 코지 반도체 집적회로
KR20010098518A (ko) * 2000-04-11 2001-11-08 가네꼬 히사시 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법

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