KR19990018241A - 디지탈 디엘엘 회로 - Google Patents

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Abstract

본 발명은 미세 조정(Fine Tunning) 기능을 갖는 디엘엘(DLL) 회로의 설계기술에 관한 것으로, 록킹 타임을 거의 변화시키지 않고도 위상 록킹 타임과 트레이드 오프 관계에 있는 지터링 노이즈를 저감할 수 있도록 하기 위하여, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것이다.

Description

디지탈 디엘엘 회로
본 발명은 미세 조정(Fine Tunning) 기능을 갖는 디엘엘(DLL: Delay Locked Loop) 회로의 설계기술에 관한 것으로, 특히 디지탈 디엘엘의 지터링 노이즈를 저감할 수 있도록 미세 조정기능을 부여한 디지탈 디엘엘 회로에 관한 것이다.
통상적으로, 디지탈 디엘엘은 아날로그 디엘엘에 비하여 시물레이션 작업량이 적게 요구되고, 설계가 용이하며, 노이즈에 강하고 프로세스 변화(Process Variation)에 덜 민감하다는 등의 장점이 있으나, 상대적으로 록킹 타임이 오래 걸리고 지터링 노이즈가 크다는 등의 단점이 있는 것으로 알려져 있다.
도 1은 종래기술에 의한 디지탈 디엘엘 회로의 블록도로서 이에 도시한 바와 같이, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(11)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절하여 위상이 조정된 클럭신호(CLK_IO)를 출력하는 위상 조정부(12)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(13)로 구성된 것으로, 이의 작용을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
먼저, 도 4에서와 같이 DLL 루프가 개방된 상태에서, 입력클럭신호(CLKR)가 피드백되는 클럭신호(CLKI)의 위상검출영역(PDR)에서 벗어나 있으므로 위상 검출부(11)는 그 입력클럭신호(CLKR)가 클럭신호(CLKI)의 위상검출영역(PDR)에 들어올때까지 위상 조정부(12)의 시프트 레지스터에 시프트제어신호(SHR)를 계속 출력하고, 이에 의해 그 위상 조정부(12)에서 DLL라인의 탭이 늘어난다.
이후, 상기 입력클럭신호(CLKR)가 피드백되는 클럭신호(CLKI)의 위상검출영역(PDR)에 들어오면 첫 번째 위상 매칭이 이루어질때까지 계속 DLL라인의 탭을 늘려나간다.
이렇게 하여 첫 번째 위상 매칭이 완료되면 위상 록킹 플래그가 셋트되고, DLL라인의 시프트레지스터 업데이트 클럭신호(CLKS)의 주파수가 입력클럭신호(CLKR)에 대해 소정의 분주비(예, 1/127)로 변환되면서 클럭 지터 필터인 위상 누산기(phase accumulator)가 동작하기 시작한다.
위상 록킹이 이루어진 후에도 위상 조정부(12)에서 DLL라인의 지연 스텝이 아날로그 DLL의 경우와 달리 연속적이지 않고 불연속적이므로 지터링 노이즈가 발생된다. 이와 같이, 디지탈 DLL에 존재하는 지터링 노이즈를 줄이기 위해서는 DLL라인의 지연 스텝을 줄여야 하지만 지연 스텝을 줄이는 경우 지연 단수(delay stage)가 늘어나 위상 록킹시간이 그만큼 길어지게 된다.
도 2는 상기 도 1에서 위상 조정부(12)에서 DLL라인의 단위 구성요소 중 하나인 탭을 갖는 인버터 체인의 회로도로서 이에 도시한 바와 같이, 입력신호(A)가 탭제어신호(Q0,Q0b),(Q1,Q1b)에 의해 하나의 지연블록(21)을 통해 출력단자(D)로 출력되거나, 다음단의 지연블록(도면에 미표시)을 순차적으로 통해 원하는 만큼 지연된 후 출력단자(D)로 출력된다.
도 3은 DLL라인의 단위 구성요소 중 다른 하나로서 인버터 체인의 탭을 조절하는 시프트 레지스터의 일예를 보인 것이다.
즉, 시프트제어신호(SHR),(SHL)와 제어신호(DR),(DL)이 논리연산부(31)의 낸드게이트(ND31~ND33)를 통해 낸드조합된 후 클럭신호(CLK)에 의해 전송게이트(TR31), (TR32) 및 래치부(32),(33)를 통과하여 탭제어신호(Q),(Qb)로 출력된다.
이와 같이 종래의 디지탈 디엘엘 회로에 있어서는 지터링 노이즈와 위상 록킹시간이 상반관계(trade-off)에 있어 디지탈 노이즈와 위상 록킹시간을 모두 만족시킬 수 없는 결함이 있었다.
따라서, 본 발명이 이루고자하는 기술적 과제는 디엘엘 라인을 이용하여 1차적으로 위상을 록킹시키고, 미세조정(Fine Tunning) 기능을 갖는 디엘엘 라인을 이용하여 위상을 록킹하는 디지탈 디엘엘 회로를 제공함에 있다.
도 1은 종래 기술에 의한 디지탈 디엘엘 회로의 블록도.
도 2는 도 1의 위상 조정부에서 디엘엘라인의 탭을 갖는 인버터 체인의 회로도.
도 3은 도 1의 위상 조정부에서 디엘엘라인의 탭을 갖는 시프트레지스터의 회로도.
도 4는 클럭신호(CLKR),(CLKI)에서 디엘엘 위상 검출영역 설명 파형도.
도 5는 본 발명에 의한 디지탈 디엘엘 회로의 일실시 예시 블록도.
도 6는 화인 디엘엘라인의 가장 합리적인 탭의 위치를 설명하기 위한 블록도.
도 7은 도 5의 위상 조정부에서 디엘엘라인의 탭을 갖는 인버터 체인의 회로도.
도 8은 코스 튜닝 완료후 클럭신호(CLKR),(CLKI)의 위상 관계를 보인 파형도.
도면의 주요 부분에 대한 부호의 설명
51 : 위상 검출부 52 : 위상 조정부
52A : 코스 위상조정부 52B : 화인 위상조정부
53 : 위상 지연부
도 5는 본 발명의 목적을 달성하기 위한 디지탈 디엘엘 회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스(coarse) DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 6 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.
위상 검출부(51)는 버퍼(BUF51)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상을 비교하여 그에 따라 위상 조정부(12)의 시프트 레지스터에 시프트제어신호(SHL),(SHR)를 출력하고, 이에 의해 그 위상 조정부(12)에서 DLL라인의 탭이 조정된다.
그런데, 상기 위상 조정부(52)에서 위상을 조정함에 있어서 종래와 달리 두 단계에 걸쳐 위상을 조정하게 된다.
제1단계의 위상 조정을 코스 튜닝 록킹(Coarse Tunning Locking)이라 하며, 이는 코스 위상조정부(52A)에서 이루어진다. 제1단계에서의 위상조정은 종래의 위상조정 과정과 동일하다. 즉, 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하는 것이다.
제2단계의 위상 조정을 화인 튜닝 록킹(Fine Tunning Locking)이라 하며, 이는 화인 위상조정부(52B)에서 이루어진다. 제2단계에서의 위상조정은 상기 제1단계의 위상 조정이 완료된 이후에 수행되며, 이는 상기 코스 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리하는 것이다.
상기 제1단계의 코스 튜닝이 이루어지기까지 화인 DLL라인의 가장 합리적인 탭의 위치를 도 6을 참조하여 계산해보면 다음과 같다.
만일 DFDL= 2△로 설정하면,
만일 DFDL= 3△로 설정하면,
따라서, 상기 코스 위상조정부(52A)에서 코스튜닝 록킹동작이 수행되는 동안 화인 위상조정부(52B)의 화인 DLL라인의 탭 위치는 특정 위치에 고정(frozen)되고, 그 코스튜닝 록킹동작이 완료되는 순간 코스 DLL라인의 탭은 해당 위치에 고정된다. 도 8은 첫 번째 코스 튜닝 록킹이 완료된 후 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상관계를 보인 것이다.
이와 같은 상태에서, 화인 위상조정부(52B)에서 상기 탭 위치 계산식을 근거로 화인튜닝 록킹동작이 수행되어 보다 정밀하게 위상이 록킹된다.
마지막으로 화인 튜닝 록킹이 수행되면, 클럭 지터 필터인 위상 누산기(phase accumulator)가 동작하기 시작하여 화인 DLL라인의 업 데이트 클럭신호(CLKFS)의 주파수가 입력클럭신호(CLKR)에 대해 주파수의 소정 비율(예, 1/127)로 변환된다.
만일, 상기 화인 튜닝 록킹이 완료된 이후에 지터 범위가 커져서 화인 DLL라인의 영역을 벗어나는 경우, 화인 DLL라인의 탭 위치는 처음 상태로 복귀되고, 코스 DLL라인의 업데이트 클럭신호(CLKS)가 다시 인에이블되어 코스 튜닝 록킹동작이 재개되므로 코스 DLL라인의 탭위치가 다시 조정되고, 이후 상기 화인 튜닝 록킹동작이 재개되어 화인 DLL라인의 탭위치가 다시 조정된다.
도 7은 상기 도 5에서 위상 조정부(52)에서 DLL라인의 단위 구성요소 중 하나인 탭을 갖는 인버터 체인의 회로도로서 이의 전반적인 동작은 도 2와 유사하나 도 2에서 지연블록(21)의 인버터(I21),(I22)가 저항(R71),(R72)으로 교체된 것이 다른 점이다.
이상에서 상세히 설명한 바와 같이, 본 발명은 위상 조정부에서 위상을 조정함에 있어서 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리함으로써 위상 록킹 타임을 거의 변화시키지 않고도 위상 록킹 타임과 트레이드 오프 관계에 있는 지터링 노이즈를 줄일 수 있는 효과가 있다.

Claims (2)

  1. 입력버퍼(BUF1)를 통해 공급되는 입력클럭신호(CLKR)와 피드백되는 클럭신호(CLKI)의 위상차를 검출하여 그에 따른 시프트제어신호(SHL),(SHR)를 출력하는 위상 검출부(51)와; 상기 시프트제어신호(SHL),(SHR)에 따라 인버터 체인의 탭을 조절함에 있어서, 1차적으로 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하고, 2차적으로 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 클럭신호(CLK_IO)를 출력하는 위상 조정부(52)와; 상기 클럭신호(CLK_IO)의 위상을 소정시간동안 지연시켜 상기 클럭신호(CLKI)로 공급하는 위상 지연부(53)로 구성한 것을 특징으로 하는 디지탈 디엘엘 회로.
  2. 제1항에 있어서, 위상 조정부(52)는 시프트제어신호(SHL),(SHR)에 따라 비교적 지연 스텝이 큰 코스 DLL라인의 탭을 조절하여 위상을 록킹하는 코스 위상조정부(52A)와; 상기 코스 위상조정부(52A)의 록킹동작이 완료된 후 상기 코스 DLL라인에 비하여 지연 스텝이 작은 화인 DLL라인의 탭을 조절하여 보다 정밀하게 위상 록킹을 마무리하는 화인 위상조정부(52B)로 구성한 것을 특징으로 하는 디지탈 디엘엘 회로.
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