KR20030083227A - 정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락제어회로와 이를 구비하는 지연동기 루프회로, 및 코오스락 제어방법 - Google Patents

Abstract

단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락 제어회로와 이를 구비하는 지연동기 루프회로, 및 코오스 락 제어방법이 개시된다. 본 발명에 따른 지연동기 루프회로는 다수개의 단위지연기들, 제어회로, 보상지연기, 위상검출기, 및 코오스 락 제어회로를 구비하는 것을 특징으로 한다. 상기 다수개의 단위지연기들은 직렬로 연결되고 입력클럭 신호를 순차적으로 지연시킨다. 상기 제어회로는 제어신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 수신하여 내부클럭 신호를 발생한다. 상기 보상지연기는 상기 내부클럭 신호를 수신하여 소정의 시간만큼 보상지연시켜 출력한다. 상기 위상검출기는 상기 보상지연기의 출력신호와 상기 입력클럭 신호 사이의 위상차를 검출하여 이에 대응하는 상기 제어신호를 발생한다. 특히 상기 코오스 락 제어회로는 상기 입력클럭 신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 샘플링하고 또한 상기 인접한 두 개의 단위지연기들의 출력신호들에 응답하여 상기 입력클럭 신호를 샘플링하고 이들 샘플링된 신호들을 이용하여 코오스 락킹의 완료를 알리는 완료신호를 발생한다.

Description

정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락 제어회로와 이를 구비하는 지연동기 루프회로, 및 코오스 락 제어방법{Delay locked loop circuit including coarse lock control circuit for controlling accurate coarse lock and coarse lock control method thereof}

본 발명은 지연동기 루프(Delay locked loop, DLL)회로에 관한 것으로, 특히 지연동기 루프회로의 코오스 락(Coarse lock) 제어회로 및 코오스 락 제어방법에 관한 것이다.

동기식 반도체 메모리장치에서는 고주파수 동작 성능의 저하를 방지하기 위해서 내부클럭의 위상을 외부클럭의 위상에 정확히 동기시키는 회로가 요구되며, 일반적으로 동기회로로서 지연동기 루프회로가 사용된다.

도 1은 종래기술에 따른 디지털 지연동기 루프회로의 블락도이다.

도 1을 참조하면, 종래기술에 따른 디지털 지연동기 루프회로는, 입력클럭 신호(CLK)를 버퍼링하는 버퍼(15), 직렬로 연결되고 버퍼(15)의 출력신호를 순차적으로 지연시키는 다수개의 단위지연기들(111 내지 117), 제어신호(CNT)에 응답하여 단위지연기들(111 내지 117)중 인접한 두 개의 단위지연기들의 출력신호들을 수신하여 내부클럭 신호(ICLK)를 발생하는 제어회로(12), 내부클럭 신호(ICLK)를 수신하여 소정의 시간만큼 보상지연시켜 출력하는 보상지연기(13), 및 보상지연기의 출력신호(DCLK)와 입력클럭 신호(CLK) 사이의 위상차를 검출하여 이에 대응하는 제어신호(CNT)를 발생하는 위상검출기(14)를 구비한다.

제어회로(12)는 두 개의 멀티플렉서들(121,122) 및 인터폴레이터(Interpolator)(123)를 포함하여 구성된다. 멀티플렉서들(121,122)은 제어신호(CNT)에 응답하여 단위지연기들(111 내지 117)중 인접한 두 개의 단위지연기들의 출력신호들을 선택한다. 인터폴레이터(123)는 멀티플렉서들(121,122)에 의해 선택된 두 개의 출력신호들을 수신하여 이들에 인터폴레이션 코드(Interpolation code)에 따른 웨이트(Weight)를 주어 위상이 상기 두 개의 출력신호들 사이에 위치하는 내부클럭 신호(ICLK)를 발생한다.

보상지연기(13)는 데이터 패쓰(Path)의 지연시간, 즉 입력클럭 신호(CLK)에 응답하여 출력 데이터가 데이터 패쓰를 통해 출력패드로 출력될 때까지의 시간만큼 지연시킨다.

도 2는 도 1에 도시된 디지털 지연동기 루프회로에서 입력클럭 신호(CLK)와 내부클럭 신호(ICLK)와의 관계를 나타내는 타이밍도이고, 도 3은 입력클럭 신호(CLK)와 보상지연기의 출력신호(DCLK)와의 관계를 나타내는 타이밍도이다.

도 2에 도시된 바와 같이 이상적으로는 내부클럭 신호(ICLK)는 입력클럭 신호(CLK)에 비해 위상이 플라잉 시간(Flying time)(T) 만큼 앞서야 하고 이에 따라 도 3에 도시된 바와 같이 입력클럭 신호(CLK)의 위상과 보상지연기의 출력신호(DCLK)의 위상이 동기된다. 도 2에서 DOUT는 데이터 패쓰를 통해 출력패드로 출력되는 출력 데이터를 나타내고 플라잉 시간(T)은 데이터 패쓰의 지연시간, 즉 보상지연기(13)의 지연시간을 나타낸다.

도 4는 도 1에 도시된 디지털 지연동기 루프회로에서 코오스 락(Coarse lock)으로부터 파인 락(Fine lock)으로 넘어가는 조건을 나타내는 타이밍도이다. 여기에서 DQ_R은 단위지연기들(111 내지 117)중 n(n는 정수)번째 단위지연기의 출력신호를 나타내고 DQD_R은 n+1번째 단위지연기의 출력신호를 나타낸다.

도 4를 참조하면, 입력클럭 신호(CLK)의 상승에지가 락 윈도우(Lockwindow)(Tw) 내에 있지 않을 경우에는 코오스 락킹을 위한 동작을 더 수행하고(A 부분) 입력클럭 신호(CLK)의 상승에지가 락 윈도우(Tw) 내에 있을 경우에는 코오스 락킹을 위한 동작을 멈추고 파인 락킹을 위한 동작을 시작한다(B 부분).

그런데 상술한 종래의 디지털 지연동기 루프회로에서는 지터(Jitter)가 단위지연기들(111 내지 117)의 지연시간보다 클 경우에는 부정확한 코오스 락킹이 이루어지게 되어 오동작이 발생될 수 있다. 따라서 지터에 의한 오동작을 방지하기 위해서는 단위지연기들(111 내지 117)의 지연시간이 지터에 해당하는 시간보다 더 길어야 하는 데 이러한 경우에는 락킹 시간이 길어지는 단점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어짐으로써 오동작이 방지될 수 있는 지연동기 루프회로를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락 제어회로를 제공하는 데 있다.

본 발명이 이루고자하는 또 다른 기술적 과제는, 단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어지도록 제어하는 코오스 락 제어방법을 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래기술에 따른 디지털 지연동기 루프회로의 블락도이다.

도 2는 도 1에 도시된 디지털 지연동기 루프회로에서 입력클럭 신호와 내부클럭 신호와의 관계를 나타내는 타이밍도이다.

도 3은 도 1에 도시된 디지털 지연동기 루프회로에서 입력클럭 신호와 보상지연기의 출력신호와의 관계를 나타내는 타이밍도이다.

도 4는 도 1에 도시된 디지털 지연동기 루프회로에서 코오스 락으로부터 파인 락(Fine lock)으로 넘어가는 조건을 나타내는 타이밍도이다.

도 5는 본 발명의 일실시예에 따른 지연동기 루프회로의 블록도이다.

도 6은 도 5에 도시된 코오스 락 제어회로의 상세한 회로도이다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 지연동기 루프회로는, 다수개의 단위지연기들, 제어회로, 보상지연기, 위상검출기, 및 코오스 락 제어회로를 구비하는 것을 특징으로 한다.

상기 다수개의 단위지연기들은 직렬로 연결되고 입력클럭 신호를 순차적으로 지연시킨다. 상기 제어회로는 제어신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 수신하여 내부클럭 신호를 발생한다. 상기 보상지연기는 상기 내부클럭 신호를 수신하여 소정의 시간만큼 보상지연시켜 출력한다. 상기 위상검출기는 상기 보상지연기의 출력신호와 상기 입력클럭 신호 사이의 위상차를 검출하여 이에 대응하는 상기 제어신호를 발생한다.

특히 상기 코오스 락 제어회로는 상기 입력클럭 신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 샘플링하고 또한 상기 인접한 두 개의 단위지연기들의 출력신호들에 응답하여 상기 입력클럭 신호를 샘플링하고 이들 샘플링된 신호들을 이용하여 코오스 락킹의 완료를 알리는 완료신호를 발생한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 코오스 락 제어회로는, 직렬로 연결되는 다수개의 단위지연기들을 포함하는 지연동기 루프회로의 코오스 락 제어회로에 있어서, 상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n(n는 정수)번째 단위지연기의 출력신호를 샘플링하는 제1샘플링 회로, 상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n+1번째 단위지연기의 출력신호를 샘플링하는 제2샘플링 회로, 상기 n번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제3샘플링 회로, 상기 n+1번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제4샘플링 회로, 및 상기 제1 내지 제4샘플링 회로들의 출력신호들에 응답하여 상기 지연동기 루프회로의 코오스 락킹의 완료를 알리는 완료신호를 발생하는 논리회로를 구비하는 것을 특징으로 한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 코오스 락 제어방법은, 직렬로 연결되는 다수개의 단위지연기들을 포함하는 지연동기 루프회로의 코오스 락 제어방법에 있어서, 상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n(n는 정수)번째 단위지연기의 출력신호를 샘플링하는 제1단계, 상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n+1번째 단위지연기의 출력신호를 샘플링하는 제2단계, 상기 n번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제3단계, 상기 n+1번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제4단계, 및 상기 제1 내지 제4단계에서 샘플링된 신호들에 응답하여 상기 지연동기 루프회로의 코오스 락킹의 완료를 알리는 완료신호를 발생하는 제5단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를나타낸다.

도 5는 본 발명의 일실시예에 따른 지연동기 루프회로의 블록도를 나타낸다.

도 5를 참조하면, 본 발명의 일실시예에 따른 지연동기 루프회로는, 다수개의 단위지연기들(511 내지 517), 제어회로(52), 보상지연기(53), 위상검출기(54), 클럭버퍼(55), 및 코오스 락 제어회로(56)를 구비한다.

단위지연기들(511 내지 517)은 직렬로 연결되고 클럭버퍼(55)를 경유하여 입력되는 입력클럭 신호(CLK)를 순차적으로 지연시킨다. 제어회로(52)는 위상검출기(54)에서 제공되는 제어신호(CNT)에 응답하여 단위지연기들(511 내지 517)중 인접한 두 개의 단위지연기들의 출력신호들을 수신하여 내부클럭 신호(ICLK)를 발생한다. 보상지연기(53)는 내부클럭 신호(ICLK)를 수신하여 소정의 시간만큼 보상지연시켜 출력한다. 위상검출기(54)는 보상지연기(53)의 출력신호(DCLK)와 입력클럭 신호(CLK) 사이의 위상차를 검출하여 이에 대응하는 상기 제어신호(CNT)를 발생한다.

특히 코오스 락 제어회로(56)는 입력클럭 신호(CLK)에 응답하여 단위지연기들(511 내지 517)중 인접한 두 개의 단위지연기들의 출력신호들(DQ,DQD)을 샘플링할 뿐만 아니라 인접한 두 개의 단위지연기들의 출력신호들(DQ,DQD)에 응답하여 입력클럭 신호(CLK)를 샘플링한다. 다시말해 인접한 두 개의 단위지연기들의 출력신호들(DQ,DQD)이 상승(Rising)할 때 입력클럭 신호(CLK)의 값이 어떤 값인지를 확인하고 또한 입력클럭 신호(CLK)가 상승할 때 단위지연기들의 출력신호들(DQ,DQD)의 값이 어떤 값인지를 확인한다. 즉 2번 샘플링을 수행한다.

다음에 코오스 락 제어회로(56)는 이들 샘플링된 신호들을 이용하여 코오스 락킹의 완료를 알리는 완료신호(END)를 발생하여 제어회로(52)로 제공한다.

이와 같이 본 발명에 따른 지연동기 루프회로에서는 코오스 락 제어회로(56)에 의해 2번 샘플링됨으로써 단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어질 수 있으며 결국 지터에 기인하는 지연동기 루프회로의 오동작이 방지될 수 있다.

도 6은 도 5에 도시된 코오스 락 제어회로(56)의 상세한 회로도를 나타내며, 이는 본 발명에 따른 코오스 락 제어방법에 따라 동작된다.

도 6을 참조하면, 코오스 락 제어회로(56)는 제1샘플링 회로(61), 제2샘플링 회로(62), 제3샘플링 회로(63), 제4샘플링 회로(64), 및 논리회로(65)를 구비하고, 여기에서 제1 내지 제4샘플링 회로들(61 내지 64)은 플립플롭으로 구성된다.

제1샘플링 회로(61)는 입력클럭 신호(CLK)에 응답하여 도 5에 도시된 단위지연기들(511 내지 517)중 n(n는 정수)번째 단위지연기의 출력신호(DQ)를 샘플링한다. 제2샘플링 회로(62)는 입력클럭 신호(CLK)에 응답하여 단위지연기들(511 내지 517)중 n+1번째 단위지연기의 출력신호(DQD)를 샘플링한다. 제3샘플링 회로(63)는 n번째 단위지연기의 출력신호(DQ)에 응답하여 입력클럭 신호(CLK)를 샘플링한다. 제4샘플링 회로(64)는 n+1번째 단위지연기의 출력신호(DQD)에 응답하여 입력클럭 신호(CLK)를 샘플링한다.

논리회로(65)는 제1 내지 제4샘플링 회로들(61 내지 64)에 의해 샘플링된 신호들(Q1 내지 Q4)에 응답하여 코오스 락킹의 완료를 알리는 완료신호(END)를 발생한다. 즉 논리회로(65)는 샘플링된 신호들(Q1 내지 Q4)의 논리 값들이 아래 표의 조건을 만족할 때 완료신호(END)를 활성화시키고 이에 따라 지연동기 루프회로의 코오스 락킹이 완료된다.

	Q3	Q4	Q1	Q2
이전값 →나중값	Low →High	Low →High	High →Low	High →Low
이전값 →나중값	Low →Low	Low →High	High →High	High →Low

한편 논리회로(65)는 상기 표의 조건을 만족하도록 여러 가지 형태로 구성될 수 있으며 이는 당업자에게 용이한 것이므로 여기에서 상세한 구성에 대한 설명은 생략된다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명의 코오스 락 제어방법에 따라 동작되는 본 발명에 따른 지연동기 루프회로에서는, 코오스 락 제어회로(56)가 인접한 두 개의 단위지연기들의 출력신호들(DQ,DQD)이 상승할 때 입력클럭 신호(CLK)의 값이 어떤 값인지를 확인할 뿐만 아니라 입력클럭 신호(CLK)가 상승할 때 단위지연기들의 출력신호들(DQ,DQD)의 값이 어떤 값인지를 확인한다. 즉 코오스 락 제어회로(56)에 의해 2번 샘플링된다. 이에 따라 단위지연기들의 지연시간이 지터보다 작더라도 정확한 코오스 락킹이 이루어질 수 있으며 결국 지터에 기인하는 지연동기 루프회로의 오동작이 방지될 수 있다.

Claims (9)

1. 직렬로 연결되는 다수개의 단위지연기들을 포함하는 지연동기 루프회로의 코오스 락(Coarse lock) 제어회로에 있어서,

   상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n(n는 정수)번째 단위지연기의 출력신호를 샘플링하는 제1샘플링 회로;

   상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n+1번째 단위지연기의 출력신호를 샘플링하는 제2샘플링 회로;

   상기 n번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제3샘플링 회로; 및

   상기 n+1번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제4샘플링 회로를 구비하는 것을 특징으로 하는 코오스 락 제어회로.
2. 제1항에 있어서, 상기 코오스 락 제어회로는,

   상기 제1 내지 제4샘플링 회로들의 출력신호들에 응답하여 상기 지연동기 루프회로의 코오스 락킹의 완료를 알리는 완료신호를 발생하는 논리회로를 더 구비하는 것을 특징으로 하는 코오스 락 제어회로.
3. 제1항에 있어서, 상기 제1 내지 제4샘플링 회로들은 플립플롭으로 구성되는 것을 특징으로 하는 코오스 락 제어회로.
4. 지연동기 루프회로에 있어서,

   직렬로 연결되고 입력클럭 신호를 순차적으로 지연시키는 다수개의 단위지연기들;

   제어신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 수신하여 내부클럭 신호를 발생하는 제어회로;

   상기 내부클럭 신호를 수신하여 소정의 시간만큼 보상지연시켜 출력하는 보상지연기;

   상기 보상지연기의 출력신호와 상기 입력클럭 신호 사이의 위상차를 검출하여 이에 대응하는 상기 제어신호를 발생하는 위상검출기; 및

   상기 입력클럭 신호에 응답하여 상기 단위지연기들중 인접한 두 개의 단위지연기들의 출력신호들을 샘플링하고 또한 상기 인접한 두 개의 단위지연기들의 출력신호들에 응답하여 상기 입력클럭 신호를 샘플링하고 이들 샘플링된 신호들을 이용하여 코오스 락킹의 완료를 알리는 완료신호를 발생하는 코오스 락(Coarse lock)제어회로를 구비하는 것을 특징으로 하는 지연동기 루프회로.
5. 제4항에 있어서, 상기 코오스 락 제어회로는,

   상기 입력클럭 신호에 응답하여 상기 단위지연기들중 n(n는 정수)번째 단위지연기의 출력신호를 샘플링하는 제1샘플링 회로;

   상기 입력클럭 신호에 응답하여 상기 단위지연기들중 n+1번째 단위지연기의 출력신호를 샘플링하는 제2샘플링 회로;

   상기 n번째 단위지연기의 출력신호에 응답하여 상기 입력클럭 신호를 샘플링하는 제3샘플링 회로; 및

   상기 n+1번째 단위지연기의 출력신호에 응답하여 상기 입력클럭 신호를 샘플링하는 제4샘플링 회로를 구비하는 것을 특징으로 하는 지연동기 루프회로.
6. 제5항에 있어서, 상기 코오스 락 제어회로는,

   상기 제1 내지 제4샘플링 회로들에 의해 샘플링된 신호들에 응답하여 상기 코오스 락킹의 완료를 알리는 완료신호를 발생하는 논리회로를 더 구비하는 것을 특징으로 하는 지연동기 루프회로.
7. 제5항에 있어서, 상기 제1 내지 제4샘플링 회로들은 플립플롭으로 구성되는 것을 특징으로 하는 지연동기 루프회로.
8. 직렬로 연결되는 다수개의 단위지연기들을 포함하는 지연동기 루프회로의 코오스 락(Coarse lock) 제어방법에 있어서,

   상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n(n는 정수)번째 단위지연기의 출력신호를 샘플링하는 제1단계;

   상기 지연동기 루프회로의 입력클럭 신호에 응답하여 상기 단위지연기들중 n+1번째 단위지연기의 출력신호를 샘플링하는 제2단계;

   상기 n번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제3단계; 및

   상기 n+1번째 단위지연기의 출력신호에 응답하여 상기 지연동기 루프회로의 입력클럭 신호를 샘플링하는 제4단계를 구비하는 것을 특징으로 하는 코오스 락 제어방법.
9. 제8항에 있어서, 상기 코오스 락 제어방법은,

   상기 제1 내지 제4단계에서 샘플링된 신호들에 응답하여 상기 지연동기 루프회로의 코오스 락킹의 완료를 알리는 완료신호를 발생하는 제5단계를 더 구비하는 것을 특징으로 하는 코오스 락 제어방법.