JP4371113B2 - デジタルｄｌｌ回路 - Google Patents
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Description
本発明は、ＤＲＡＭ等のメモリのインタフェース回路などに適用可能なデジタルＤＬＬ(Delay locked loop)回路に関するものである。
ＬＳＩ内部の回路遅延は電源電圧や温度、製造時のプロセスばらつきによって変動する。
その変動を抑制し所望の安定した遅延を実現するためにＤＬＬ(Delay lock loop)回路が用いられる。
その変動を抑制し所望の安定した遅延を実現するためにＤＬＬ(Delay lock loop)回路が用いられる。
ＤＬＬは、チップ外部からのクロック信号と内部のクロック信号との間に生じる遅延量（時間差）を回路的に調整し、高速なクロックアクセス時間や高い動作周波数を実現可能な技術である。ＤＬＬ回路は、ＤＲＡＭのインタフェース回路などに用いられる。
この種のＤＬＬ回路としては種々の回路が提案されている（たとえば、特許文献１、特許文献２参照）。
この種のＤＬＬ回路としては種々の回路が提案されている（たとえば、特許文献１、特許文献２参照）。
特許文献１や特許文献２に記載されているＤＬＬ回路は、あらかじめ決められた、またはレジスタで指定された遅延値を常に保持するよう可変遅延回路に対しフィードバック制御を行っている。
特開２００５-１４２８５９号公報の図１、図８
特表２００４-５３１９８１号公報の図１、図３
上述したように、既存のＤＬＬ回路は、あらかじめ決められた、またはレジスタで指定された遅延値を常に保持するよう可変遅延回路に対しフィードバック制御を行っている。
このようなＤＬＬ回路をデータのサンプリングタイミング調整に用いる例を図１に示す。
この図では、ＬＳＩ１に対して外部から入力されたデータのサンプルタイミングを最適化するためにＤ型フリップフロップ（D-FF）２のクロック側に既存のＤＬＬ回路３を挿入している。また、データ入力側に配線駆動用バッファとしてのインバータＩＮＶ１、ＩＮＶ２が直列に接続され、クロック入力側に配線駆動用のバッファとしてのインバータＩＮＶ３〜ＩＮＶ６が直列に接続されている。
すなわち、ＤＬＬ回路３の遅延は最適なサンプルタイミングになるよう選択されるが、実際のＬＳＩ１では外部入力をじかにＤＬＬ回路３やD-FF２へ接続することは難しく、ほとんどの場合、図１のようにＤＬＬ回路３の前後、D-FF２の前段にバッファが必要となる。
この図では、ＬＳＩ１に対して外部から入力されたデータのサンプルタイミングを最適化するためにＤ型フリップフロップ（D-FF）２のクロック側に既存のＤＬＬ回路３を挿入している。また、データ入力側に配線駆動用バッファとしてのインバータＩＮＶ１、ＩＮＶ２が直列に接続され、クロック入力側に配線駆動用のバッファとしてのインバータＩＮＶ３〜ＩＮＶ６が直列に接続されている。
すなわち、ＤＬＬ回路３の遅延は最適なサンプルタイミングになるよう選択されるが、実際のＬＳＩ１では外部入力をじかにＤＬＬ回路３やD-FF２へ接続することは難しく、ほとんどの場合、図１のようにＤＬＬ回路３の前後、D-FF２の前段にバッファが必要となる。
この場合、データ側とクロック側のバッファ遅延が同じであれば問題ないが、遅延差を非常に小さく設計するには時間がかかり、また設計上の差を無くしても製造時のバラツキなどで実際には差ができてしまう。そのような遅延差はＬＳＩ１の電源電圧や温度、製造時プロセス条件によって変動する。
これまでの手法でこのような遅延差を修正するにはＬＳＩ１の配線やゲートを修正するか、あらかじめ遅延調整用の回路をＤＬＬ回路３とは別に組み込んでおく必要があった。
前者の手法では遅延調整するためにＬＳＩ製造用マスクを修正しＬＳＩを作り直さねばならない。
後者の手法では遅延調整回路を高精度または広い調整幅にすると回路規模が増大する。
後者の手法では遅延調整回路を高精度または広い調整幅にすると回路規模が増大する。
本発明は、外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加を不要とすることが可能なデジタルＤＬＬ回路を提供することにある。
本発明の第１の観点のデジタルＤＬＬ回路は、遅延指定のための遅延指定値を保持する第１レジスタと、ＬＳＩ内部のゲート遅延補正値を指定するための第２レジスタと、デジタル制御の可変遅延回路と、上記可変遅延回路の遅延を上記第１レジスタの遅延指定値に維持するよう制御を行う遅延制御値を生成する制御回路と、上記制御回路から出力される遅延制御値に上記第２レジスタが保持するゲート遅延補正値を加算し、上記可変遅延回路の制御入力へ出力する加算回路とを有する。
好適には、上記制御回路は、基準となる信号と上記第１レジスタの遅延指定値をデジタル演算して、当該演算結果を遅延制御値として上記加算回路に出力する。
本発明によれば、外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要である。
以下、本発明の実施形態を添付図面に関連付けて説明する。
図２は、本発明の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
本実施形態のデジタルＤＬＬ回路は、外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要となるように構成されている。
本実施形態のデジタルＤＬＬ回路は、外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要となるように構成されている。
本デジタルＤＬＬ回路１０は、図２に示すように、第１レジスタ１１、第２レジスタ１２、可変遅延回路１３、加算回路１４、および制御回路１５を有する。
第１レジスタ１１は、あらかじめ設定される遅延指定値ＤＶを保持する。
第２レジスタ１２は、ＬＳＩ内部のゲート遅延補正値を指定するためのゲート遅延補正値ＧＤＣＶを保持する。
デジタル制御の可変遅延回路１３は、制御回路１５から与えられる遅延制御値ＤＣＶに加算回路１４でゲート遅延補正値ＧＤＣＶを加算して得られた補正制御遅延値（量）ＣＤＣＶをもって入力データＩＮを遅延させて遅延出力ＤＯＵＴを得る。
図３は、デジタル制御可変遅延回路１３の構成例を概念的に示す図である。
図３の可変遅延回路１３は、入力ＩＮに対して縦続接続された複数の遅延素子１３１−１〜１３１−ｎ、および制御回路１５から与えられる遅延制御値ＤＣＶに応じて遅延素子１３１−１〜１３１−ｎのいずれかの出力を選択し、遅延出力ＤＯＵＴを得るセレクタ１３２により構成されている。
図３の可変遅延回路１３は、入力ＩＮに対して縦続接続された複数の遅延素子１３１−１〜１３１−ｎ、および制御回路１５から与えられる遅延制御値ＤＣＶに応じて遅延素子１３１−１〜１３１−ｎのいずれかの出力を選択し、遅延出力ＤＯＵＴを得るセレクタ１３２により構成されている。
加算回路１４は、制御回路１５から出力される遅延制御値ＤＣＶに第２レジスタ１２が保持するゲート遅延補正値ＧＤＣＶを加算し、可変遅延回路１３の制御入力へ出力する。
制御回路１５は、可変遅延回路１３の遅延を第１レジスタ１１の遅延指定値ＤＶに維持するよう制御を行うように遅延制御値ＤＣＶを生成し、加算回路１４に出力する。
制御回路１５は、基準となる信号と上記第１レジスタの遅延指定値をデジタル演算して、この演算結果を遅延制御値として上記加算回路に出力する。
制御回路１５は、基準となる信号と上記第１レジスタの遅延指定値をデジタル演算して、この演算結果を遅延制御値として上記加算回路に出力する。
制御回路１５は、基本的にこれらの回路が搭載されたＬＳＩの電源電圧、温度、製造時プロセスバラツキによるゲート遅延の変動を検出し可変遅延回路１３にフィードバックする。
制御回路１５内でのフィードバック制御値算出には、外部から入力される基準クロックＣＬＫまたは基準タイミング信号ＴＭと、制御回路１５内に設けたそのチップの温度、電源電圧、プロセスバラツキによる遅延変動を検出するためのリングオシレータまたは被測定遅延回路の出力を比較して行う。
制御回路１５内でのフィードバック制御値算出には、外部から入力される基準クロックＣＬＫまたは基準タイミング信号ＴＭと、制御回路１５内に設けたそのチップの温度、電源電圧、プロセスバラツキによる遅延変動を検出するためのリングオシレータまたは被測定遅延回路の出力を比較して行う。
別な構成においては、リングオシレータや被測定遅延回路を内蔵する代わりに、ＤＬＬの入出力信号やその遅延差を基準クロックと比較しても良い。
制御回路１５の制御により、可変遅延回路１３の入力と出力間の遅延を第１レジスタ１１で指示された遅延目標近傍に保つ。
以上が制御回路１５の基本的な機能であるが、本実施形態においては、上述したように第２レジスタ１２と加算回路１４とをさらに有している。
すなわち、第２レジスタ１２で指定されたゲート遅延補正値ＧＤＣＶを加算回路１４で制御回路１５が生成した遅延制御値ＤＣＶに足しこむ。
なお、第２レジスタ１２が保持する値は正だけでなく、負の値でも良い。
ただし、加算回路１４における加算結果の値は可変遅延回路１３が受け入れ可能な範囲に制限される。
すなわち、第２レジスタ１２で指定されたゲート遅延補正値ＧＤＣＶを加算回路１４で制御回路１５が生成した遅延制御値ＤＣＶに足しこむ。
なお、第２レジスタ１２が保持する値は正だけでなく、負の値でも良い。
ただし、加算回路１４における加算結果の値は可変遅延回路１３が受け入れ可能な範囲に制限される。
以下では、可変遅延回路１３が入力する補正遅延制御値ＣＤＣＶに対し、その遅延はリニアに増減するものとして説明する。
なお、多少の非線形性や大小の極性違いがあっても本方式を適用することは可能である。
なお、多少の非線形性や大小の極性違いがあっても本方式を適用することは可能である。
図４は、本実施形態に係るデジタルＤＬＬ回路の応用例を示す図である。
図４において、２０は本実施形態のデジタルＤＬＬ回路１０が搭載されるＬＳＩを示し、ＬＳＩ２０内には、Ｄ型フリップフロップ２１が配置されている。
Ｄ型フリップフロップ２１のＤ入力側にはデータの遅延用バッファとしてのインバータ２２，２３が直列に接続されて配置され、デジタルＤＬＬ回路１０がクロック入力側に配置されている。
そして、デジタルＤＬＬ回路１０の入力側にクロック遅延用バッファとしてインバータ２４〜２７が縦続接続されて配置されている。
Ｄ型フリップフロップ２１のＤ入力側にはデータの遅延用バッファとしてのインバータ２２，２３が直列に接続されて配置され、デジタルＤＬＬ回路１０がクロック入力側に配置されている。
そして、デジタルＤＬＬ回路１０の入力側にクロック遅延用バッファとしてインバータ２４〜２７が縦続接続されて配置されている。
図４において、データ側遅延とクロック側遅延の相対的な差があった場合、それを打ち消すように図２の第２レジスタ１２に補正値を設定する。
すると、本来ＤＬＬが作るべき固定の遅延目標値に対し、補正値分だけＤＬＬの遅延が追加または削減されるので、電源電圧などによって変動するデータ側遅延とクロック側遅延の相対的な差を打ち消すことができる。
すると、本来ＤＬＬが作るべき固定の遅延目標値に対し、補正値分だけＤＬＬの遅延が追加または削減されるので、電源電圧などによって変動するデータ側遅延とクロック側遅延の相対的な差を打ち消すことができる。
図５は、本実施形態におけるＤＬＬ遅延とＬＳＩゲート遅延との関係を示す図である。
図５において、例として値５の固定遅延目標値の動作ポイントを破線Ｂで示す。
ＬＳＩ２０内部の電源電圧などによるゲート遅延大小の変動が横軸に表示されており、これらの変動があってもＤＬＬの遅延はフィードバックによって破線Ｂのように一定に保たれる。
ＬＳＩ２０内部の電源電圧などによるゲート遅延大小の変動が横軸に表示されており、これらの変動があってもＤＬＬの遅延はフィードバックによって破線Ｂのように一定に保たれる。
図６は、本実施形態におけるＤＬＬ内遅延制御値とＬＳＩ内ゲート遅延の関係を示す図である。
先の図５の破線Ｂが示すＤＬＬの一定の遅延を実現するように、ＤＬＬ内部の可変遅延回路１３に対する制御値は、図６の破線ＢのようにＬＳＩ２０内部のゲート遅延に反比例するようフィードバック制御される。ここまでが本来のＤＬＬの動作である。
これに対し、例として本発明回路のゲート遅延補正レジスタ値が＋４と−２の場合の
動作状態をそれぞれ図５および図６中に実線ＡとＢで示す。
可変遅延回路１３に対する遅延制御値にゲート遅延補正値を加算することで図６のＡまたはＢの実線が可変遅延回路１３の制御値となり、その結果、図５の実線ＡまたはＢのようなＤＬＬの遅延が得られる。
これに対し、例として本発明回路のゲート遅延補正レジスタ値が＋４と−２の場合の
動作状態をそれぞれ図５および図６中に実線ＡとＢで示す。
可変遅延回路１３に対する遅延制御値にゲート遅延補正値を加算することで図６のＡまたはＢの実線が可変遅延回路１３の制御値となり、その結果、図５の実線ＡまたはＢのようなＤＬＬの遅延が得られる。
図４において、ＤＬＬ外ゲート遅延がたとえば−４とか２といった大きさ分だけ所望の遅延からずれている場合、先の説明のように本回路の第２レジスタ１２のゲート遅延補正レジスタ値に＋４とか−２の逆の値を設定すれば、電源変動などにより増減するゲート遅延のずれを常に補正することが可能となる。
別な観点からゲート遅延差の補正を説明する。
ここでは、図２に示したデジタル制御の可変遅延回路を例に説明する。
基本的な遅延は、ＬＳＩ内のＤＬＬ以外のゲートとほぼ同じ特性をもつロジックゲートの遅延を用い、複数の遅延からセレクタで所望の遅延を選択する。
この可変遅延回路１３内のゲート遅延は、ＤＬＬ外のゲートと同様にＬＳＩの電源電圧や温度、製造バラツキによって影響を受ける。既存のＤＬＬではフィードバック制御により適切な遅延ポイントを選ぶことで所望の固定遅延を得る。
本実施形態においては、それに加えてフィードバック制御により選択されたポイントに対し、補正したい遅延分に相当するオフセット分を加算または減算することで選択ポイントを指定ゲート段数分ずらす。
このフィードバックによらない指定ゲート段数の遅延はＤＬＬ外のゲート遅延と同じく電源電圧や温度、製造バラツキに連動して遅延が変動するため、外部のゲート遅延差をどの条件でも打ち消すことができる。
ここでは、図２に示したデジタル制御の可変遅延回路を例に説明する。
基本的な遅延は、ＬＳＩ内のＤＬＬ以外のゲートとほぼ同じ特性をもつロジックゲートの遅延を用い、複数の遅延からセレクタで所望の遅延を選択する。
この可変遅延回路１３内のゲート遅延は、ＤＬＬ外のゲートと同様にＬＳＩの電源電圧や温度、製造バラツキによって影響を受ける。既存のＤＬＬではフィードバック制御により適切な遅延ポイントを選ぶことで所望の固定遅延を得る。
本実施形態においては、それに加えてフィードバック制御により選択されたポイントに対し、補正したい遅延分に相当するオフセット分を加算または減算することで選択ポイントを指定ゲート段数分ずらす。
このフィードバックによらない指定ゲート段数の遅延はＤＬＬ外のゲート遅延と同じく電源電圧や温度、製造バラツキに連動して遅延が変動するため、外部のゲート遅延差をどの条件でも打ち消すことができる。
以上説明したように、本実施形態によれば、遅延指定のための遅延指定値を保持する第１レジスタ１１、ＬＳＩ内部のゲート遅延補正値を指定するための第２レジスタ１２、デジタル制御の可変遅延回路１３、可変遅延回路１３の遅延を第１レジスタ１１の遅延指定値に維持するよう制御を行うように遅延制御値ＤＣＶを生成する制御回路１５、制御回路から出力される遅延制御値ＤＣＶに第２レジスタ１２が保持するゲート遅延補正値ＧＤＣＶを加算し、可変遅延回路１３の制御入力へ出力する加算回路１４を有することから、外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要とすることが可能となる利点がある。
以上のような特徴を有するデジタルＤＬＬ回路１０は、たとえば図７に示すような、ＤＤＲ(Double Data Rate) ＤＲＡＭのインタフェース回路として用いることが可能である。
図７において、４０はＤＤＲ同期型ＤＲＡＭ（ＳＤＲＡＮ）を示し、３０が所定のＬＳＩを示している。また、３１，３２はＤ型フリップフロップを、３３はインバータを示している。
図７において、電源系統は省略して示している。
図７において、４０はＤＤＲ同期型ＤＲＡＭ（ＳＤＲＡＮ）を示し、３０が所定のＬＳＩを示している。また、３１，３２はＤ型フリップフロップを、３３はインバータを示している。
図７において、電源系統は省略して示している。
図８（Ａ）〜（Ｄ）は、ＤＤＲインタフェースとして機能するＤＬＬ回路の動作を説明するためのタイミングチャートである。
ＤＤＲ ＳＤＲＡＭ４０からデータを読み出す場合、リードデータＤＱ＊のあるグループ毎（たとえば８ビット毎）にリードデータの変化タイミングを示す信号ＤＱＳ＊が出力される。
このリードデータをＬＳＩ３０内部でラッチするためには、その信号ＤＱＳ＊をクロック周期の約１／４だけ遅延させて取り込みクロックとして用いる必要がある。
デジタルＤＬＬ回路１０はそのための安定な遅延させた信号ＤＱＳを生成する。
このリードデータをＬＳＩ３０内部でラッチするためには、その信号ＤＱＳ＊をクロック周期の約１／４だけ遅延させて取り込みクロックとして用いる必要がある。
デジタルＤＬＬ回路１０はそのための安定な遅延させた信号ＤＱＳを生成する。
このように、ＤＤＲインタフェースとして適用でき、遅延振動の少ない安定なクロック用信号を生成することができる。
１０・・・デジタルＤＬＬ回路、１１・・・第１レジスタ、１２・・・第２レジスタ、１３・・・可変遅延回路、１４・・・加算回路、１５・・・制御回路。
Claims (2)
- 遅延指定のための遅延指定値を保持する第１レジスタと、
ＬＳＩ内部のゲート遅延補正値を指定するための第２レジスタと、
デジタル制御の可変遅延回路と、
上記可変遅延回路の遅延を上記第１レジスタの遅延指定値に維持するよう制御を行う遅延制御値を生成する制御回路と、
上記制御回路から出力される遅延制御値に上記第２レジスタが保持するゲート遅延補正値を加算し、上記可変遅延回路の制御入力へ出力する加算回路と
を有するデジタルＤＬＬ回路。 - 上記制御回路は、基準となる信号と上記第１レジスタの遅延指定値をデジタル演算して、当該演算結果を遅延制御値として上記加算回路に出力する
請求項１記載のデジタルＤＬＬ回路。
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