KR100987359B1 - 데이터 입출력 회로 - Google Patents

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Abstract

본 발명은 지터 특성이 향상된 데이터 입출력회로에 관한 것으로서, 본 발명에 따른 데이터 출력회로는, 지연고정루프회로에서 생성되는 내부클럭에 응답해 데이터 스트로브신호 및 데이터를 출력하는 출력부; 상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부; 상기 지연고정루프부로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부; 및 상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 듀티비 보정부를 포함한다.
듀티비, 스트로브, 지터, 데이터 마진

Description

데이터 입출력 회로{DATA INPUT/OUTPUT CIRCUIT}
본 발명은 반도체 메모리 장치의 데이터 입출력 회로에 관한 것으로, 보다 상세하게는 지터 특성이 향상된 데이터 입출력 회로에 관한 것이다.
동기식(synchronous) 반도체 메모리 장치는 외부에서 주어지는 클럭과 동기되어 동작한다. 특히 DDR(double data rate) 동기식 메모리 장치는 외부에서 입력되는 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기되어 한 클록 주기 동안 연속적으로 두 비트의 데이터를 처리한다. 상기 DDR 동기식 메모리 장치는 데이터 입출력의 정확한 타이밍을 구현하기 위하여, 지연고정루프회로를 사용한다.
한편 상기 동기식 반도체 메모리 장치에서 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 클럭의 듀티비가 정확하게 제어되지 않으면 데이터의 마진이 확보되지 않아 데이터가 왜곡될 수 있다.
듀티비는 클럭의 한 주기 동안 하이레벨 구간이 점유하는 시간과 로우레벨 구간이 점유하는 시간의 비를 의미한다. 예를 들어 50:50의 듀티비는 1클럭 주기동안 하이레벨 구간과 로우레벨 구간이 각각 점유하는 시간이 동일하다는 것을 의미한다.
도 1은 종래의 데이터 입출력회로의 구성도이다.
도면에 도시된 바와 종래의 데이터 입출력회로는 데이터 출력회로(101), 데이터 입력회로(103) 및 다수의 DQ패드(105)로 구성된다.
데이터 출력회로(101)와 데이터 입력회로(103)는 하나의 DQ패드를 통해 양방향으로 데이터를 출력하거나 입력받는다. 즉, 반도체 메모리 장치의 읽기(read) 동작의 경우 데이터 입력회로(103)는 DQ패드를 통해 반도체 장치 외부로부터 데이터를 입력받지 않으며 데이터 출력회로(101)는 DQ패드를 통해 반도체 메모리 장치 외부로 데이터를 출력한다. 반도체 메모리 장치의 쓰기(write) 동작의 경우에는 데이터 입력회로(103)는 DQ패드를 통해 데이터를 입력받으며 데이터 출력회로(101)는 DQ패드를 통해 데이터를 출력하지 않는다.
도 2는 도 1의 데이터 출력회로(101)의 구성도이다.
도면에 도시된 바와 같이 데이터 출력회로(101)는 제1전송라인부(203), 제2전송라인부(201), 출력부(205) 및 출력 제어부(217)로 구성된다.
제2전송라인부(201)는 지연고정루프회로(도 3에서 설명)가 반도체 메모리 장치의 스큐를 보상하기 위해 외부클럭(EXT_CLK)으로부터 생성하는 내부클 럭(RCLK_DLL, FCLK_DLL)을 제1전송라인부(203)로 전달한다. 제2전송라인부(201)는 내부클럭(RCLK_DLL, FCLK_DLL)의 왜곡을 방지하는 리피터(219, repeater)를 포함할 수 있다.
제1전송라인부(203)는 내부클럭(RCLK_DLL, FCLK_DLL)을 구동하여 데이터 스트로브신호(DQS)를 출력하는 데이터 스트로브신호 출력수단(207)과 내부 데이터(DATA)를 입력받아 내부클럭(RCLK_DLL, FCLK_DLL)에 응답해 외부 데이터(DQ)를 출력하는 다수의 데이터 출력수단(209, 211, 213, 215)으로 구성되는 출력부(205)로 내부클럭(RCLK_DLL, FCLK_DLL)을 전달한다. 데이터 출력수단(209, 211, 213, 215) 및 데이터 스트로브신호 출력수단(207) 각각에 전달되는 내부클럭(RCLK_DLL, FCLK_DLL)간의 스큐(skew)를 최소화하기 위해 제1전송라인부(203)는 클럭트리의 구조를 하고 있다.
데이터 출력수단(209, 211, 213, 215) 각각은 DQ패드에 연결되어 반도체 메모리 장치 메모리 셀로부터 출력되는 내부 데이터(DATA)를 내부클럭(RCLK_DLL, FCLK_DLL)의 라이징 에지에 래치하여 메모리 컨트롤러(memory controller)로 출력한다. 그리고 데이터 스트로브신호 출력수단(207)은 데이터 스트로브신호(DQS)를 상기 메모리 컨트롤러로 출력한다. 데이터 출력수단(209, 211, 213, 215) 및 데이터 스트로브신호 출력수단(207) 각각은 내부클럭(RCLK_DLL, FCLK_DLL)에 기초하여 외부 데이터(DQ) 및 데이터 스트로브신호(DQS)를 출력하므로 외부 데이터(DQ) 및 데이터 스트로브신호(DQS)는 서로 위상일치한다.
상기 메모리 컨트롤러는 데이터 스트로브신호 출력수단(207)으로부터 출력 된 데이터 스트로브신호(DQS)에 기초하여 데이터 출력수단(209, 211, 213, 215)으로부터 출력된 외부 데이터(DQ)를 수신한다.
출력 제어부(217)는 반도체 메모리 장치의 동작모드에 따른 모드신호(MODE)에 응답해 출력부(205)를 제어한다. 예를 들어 출력 제어부(217)는 반도체 메모리 장치의 전력소모를 줄이기 위해 반도체 메모리 장치의 쓰기(write)동작의 경우에만 제1 및 제2출력 제어신호(DQ_EN, DQS_EN)를 인에이블하며 데이터 출력수단(209, 211, 213, 215) 및 리피터(219) 각각은 제1 및 제2출력 제어신호(DQ_EN, DQS_EN)에 응답해 인에이블된다.
도 3은 도 2에서 언급된 지연고정루프회로의 구성도이다.
지연고정루프회로는 위상비교부(301), 지연조절부(303), 레플리카 모델부(305), 듀티비 보정부(307)로 구성된다.
위상비교부(301)는 외부클럭(EXT_CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카 모델부(305)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교하고 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차를 나타내는 비교신호(CMP)를 지연조절부(303)로 출력한다. 지연조절부(303)는 비교신호(CMP)에 응답해 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상이 일치하도록 외부클럭(EXT_CLK)을 제1지연량(DD_1, 도 5에 도시됨)만큼 지연시켜 내부클럭(CLK_DD)을 출력한다. 내부클럭(CLK_DD)은 듀티비 보정부(307)에 의해 듀티비가 보정된 후 레플리카 모델부(305)로 입력된다.
결국 상기의 과정을 거쳐 레플리카 모델부(305)로부터 출력되는 피드백클럭(FB_CLK)은 지연조절부(303)에 의한 지연 및 레플릭카 모델부(305)에 의한 지연이 반영되어 외부클럭(EXT_CLK)과 위상일치되며, 이 때 지연조절부(303)에 의한 지연이 반영된 내부클럭(CLK_DD)은 지연 고정 즉, 락킹(locking)된다.
듀티비 보정부(307)는 보정수단(309) 및 감지수단(311)으로 구성된다.
감지수단(311)은 보정수단(309)이 출력하는 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 감지해 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 나타내는 감지신호(DCC, DCCB)를 생성한다. 보정수단(309)은 감지신호(DCC, DCCB)에 응답해 지연조절부(303)가 출력하는 내부클럭(CLK_DD)의 듀티비를 보정하여 위상이 서로 반대이고 듀티비가 보정된 정, 부 내부클럭(RCLK_DLL, FCLK_DLL)을 출력한다.
도 4는 도 1의 데이터 입력회로(103)의 구성도이다.
도면에 도시된 바와 같이 데이터 입력회로(103)는 데이터 스트로브신호 입력부(401), 다수의 데이터 입력부(403, 405) 및 입력 제어부(407)로 구성된다.
데이터 스트로브신호 입력부(401)는 메모리 컨트롤러로부터 데이터 스트로브신호(DQS)를 입력받아 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)를 데이터 입력부(403, 405)로 출력한다.
정, 부 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)는 위상이 반전된 관계로 데이터 입력부(403)는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 라이징 에지에 메모리 컨트롤러로부터 입력되는 외부 데이터(DQ)를 래치하여 내부 데이 터(DATA)를 출력한다.
입력 제어부(407)는 도 2의 출력 제어부(207)와 유사하게 반도체 메모리 장치의 동작모드에 따른 모드신호(MODE)에 응답해 데이터 스트로브신호 입력부(401) 및 데이터 입력부(403, 405)를 제어한다. 예를 들어 입력 제어부(407)는 반도체 메모리 장치의 전력소모를 줄이기 위해 반도체 메모리 장치의 읽기 동작의 경우에만 제1 및 제2입력 제어신호(DQ_EN, DQS_EN)를 인에이블하며 데이터 입력부(403, 405) 및 데이터 스트로브신호 입력부(401) 각각은 제1 및 제2입력 제어신호(DQ_EN, DQS_EN)에 응답해 인에이블된다.
도 5는 도 2의 데이터 출력회로(101)의 데이터 출력 동작을 설명하기 위한 타이밍 도이다.
지연고정루프회로는 외부클럭(EXT_CLK)을 제1지연량(DD_1)만큼 지연시켜 내부클럭(RCLK_DLL, FCLK_DLL)을 생성한다. 외부클럭(EXT_CLK)의 듀티비는 50:50이 되지 않지만 듀티비 보정부(307)에 의해 지연고정루프회로는 듀티비가 50:50으로 보정된 내부클럭(RCLK_DLL, FCLK_DLL)을 생성한다.
그러나 출력부(205)에 입력되는 내부클럭(RCLK_DLL, FCLK_DLL)은 도시된 바와 같이 제2전송라인부(201)에서 내부클럭(RCLK_DLL, FCLK_DLL)의 전송과정에서 유입되는 외부잡음(noise), PVT(Process, Voltage, Temperature) 변동 등에 의해 듀티비가 왜곡될 수 있다. 데이터 출력수단(211, 213, 215)은 듀티비가 왜곡된 내부클럭(RCLK_DLL, FCLK_DLL)의 라이징 에지에 응답해 외부 데이터(DQ)를 출력한다. 따라서 종래의 데이터 출력회로는 부 내부클럭(FCLK_DLL)의 라이징 에지에 응답해 내부데이터(DATA)가 래치될 때 데이터 마진이 감소되어 지터(jitter) 특성이 나빠져 외부 데이터(DQ)가 왜곡될 수 있는 문제가 있다.
데이터 출력수단(211, 213, 215)에 의해 출력되는 외부 데이터(DQ)는 데이터 출력수단(211, 213, 215)의 지연량이 반영되어 출력되고 외부클럭(EXT_CLK)과 위상일치된다. 내부클럭(RCLK_DLL, FCLK_DLL)으로부터 생성되는 데이터 스트로브신호(DQS) 역시 데이터 스트로브신호 출력수단(209)의 지연량이 반영되어 출력되고 외부클럭(EXT_CLK)과 위상일치된다.
한편, 데이터 입력회로(103)의 경우에도 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 듀티비가 외부잡음 또는 스트로브신호 입력부(401)의 스위칭 노이즈 또는 PVT변동 등에 의해 왜곡될 수 있어, 내부 데이터 스트로브신호(DQSB_IN)의 라이징 에지에 응답해 외부 데이터(DQ)가 래치될 때 데이터 마진이 감소되어 지터 특성이 나빠져 내부 데이터(DATA)가 왜곡될 수 있는 문제가 있다.
결국, 종래의 데이터 입출력 회로의 경우 데이터 입력 및 데이터 출력수단이 듀티비가 왜곡된 데이터 스트로브신호 및 내부 데이터 스트로브신호에 기초하여 데이터를 입력 또는 출력함으로써 데이터 마진이 줄어들어 반도체 메모리 장치로 입력 또는 출력되는 데이터가 왜곡될 수 있는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 지터 특성이 향상되고 데이터 마진이 확보되는 데이터 입출력회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 지연고정루프회로에서 생성되는 내부클럭에 응답해 데이터 스트로브신호 및 데이터를 출력하는 출력부; 상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부; 상기 지연고정루프부로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부; 및 상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 듀티비 보정부를 포함하는 데이터 출력회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 반도체 메모리 장치 외부로부터 입력되는 데이터 스트로브신호에 응답해 내부 데이터 스트로브신호를 생성하는 데이터 스트로브신호 입력부; 상기 내부 데이터 스트로브 신호의 듀티비를 보정해 보정 데이터 스트로브신호를 출력하는 듀티비 보정부; 상기 보정 데이터 스트로브신호에 응답해 상기 반도체 메모리 장치 외부로부터 입력되는 데이터를 출력하는 데이터 입력부를 포함하는 데이터 입력회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 지연고정루프회로에서 생성되는 내부클럭에 응답해 제1데이터 스트로브신호 및 제1데이터를 출력하는 출력부; 상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부; 상기 지연고정루프부로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부; 상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 듀티비 보정부; 반도체 메모리 장치 외부로부터 제2데이터 스트로브신호를 입력받아 내부 데이터 스트로브신호를 생성하는 데이터 스트로브신호 입력부; 및 상기 내부 데이터 스트로브신호에 응답해 상기 반도체 메모리 장치 외부로부터 입력되는 제2데이터를 출력하는 다수의 데이터 입력부를 포함하는 데이터 입출력회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 반도체 장치 내부회로에서 생성된 제어클럭을 전송하는 전송라인부; 및 전송된 상기 제어클럭의 듀티비를 보정하여 듀티비가 보정된 제어클럭에 응답해 상기 반도체 장치의 외부로 데이터 스트로브신호 및 데이터를 출력하는 출력부를 포함하는 데이터 출력회로를 제공한다.
본 발명에 따르면, 데이터 입출력회로가 듀티비 보정부를 포함하여 데이터 입출력시 사용되는 데이터 스트로브신호의 듀티비를 보정한다. 따라서 데이터 입출력회로의 지터특성이 향상되고 데이터 마진이 확보되는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일실시예에 따른 데이터 출력회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 데이터 출력회로는 출력부(605), 제1전송라인부(603), 제2전송라인부(601), 출력제어부(623) 및 듀티비 보정부(617)를 포함한다.
종래 기술과 달리 본 발명에 따른 데이터 출력회로는 제1전송라인부(603)와 제2전송라인부(601) 사이에 배치된 듀티비 보정부(617)를 포함한다. 따라서 본 발명에 따른 데이터 출력회로는 내부클럭(RCLK_DLL, FCLK_DLL)이 지연고정루프회로에서 듀티비가 보정되어 출력된 이후서부터 제2전송라인부(601)에 입력되기까지 발생할 수 있는 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비 왜곡을 보정할 수 있으므로 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.
제2전송라인부(601)는 지연고정루프회로로부터 생성된 내부클럭(RCLK_DLL, FCLK_DLL)을 제1전송라인부(603)로 전달한다. 이 때 전송라인의 길이가 상당하므로 전송라인의 로딩에 의해 내부클럭(RCLK_DLL, FCLK_DLL)이 왜곡될 수 있다. 따라서 제2전송라인부(601)는 내부클럭(RCLK_DLL, FCLK_DLL)을 구동하여 내부클럭(RCLK_DLL, FCLK_DLL)의 왜곡을 방지하는 리피터(625)를 포함할 수 있다.
제1전송라인부(603)는 내부클럭(RCLK_DLL, FCLK_DLL)에 응답해 데이터 스트 로브신호(DQS) 및 데이터(DQ)를 출력하는 출력부(605)로 내부클럭(RCLK_DLL, FCLK_DLL)을 전달한다. 출력부(605)는 다수의 데이터 출력수단(609, 611, 613, 615) 및 데이터 스트로브신호 출력수단(607)을 포함하며 데이터 출력수단(609, 611, 613, 615) 및 데이터 스트로브신호 출력수단(607) 각각에 전달되는 내부클럭(RCLK_DLL, FCLK_DLL)의 스큐를 최소화하기 위해 제1전송라인부(603)는 클럭트리의 구조를 하고 있다.
이 때 도 5에서 상기된 바와 같이 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비가 PVT 변동 등에 의해 왜곡될 수 있다. 데이터 출력수단(609, 611, 613, 615)이 듀티비가 왜곡된 내부클럭(RCLK_DLL, FCLK_DLL)에 기초하여 외부 데이터(DQ)를 출력할 경우 데이터 마진이 감소되어 외부 데이터(DQ)가 왜곡될 수 있으므로 듀티비 보정부(617)는 제1전송라인부(603) 전단에 배치되어 제2전송라인부(601)로부터 전송된 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 50:50으로 보정한다.
듀티비 보정부(617)는 감지수단(621) 및 보정수단(619)을 포함한다. 감지수단(721)은 보정수단(619)으로부터 출력되는 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 듀티비를 감지해 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 듀티비를 나타내는 감지신호(DCC, DCCB)를 생성하며 보정수단(619)은 감지신호(DCC, DCCB)에 응답해 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 보정한다.
일실시예로서 감지수단(621)은 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 하이레벨 구간과 로우레벨 구간의 폭에 따라 충방전되는 감지신호(DCC, DCCB)를 생성할 수 있다. 예를 들어 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 하이레벨 구간이 로우레 벨 구간의 폭보다 넓은 경우 감지신호(DCC)는 하이레벨로 천이하며 감지신호(DCCB)는 로우레벨로 천이할 수 있다.
보정수단(619)은 반대레벨로 천이하는 감지신호(DCC, DCCB)에 기초하여 내부클럭(RCLK_DLL, FCLK_DLL)의 하이레벨 구간의 폭을 증가시킬지 로우레벨 구간의 폭을 증가시킬지 결정한다. 그리고 상기의 경우 보정수단(619)은 내부클럭(RCLK_DLL, FCLK_DLL)의 하이레벨 구간의 폭을 좁히고 로우레벨 구간의 폭을 좁혀 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 50:50으로 보정한다.
정, 부 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비는 각각 왜곡 정도가 다를 수 있으므로 듀티비 보정부(617)는 정, 부 내부클럭(RCLK_DLL, FCLK_DLL) 각각의 듀티비를 보정한다.
데이터 스트로브신호 출력수단(607)은 보정 내부클럭(RCLK_DCC, FCLK_DCC)을 구동하여 데이터 스트로브신호(DQS)를 메모리 컨트롤러로 출력한다. 데이터 출력수단(609, 611, 613, 615) 각각은 DQ패드에 연결되어 반도체 메모리 장치 메모리 셀로부터 출력되는 내부 데이터(DATA)를 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 라이징 에지에 래치하여 상기 메모리 컨트롤러로 출력한다.
출력 제어부(623)는 반도체 메모리 장치의 동작모드에 따른 모드신호(MODE)에 응답해 출력부(605)를 제어한다. 예를 들어 반도체 메모리 장치의 쓰기 동작의 경우 반도체 메모리 장치는 외부로부터 데이터 및 데이터 스트로브신호를 입력받고 외부 데이터(DQ) 및 데이터 스트로브신호(DQS)를 외부로 출력하지 않으므로 출력부(605)가 디스에이블되어도 반도체 메모리 장치의 동작에 영향이 없다. 또한 반도 체 메모리 장치의 읽기동작의 경우에도 카스 레이턴시(CAS Latency, CL)에 해당하는 클럭 주기동안 출력부(705)는 외부 데이터(DQ) 및 데이터 스트로브신호(DQS)를 출력하지 않으므로 카스 레이턴시(CL)에 해당하는 클럭 주기동안 출력부(605)는 디스에이블되어도 반도체 메모리 장치의 동작에 영향이 없다.
따라서 출력 제어부(623)는 전력소모를 줄이기 위해 반도체 메모리 장치의 읽기 동작의 경우에만 제1출력 제어신호(DQ_EN)를 인에이블하며 데이터 출력수단(609, 611, 613, 615)은 제1출력 제어신호(DQ_EN)에 응답해 인에이블되어 외부 데이터(DQ)를 출력한다. 또한 출력 제어부(623)는 제2출력 제어신호(DQS_EN)를 인에이블하며 리피터(625)는 제2출력 제어신호(DQS_EN)에 응답해 내부클럭(RCLK_DLL, FCLK_DLL)을 출력한다. 설계에 따라 데이터 스트로브신호 출력수단(709)이 제2제어신호(DQS_EN)에 응답해 데이터 스트로브신호(DQS)를 출력할 수도 있다.
정리하면, 본 발명에 따른 데이터 출력회로는 출력부(605) 입력직전의 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비 왜곡을 보정함으로써 데이터 마진이 확보되고 지터특성이 향상된다.
한편, 도 6은 지연고정루프회로로부터 출력되는 내부클럭(RCLK_DLL, FCLK_DLL)에 응답해 데이터를 출력하는 데이터 출력회로를 일실시예로서 설명하고 있으나 본 발명에 따른 데이터 출력회로는 소정 제어클럭에 응답해 데이터를 출력하는 데이터 출력회로에도 적용될 수 있다. 이 때 데이터 출력회로는 듀티비가 보정된 제어클럭에 응답해 데이터 및 데이터 스트로브신호를 출력하므로 데이터 마진이 확보되고 데이터 출력회로의 지터특성이 향상될 수 있다.
도 7은 도 6의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도이다.
지연고정루프회로는 듀티비가 50:50인 외부클럭(EXT_CLK)을 제1지연량(DD_1)만큼 지연시켜 내부클럭(RCLK_DLL, FCLK_DLL)을 생성한다. 제2전송라인부(601)에서 내부클럭(RCLK_DLL, FCLK_DLL)이 전송되는 과정에서 유입되는 외부잡음 등에 의해 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비는 왜곡된다.
듀티비 보정부(617)는 듀티비가 왜곡된 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 보정하여 듀티비가 50:50인 보정 내부클럭(RCLK_DCC, FCLK_DCC)을 출력한다.
따라서 도 5와 달리 데이터 출력수단(609, 611, 613, 615)은 보정 내부클럭(RCLK_DCC, FCLK_DCC)의 라이징 에지에 데이터 마진을 확보하여 내부 데이터(DATA)를 래치하므로 왜곡되지 않은 외부 데이터(DQ)를 출력한다.
한편, 외부 데이터(DQ)와 데이터 스트로브신호(DQS)는 외부클럭(EXT_CLK)과 위상일치된다.
도 8은 본 발명의 일실시예에 따른 데이터 입력회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 데이터 입력회로는 데이터 스트로브신호 입력부(801), 다수의 데이터 입력부(803, 805), 입력 제어부(807) 및 듀티비 보정부(809)를 포함한다.
종래 기술과 달리 본 발명에 따른 데이터 입력회로는 데이터 스트로브신호 입력부(801)가 출력하는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 듀티비를 보정하는 듀티비 보정부(809)를 포함한다. 따라서 본 발명에 따른 데이터 입력회로는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)가 데이터 입력부(803, 805)에 입력되기 전에 발생할 수 있는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 듀티비 왜곡을 보정할 수 있으므로 데이터 마진이 확보되고 데이터 입력회로의 지터특성이 향상된다.
데이터 스트로브신호 입력부(801)는 메모리 컨트롤러로부터 데이터 스트로브신호(DQS)를 입력받아 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)를 출력한다.
듀티비 보정부(809)는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 듀티비를 보정하여 보정 데이터 스트로브신호(DQS_DCC, DQSB_DCC)를 데이터 입력부(803, 805)로 출력한다. 듀티비 보정부(809)의 구성은 도 6의 듀티비 보정부(617)의 구성과 유사한 바 듀티비 보정부(809)에 대한 자세한 설명은 생략하기로 한다.
정, 부 보정 데이터 스트로브신호(DQS_DCC, DQSB_DCC)는 위상이 반전된 관계로 데이터 입력부(803, 805)는 보정 데이터 스트로브신호(DQS_DCC, DQSB_DCC)의 라이징 에지에 외부 데이터(DQ)를 래치하여 내부 데이터(DATA)를 출력한다.
입력 제어부(807)는 도 6의 출력 제어부(623)와 유사하게 반도체 메모리 장치의 동작모드에 따른 모드신호(MODE)에 응답해 데이터 스트로브신호 입력부(801) 및 데이터 입력부(803, 805)를 제어한다. 예를 들어 반도체 메모리 장치의 읽기 동작의 경우 데이터 입력부(803, 805) 및 데이터 스트로브신호 입력부(801)는 상기 메모리 컨트롤러로부터 외부 데이터(DQ) 및 데이터 스트로브신호(DQS)를 입력받지 않으므로 데이터 입력부(803, 805) 및 데이터 스트로브신호 입력부(801)가 디스에이블되어도 반도체 메모리 장치의 동작에 영향이 없다. 따라서 입력 제어부(807)는 전력소모를 줄이기 위해 반도체 메모리 장치의 쓰기 동작의 경우에만 제1 및 제2입력 제어신호(DQ_EN, DQS_EN)를 인에이블하고 데이터 입력부(803, 805) 및 데이터 스트로브신호 입력부(801) 각각은 제1 및 제2입력 제어신호(DQ_EN, DQS_EN)에 응답해 인에이블된다.
정리하면, 본 발명에 따른 데이터 입력회로는 내부 데이터 스트로브신호(DQS_IN, DQSB_IN)의 듀티비 왜곡을 보정함으로써 데이터 마진이 확보되고 지터특성이 향상된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 데이터 입출력회로의 구성도,
도 2는 도 1의 데이터 출력회로의 구성도,
도 3은 도 2에서 언급된 지연고정루프회로의 구성도,
도 4는 도 1의 데이터 입력회로의 구성도,
도 5는 도 2의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도,
도 6은 본 발명의 일실시예에 따른 데이터 출력회로의 구성도,
도 7은 도 6의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도,
도 8은 본 발명의 일실시예에 따른 데이터 입력회로의 구성도이다.

Claims (17)

  1. 지연고정루프회로에서 생성되는 내부클럭에 응답해 데이터 스트로브신호 및 데이터를 출력하는 출력부;
    상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부;
    상기 지연고정루프회로로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부;
    상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 듀티비 보정부; 및
    반도체 메모리 장치의 동작모드에 따라 상기 출력부의 온/오프를 제어하는 출력 제어부
    를 포함하는 데이터 출력회로.
  2. 제 1항에 있어서,
    상기 듀티비 보정부는,
    상기 내부클럭의 듀티비를 감지해 감지신호를 생성하는 감지수단; 및
    상기 감지신호에 응답해 상기 내부클럭의 듀티비를 보정하는 보정수단
    을 포함하는 데이터 출력회로.
  3. 삭제
  4. 제 1항에 있어서,
    상기 출력부는,
    상기 내부클럭에 응답해 상기 데이터를 출력하는 다수의 데이터 출력수단; 및
    상기 내부클럭을 구동해 상기 데이터 스트로브신호를 출력하는 데이터 스트로브신호 출력수단
    을 포함하는 데이터 출력회로.
  5. 지연고정루프회로에서 생성되는 내부클럭에 응답해 데이터 스트로브신호 및 데이터를 출력하는 출력부;
    상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부;
    상기 지연고정루프회로로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부;
    상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 듀티비 보정부를 포함하며,
    상기 제2전송라인부는 상기 내부클럭을 구동하는 리피터
    를 포함하는 데이터 출력회로.
  6. 반도체 메모리 장치 외부로부터 입력되는 데이터 스트로브신호에 응답해 내부 데이터 스트로브신호를 생성하는 데이터 스트로브신호 입력부;
    상기 내부 데이터 스트로브 신호의 듀티비를 보정해 보정 데이터 스트로브신호를 출력하는 듀티비 보정부; 및
    상기 보정 데이터 스트로브신호에 응답해 상기 반도체 메모리 장치 외부로부터 입력되는 데이터를 출력하는 다수의 데이터 입력부
    를 포함하는 데이터 입력회로.
  7. 제 6항에 있어서,
    상기 듀티비 보정부는,
    상기 데이터 스트로브신호의 듀티비를 감지해 감지신호를 생성하는 감지수단; 및
    상기 감지신호에 응답해 상기 데이터 스트로브신호의 듀티비를 보정하는 보정수단
    을 포함하는 데이터 입력회로.
  8. 제 6항에 있어서,
    상기 데이터 입력회로는,
    상기 반도체 메모리 장치의 동작모드에 따라 상기 데이터 스트로브신호 입력부의 온/오프를 제어하는 입력 제어부
    를 더 포함하는 데이터 입력회로.
  9. 제 8항에 있어서,
    상기 입력 제어부는,
    상기 동작모드에 따라 상기 다수의 데이터 입력부의 온/오프를 제어하는
    데이터 입력회로.
  10. 지연고정루프회로에서 생성되는 내부클럭에 응답해 제1데이터 스트로브신호 및 제1데이터를 출력하는 출력부;
    상기 내부클럭을 상기 출력부로 전송하는 클럭트리 구조의 제1전송라인부;
    상기 지연고정루프회로로부터 상기 내부클럭을 상기 제1전송라인부에 전송하는 제2전송라인부;
    상기 제1전송라인부와 상기 제2전송라인부 사이에 배치되어 상기 내부클럭의 듀티비를 보정하는 제1듀티비 보정부;
    반도체 메모리 장치 외부로부터 제2데이터 스트로브신호를 입력받아 내부 데이터 스트로브신호를 생성하는 데이터 스트로브신호 입력부;
    상기 내부 데이터 스트로브신호에 응답해 상기 반도체 메모리 장치 외부로부터 입력되는 제2데이터를 출력하는 다수의 데이터 입력부; 및
    상기 내부 데이터 스트로브 신호의 듀티비를 보정하는 제2듀티비 보정부
    를 포함하는 데이터 입출력회로.
  11. 제 10항에 있어서,
    상기 제1듀티비 보정부는,
    상기 내부클럭의 듀티비를 감지해 감지신호를 생성하는 감지수단; 및
    상기 감지신호에 응답해 상기 내부클럭의 듀티비를 보정하는 보정수단
    을 포함하는 데이터 입출력회로.
  12. 제 10항에 있어서,
    상기 출력부는,
    상기 내부클럭에 응답해 상기 제1데이터를 출력하는 다수의 데이터 출력수단; 및
    상기 내부클럭을 구동해 상기 제1데이터 스트로브신호를 출력하는 데이터 스트로브신호 출력수단
    을 포함하는 데이터 입출력회로.
  13. 삭제
  14. 반도체 장치 내부회로에서 생성된 제어클럭을 전송하는 전송라인부; 및
    전송된 상기 제어클럭의 듀티비를 보정하여 듀티비가 보정된 제어클럭에 응답해 상기 반도체 장치의 외부로 데이터 스트로브신호 및 데이터를 출력하는 출력부
    를 포함하는 데이터 출력회로.
  15. 제 14항에 있어서,
    상기 제어클럭은
    지연고정루프회로로부터 출력되는
    데이터 출력회로.
  16. 제 14항에 있어서,
    상기 출력부는,
    상기 제어클럭의 듀티비를 감지해 감지신호를 생성하는 감지수단;
    상기 감지신호에 응답해 상기 제어클럭의 듀티비를 보정하는 보정수단;
    상기 듀티비가 보정된 제어클럭에 응답해 상기 데이터를 출력하는 다수의 데이터 출력수단; 및
    상기 듀티비가 보정된 제어클럭을 구동해 상기 데이터 스트로브신호를 출력하는 데이터 스트로브신호 출력수단
    을 포함하는 데이터 출력회로.
  17. 제 14항에 있어서,
    상기 데이터 출력회로는,
    상기 반도체 메모리 장치의 동작모드에 따라 상기 출력부의 온/오프를 제어하는 출력 제어부
    를 더 포함하는 데이터 출력회로.
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