CN101667450A - 数据输入/输出电路 - Google Patents

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Abstract

一种数据输入/输出电路，包括：输出单元，用于响应于延迟锁相环中产生的内部时钟输出第一数据选通信号和第一数据；第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比；数据选通信号输入单元，用于从半导体存储器设备的外部接收第二数据选通信号并产生内部数据选通信号；以及多个数据输入单元，用于响应于内部数据选通信号输出第二数据。

Description

数据输入/输出电路
相关申请的交叉引用
本发明要求2008年9月2日提交的韩国专利申请10-2008-0086110号的优先权，其整个内容通过引用包含于此。
技术领域
本发明涉及半导体存储器设备的数据输入/输出电路，尤其涉及具有改进的抖动特性的数据输入/输出电路。
背景技术
同步半导体存储器设备与从外部设备提供的时钟同步。特别地，双数据速率(DDR)同步半导体存储器设备与从外部设备输入的时钟的上升沿和下降沿同步，从而在一个时钟循环中处理两位数据。DDR同步半导体存储器设备包括用于数据输入/输出的准确定时的延迟锁相环(DLL)电路。
在同步半导体存储器设备中准确地控制时钟的占空比非常重要。如果不能准确地控制占空比，则数据可能由于缺少数据边限(data margin)而失真。
占空比是在一个时钟循环中高水平时期的持续时间与低水平时期的持续时间的比。例如，50∶50的占空比是指：在一个时钟循环中，高水平时期和低水平时期占用相同量的时间。
图1是示出根据相关技术的数据输入/输出电路的图。
如图1所示，传统的数据输入/输出电路包括：数据输出电路101、数据输入电路103以及多个DQ垫105。
数据输出电路101和数据输入电路103经由一个DQ垫双向地输出或接收数据。即，在半导体存储器设备的读取操作的情况下，在数据输入电路103没有正在经由DQ垫从外部设备接收数据时，数据输出电路101经由该DQ垫将数据输出到外部设备。在半导体存储器设备的写入操作的情况下，在数据输出电路101没有正在经由DQ垫输出数据时，数据输入电路103经由DQ垫接收数据。
图2是示出图1的数据输出电路101的图。
如图2所示，数据输出电路101包括第一传输线单元203、第二传输线单元201、输出单元205和输出控制器217。
第二传输线单元201将内部时钟RCLK_DLL和FCLK_DLL传输到第一传输线单元203，所述内部时钟RCLK_DLL和FCLK_DLL由延迟锁相环(图3中所示)基于外部时钟EXT_CLK产生，以校正半导体存储器设备的时钟偏斜。第二传输线单元201可以选择性地包括用于防止内部时钟RCLK_DLL和FCLK_DLL失真的转发器219。
第一传输线单元203将内部时钟RCLK_DLL和FCLK_DLL传输到输出单元205。输出单元205包括：数据选通信号输出单元207，其用于通过使用内部时钟RCLK_DLL和FCLK_DLL输出数据选通信号DQS；以及多个数据输出单元209、211、213和215，其用于响应于内部时钟RCLK_DLL和FCLK_DLL将内部数据DATA作为外部数据DQ进行输出。第一传输线单元203具有用于使内部时钟RCLK_DLL和FCLK_DLL之间的偏斜最小的时钟树结构，内部时钟RCLK_DLL和FCLK_DLL被传输到数据输出单元209、211、213和215以及数据选通信号输出单元207。
连接到相应DQ垫的数据输出单元209、211、213和215中的每一个在内部时钟RCLK_DLL和FCLK_DLL的上升沿锁存从半导体存储器设备的存储单元输出的内部数据，并将经锁存的内部数据输出到存储器控制器。数据选通信号输出单元207将数据选通信号DQS输出到存储器控制器。因为数据输出单元209、211、213和215以及数据选通信号输出单元207基于内部时钟RCLK_DLL和FCLK_DLL输出外部数据DQ和数据选通信号DQS，所以外部数据DQ的相位与数据选通信号DQS的相位匹配。
存储器控制器基于从数据选通信号输出单元207输出的数据选通信号DQS接收从数据输出单元209、211、213和215输出的外部数据DQ。
输出控制器217响应于根据半导体存储器设备的操作模式的模式信号MODE来控制输出单元205。例如，输出控制器217仅针对半导体存储器设备的写入操作使能第一和第二输出控制信号DQ_EN和DQS_EN，且数据输出单元209、211、213和215以及转发器219响应于第一和第二输出控制信号DQ_EN和DQS_EN而使能，以便减少半导体存储器设备的电力消耗。
图3是示出图2的描述中所提及的延迟锁相环电路的图。
延迟锁相环电路包括：相位比较器301、延迟控制器303、复本模型化单元305和占空比校正器307。
相位比较器301将外部时钟EXT_CLK的相位与从复本模型化单元305输出的反馈时钟FB_CLK的相位相比较，该反馈时钟FB_CLK是通过模型化半导体存储器设备的内部时钟延迟分量而产生的。相位比较器301将表示外部时钟EXT_CLK与反馈时钟FB_CLK之间的相位差的比较信号CMP输出到延迟控制器303。
延迟控制器303使外部时钟EXT_CLK延迟多达第一延迟量DD_1(图5中所示)，以便响应于比较信号CMP使外部时钟EXT_CLK与反馈时钟FB_CLK的相位彼此匹配。延迟控制器303将经延迟的时钟作为内部时钟CLK_DD输出。占空比校正器307校正内部时钟CLK_DD的占空比，并将经校正的内部时钟RCLK_DLL传输到复本模型化单元305。
最后，因为在反馈时钟FB_CLK中反映出延迟控制器303的延迟和复本模型化单元305的延迟，所以从复本模型化单元305输出的反馈时钟FB_CLK与外部时钟EXT_CLK在相位上匹配。在本文中，具有由延迟控制器303反映的延迟的内部时钟CLK_DD变得在延迟上处于锁定状态。
占空比校正器307包括校正器309和传感器311。传感器311感测从校正器309输出的内部时钟RCLK_DLL和FCLK_DLL的占空比，并产生表示内部时钟RCLK_DLL和FCLK_DLL的占空比的感测信号DCC和DCCB。校正器309响应于感测信号DCC和DCCB校正从延迟控制器303输出的内部时钟CLK_DD的占空比，并输出正内部时钟RCLK_DLL和负内部时钟FCLK_DLL，该正内部时钟RCLK_DLL和该负内部时钟FCLK_DLL具有相反相位和经校正的占空比。
图4是示出图1的数据输入电路103的图。
参考图4，数据输入电路103包括数据选通信号输入单元401、多个数据输入单元403和405以及输入控制器407。
数据选通信号输入单元401从存储器控制器接收数据选通信号DQS，并将内部数据选通信号DQS_IN和DQSB_IN输出到数据输入单元403和405。
正内部数据选通信号DQS_IN的相位相反于负内部数据选通信号DQSB_IN的相位。数据输入单元403锁存来自存储器控制器的外部数据DQ，并在内部数据选通信号DQS_IN和DQSB_IN的上升沿处输出内部数据DATA。
与图2的输出控制器217相同，输入控制器407响应于根据半导体存储器设备的操作模式的模式信号MODE来控制数据选通信号输入单元401和数据输入单元403和405。例如，输入控制器407仅针对半导体存储器设备的读取操作而使能第一输入控制信号DQ_EN和第二输入控制信号DQS_EN，且数据输入单元403和405以及数据选通信号输入单元401响应于第一输入控制信号DQ_EN和第二输入控制信号DQS_EN而被使能，以便减少半导体存储器设备的电力消耗。
图5是示出图2的数据输出电路101的数据输出操作的时序图。
延迟锁相环通过使外部时钟EXT_CLK延迟多达第一延迟量DD_1来产生内部时钟RCLK_DLL和FCLK_DLL。虽然外部时钟EXT_CLK的占空比不是50∶50，但延迟锁相环通过占空比校正器307而产生具有50∶50的占空比的内部时钟RCLK_DLL和FCLK_DLL。
然而，由于在第二传输线单元201中传输内部时钟RCLK_DLL和FCLK_DLL时的噪声或过程、电压和温度的变化(PVT变化)，输入到输出单元205的内部时钟RCLK_DLL和FCLK_DLL(如图所示)可能在占空比上失真。数据输出单元209、211、213和215响应于具有失真的占空比的内部时钟RCLK_DLL和FCLK_DLL的上升沿而输出外部数据DQ。因此，在传统数据输出电路中，当响应于负内部时钟FCLK_DLL的上升沿锁存内部数据DATA时，数据边限减少，从而使抖动特性劣化。因此，在根据相关技术的数据输出电路中，外部数据DQ可能失真。
从数据输出单元209、211、213和215输出的外部数据DQ包括数据输出单元209、211、213和215的延迟，且在相位上与外部时钟EXT_CLK匹配。基于内部时钟RCLK_DLL和FCLK_DLL而产生的数据选通信号DQS还包括数据选通信号输出单元209的延迟，且在相位上与外部时钟EXT_CLK匹配。
在数据输入电路103的情况下，内部数据选通信号DQS_IN和DQSB_IN的占空比可因外部噪声、选通信号输入单元401的切换噪声或PVT变化而失真。当响应于内部数据选通信号DQSB_IN的上升沿锁存外部数据DQ时，这种失真可能减少数据边限，且抖动特性劣化。因此，内部数据可能失真。
就是说，在根据相关技术的数据输入/输出电路中，数据输入单元和数据输出单元基于具有失真的占空比的数据选通信号和内部数据选通信号接收和输出数据。因此，减少了数据边限，且输出到或输入到半导体存储器设备的数据可能失真。
发明内容
本发明的实施例是针对提供一种用于改进抖动特性并确保足够数据边限的数据输入/输出电路。
根据本发明的一方面，提供一种数据输出电路，包括：输出单元，用于响应于延迟锁相环中产生的内部时钟输出数据选通信号和数据；第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；以及占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比。
根据本发明的另一方面，提供一种数据输入电路，包括：数据选通信号输入单元，用于响应于从半导体存储器设备的外部输入的数据选通信号产生内部数据选通信号；占空比校正单元，用于校正内部数据选通信号的占空比并输出经校正的数据选通信号；以及多个数据输入单元，用于响应于经校正的数据选通信号将从半导体存储器设备的外部输入的数据作为内部数据输出。
根据本发明的再一方面，提供一种数据输入/输出电路，包括：输出单元，用于响应于延迟锁相环中产生的内部时钟输出第一数据选通信号和第一数据；第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比；数据选通信号输入单元，用于从半导体存储器设备的外部接收第二数据选通信号并用于产生内部数据选通信号；以及多个数据输入单元，用于响应于内部数据选通信号输出从半导体存储器设备的外部输入的第二数据。
根据本发明的又一方面，提供一种数据输出电路，包括：传输线单元，用于传输半导体存储器设备中产生的控制时钟；以及输出单元，用于响应于经校正的控制时钟将数据选通信号和数据输出到半导体存储器设备的外部，所述经校正的控制时钟具有通过校正所传输的控制时钟的占空比获得的经校正的占空比。
附图说明
图1是示出根据相关技术的数据输入/输出电路的图。
图2是示出图1的数据输出电路的图。
图3是示出图2中所述的延迟锁相环的图。
图4是示出图1的数据输入电路的图。
图5是描述图2的数据输出电路的数据输出操作的时序图。
图6是示出根据本发明实施例的数据输出电路的图。
图7是描述图6的数据输出电路的数据输出操作的时序图。
图8是示出根据本发明实施例的数据输入电路的图。
具体实施方式
可通过以下描述来理解本发明的其它目的和优点，且参考本发明的实施例，本发明的其它目的和优点变得明显。
图6是示出根据本发明实施例的数据输出电路的图。
参考图6，根据本实施例的数据输出电路包括输出单元605、第一传输线单元603、第二传输线单元601、输出控制器623和占空比校正器617。
与相关技术不同，根据本实施例的数据输出电路包括安置于第一传输线单元603与第二传输线单元601之间的占空比校正器617。因此，根据本实施例的数据输出电路可以校正内部时钟RCLK_DLL和FCLK_DLL的、可能在从延迟锁相环输出具有经校正的占空比的内部时钟RCLK_DLL和FCLK_DLL之后且在将内部时钟RCLK_DLL和FCLK_DLL输入到第二传输线单元601之前产生的占空比失真。因此，可以确保数据边限并改进数据输出电路的抖动特性。
第二传输线单元601将从延迟锁相环产生的内部时钟RCLK_DLL和FCLK_DLL传输到第一传输线单元603。因为该传输线的长度相对长，所以内部时钟RCLK_DLL和FCLK_DLL可能由于该传输线的负载而失真。因此，第二传输线单元601可以包括用于通过驱动内部时钟RCLK_DLL和FCLK_DLL来防止内部时钟RCLK_DLL和FCLK_DLL的失真的转发器625。
第一传输线单元603将内部时钟RCLK_DLL和FCLK_DLL传输到输出单元605，输出单元605响应于内部时钟RCLK_DLL和FCLK_DLL输出数据选通信号DQS和数据DQ。输出单元605包括多个数据输出单元609、611、613和615以及数据选通信号输出单元607。第一传输线单元603具有时钟树结构，以便使传输到数据输出单元609、611、613和615以及数据选通信号输出单元607的内部时钟RCLK_DLL和FCLK_DLL的偏斜最小。
如图5所示，内部时钟RCLK_DLL和FCLK_DLL的占空比可能由于PVT变化而失真。如果数据输出单元609、611、613和615基于具有失真的占空比的内部时钟RCLK_DLL和FCLK_DLL而输出外部数据DQ，则因为数据边限减少，所以外部数据DQ可能失真。因此，将占空比校正器617设置于第一传输线单元603的前面，并将来自第二传输线601的内部时钟RCLK_DLL和FCLK_DLL的占空比校正为50∶50的占空比。
占空比校正器617包括传感器621和校正器619。传感器621感测从校正器619输出的经校正的内部时钟RCLK_DCC和FCLK_DCC的占空比，并产生表示经校正的内部时钟RCLK_DCC和FCLK_DCC的占空比的感测信号DCC和DCCB。校正器619响应于感测信号DCC和DCCB来校正内部时钟RCLK_DLL和FCLK_DLL的占空比。
例如，传感器621可以产生可以根据经校正的内部时钟RCLK_DCC和FCLK_DCC的高水平时期和低水平时期的宽度而被充电或放电的感测信号DCC和DCCB。例如，如果经校正的内部时钟RCLK_DCC和FCLK_DCC的高水平时期的宽度宽于低水平时期的宽度，则感测信号DCC可以转变为高水平，且感测信号DCCB可以转变为低水平。
校正器619基于转变为相反水平的感测信号DCC和DCCB来决定是增加内部时钟RCLK_DLL和FCLK_DLL的高水平时期的宽度还是增加低水平时期的宽度。在上面的情况下，校正器619通过使内部时钟RCLK_DLL和FCLK_DLL的高水平时期的宽度变窄并通过使内部时钟RCLK_DLL和FCLK_DLL的低水平时期的宽度变长来将内部时钟RCLK_DLL和FCLK_DLL的占空比校正为50∶50的占空比。
因为正和负内部时钟RCLK_DLL和FCLK_DLL的占空比的失真可能不同，所以占空比校正器617独立地校正正和负内部时钟RCLK_DLL和FCLK_DLL中的每一个的占空比。
数据选通信号输出单元607通过驱动经校正的内部时钟RCLK_DCC和FCLK_DCC而将数据选通信号DQS输出到存储器控制器。数据输出单元609、611、613和615中的每一个被连接到DQ垫，在经校正的内部时钟RCLK_DCC和FCLK_DCC的上升沿处锁存从半导体存储器设备的存储单元输出的内部数据DATA，并将经锁存的内部数据输出到存储器控制器。
输出控制器623响应于根据半导体存储器设备的操作模式的模式信号MODE来控制输出单元605。例如，在半导体存储器设备的写入操作的情况下，半导体存储器设备从外部设备接收数据和数据选通信号，且不将外部数据DQ和数据选通信号DQS输出到外部设备。因此，虽然输出单元605被禁用，但不影响半导体存储器设备的操作。甚至在半导体存储器设备的读取操作的情况下，输出单元605在对应于CAS等待时间CL的时钟循环期间不输出外部数据DQ和数据选通信号DQS。因此，虽然在对应于CAS等待时间的时钟循环内输出单元605被禁用，但不影响半导体存储器设备的操作。
因此，输出控制器623仅针对半导体存储器设备的相应读取操作来使能第一输出控制信号DQ_EN，且数据输出单元609、611、613和615响应于第一输出控制信号DQ_EN被使能并输出外部数据DQ，以便减少电力消耗。输出控制器623也使能第二输出控制信号DQS_EN，且转发器625响应于第二输出控制信号DQS_EN来输出内部时钟RCLK_DLL和FCLK_DLL。根据设计，数据选通信号输出单元609可以响应于第二控制信号DQS_EN输出数据选通信号DQS。
如上所述，根据本实施例的数据输出电路通过在输出单元605之前校正内部时钟RCLK_DLL和FCLK_DLL的占空比失真来确保数据边限并改进抖动特性。
虽然根据本实施例的数据输出电路响应于从图6中的延迟锁相环输出的内部时钟RCLK_DLL和FCLK_DLL而输出数据，但本发明不限于此。即，根据本发明另一个实施例的数据输出电路可以响应于预定控制时钟输出数据。这里，因为响应于具有经校正的占空比的控制时钟而输出数据和数据选通信号，所以根据另一个实施例的数据输出电路也可以确保数据边限并改进抖动特性。
图7是示出图6的数据输出电路的数据输出操作的时序图。
延迟锁相环通过使具有50∶50的占空比的外部时钟EXT_CLK延迟多达第一延迟量DD_1而产生内部时钟RCLK_DLL和FCLK_DLL。内部时钟RCLK_DLL和FCLK_DLL的占空比因在经由第二传输线单元601传输内部时钟RCLK_DLL和FCLK_DLL时引入的噪声而失真。
占空比校正器617校正具有失真的占空比的内部时钟RCLK_DLL和FCLK_DLL，并输出具有50∶50的占空比的经校正的内部时钟RCLK_DCC和FCLK_DCC。
与图5不同，因为通过在经校正的内部时钟RCLK_DCC和FCLK_DCC的上升沿处确保数据边限来锁存内部数据DATA，所以数据输出单元609、611、613和615输出未失真的外部数据DQ。
同时，外部数据DQ和数据选通信号DQS的相位与外部时钟EXT_CLK的相位匹配。
图8是示出根据本发明实施例的数据输入电路的图。
参考图8，根据本实施例的数据输入电路包括数据选通信号输入单元801、多个数据输入单元803和805、输入控制器807和占空比校正器809。
与相关技术不同，根据本实施例的数据输入电路包括占空比校正器809，其用于校正从数据选通信号输入单元801输出的内部数据选通信号DQS_IN和DQSB_IN的占空比。因此，因为根据本实施例的数据输入电路可以校正内部数据选通信号DQS_IN和DQSB_IN的占空比失真，所以数据边限得以确保且数据输入电路的抖动特性得以改进。
数据选通信号输入单元801从存储器控制器接收数据选通信号DQS，并输出内部数据选通信号DQS_IN和DQSB_IN。
占空比校正器809校正内部数据选通信号DQS_IN和DQSB_IN的占空比，并将经校正的数据选通信号DQS_DCC和DQSB_DCC输出到数据输入单元803和805。因为占空比校正809具有类似于图6的占空比校正617的结构的结构，所以省略其细节描述。
正的经校正的数据选通信号DQS_DCC的相位相反于负的经校正的数据选通信号DQSB_DCC的相位。数据输入单元803和805在经校正的数据选通信号DQS_DCC和DQSB_DCC的上升沿处锁存外部数据DQ，并输出内部数据DATA。
与图6的输出控制器623相同，输入控制器807响应于根据半导体存储器设备的操作模式的模式信号MODE来控制数据选通信号输入单元801和数据输入单元803和805。例如，在半导体存储器设备的读取操作的情况下，数据输入单元803和805以及数据选通信号输入单元801不从存储器控制器接收外部数据DQ和数据选通信号DQS。因此，虽然数据输入单元803和805以及数据选通信号输入单元801被禁用，但不影响半导体存储器设备的操作。因此，输入控制器807仅针对半导体存储器设备的写入操作使能第一和第二输入信号DQ_EN和DQS_EN，且数据输入单元803和805以及数据选通信号输入单元801分别响应于第一输入控制信号DQ_EN和第二输入控制信号DQS_EN被使能，以便减少电力消耗。
换言之，根据本实施例的数据输入电路可以通过校正内部数据选通信号DQS_IN和DQSB_IN的占空比失真来确保数据边限并改进抖动特性。
根据本发明，数据输入/输出电路通过包括占空比校正器而校正用于数据输入/输出处的控制信号的占空比。因此，数据输入/输出电路的抖动特性得以改进，且足够的数据边限得以确保。
虽然已关于特定实施例描述了本发明，本领域技术人员将了解，在不偏离如所附权利要求书中所限定的发明的实质和范围的情况下，可做出各种改变和修改。

Claims (17)

1.一种数据输出电路，包括：
输出单元，用于响应于延迟锁相环中产生的内部时钟输出数据选通信号和数据；
第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；
第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；以及
占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比。
2.根据权利要求1所述的数据输出电路，其中，所述占空比校正单元包括：
传感器，用于感测内部时钟的占空比并产生感测信号；以及
校正器，用于响应于所述感测信号校正所述内部时钟的占空比。
3.根据权利要求1所述的数据输出电路，还包括：输出控制器，用于根据半导体存储器设备的操作模式来控制输出单元的开启/关断。
4.根据权利要求1所述的数据输出电路，其中，所述输出单元包括：
多个数据输出单元，用于响应于内部时钟输出数据；以及
数据选通信号输出单元，用于通过驱动内部时钟输出数据选通信号。
5.根据权利要求1所述的数据输出电路，其中，第二传输线单元包括转发器以驱动所述内部时钟。
6.一种数据输入电路，包括：
数据选通信号输入单元，用于响应于从半导体存储器设备的外部输入的数据选通信号产生内部数据选通信号；
占空比校正单元，用于校正内部数据选通信号的占空比并输出经校正的数据选通信号；以及
多个数据输入单元，用于响应于经校正的数据选通信号将从半导体存储器设备的外部输入的数据作为内部数据输出。
7.根据权利要求6所述的数据输入电路，其中，所述占空比校正单元包括：
传感器，用于通过感测内部数据选通信号的占空比来产生感测信号；以及
校正器，用于响应于所述感测信号校正内部数据选通信号的占空比。
8.根据权利要求6所述的数据输入电路，还包括：输入控制器，用于根据半导体存储器设备的操作模式来控制数据选通信号输入单元的开启/关断。
9.根据权利要求8所述的数据输入电路，其中，所述输入控制器根据所述操作模式来控制所述多个数据输入单元的开启/关断。
10.一种数据输入/输出电路，包括：
输出单元，用于响应于延迟锁相环中产生的内部时钟输出第一数据选通信号和第一数据；
第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；
第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；
占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比；
数据选通信号输入单元，用于从半导体存储器设备的外部接收第二数据选通信号并用于产生内部数据选通信号；以及
多个数据输入单元，用于响应于内部数据选通信号输出从半导体存储器设备的外部输入的第二数据。
11.根据权利要求10所述的数据输入/输出电路，其中，所述占空比校正单元包括：
传感器，用于感测所述内部时钟的占空比并用于产生感测信号；以及
校正器，用于响应于所述感测信号校正内部时钟的占空比。
12.根据权利要求10所述的数据输入/输出电路，其中，所述输出单元包括：
多个数据输出单元，用于响应于内部时钟输出第一数据；以及
数据选通信号输出单元，用于通过驱动内部时钟来输出第一数据选通信号。
13.根据权利要求10所述的数据输入/输出电路，还包括：占空比校正单元，用于校正所述内部数据选通信号的占空比。
14.一种数据输出电路，包括：
传输线单元，用于传输半导体存储器设备中产生的控制时钟；以及
输出单元，用于响应于经校正的控制时钟将数据选通信号和数据输出到半导体存储器设备的外部，所述经校正的控制时钟具有通过校正所传输的控制时钟的占空比获得的经校正的占空比。
15.根据权利要求14所述的数据输出电路，其中，所述控制时钟是从延迟锁相环输出的。
16.根据权利要求14所述的数据输出电路，其中，所述输出单元包括：
传感器，用于通过感测所传输的控制时钟的占空比产生感测信号；
校正器，用于响应于所述感测信号校正所传输的控制时钟的占空比；
多个数据输出单元，用于响应于经校正的控制时钟输出数据；以及
数据选通信号输出单元，用于通过驱动经校正的控制时钟输出数据选通信号。
17.根据权利要求14所述的数据输出电路，还包括：输出控制器，用于根据半导体存储器设备的操作模式来控制输出单元的开启/关断。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081965A (zh) * 2011-02-21 2011-06-01 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统
CN107632958A (zh) * 2017-09-26 2018-01-26 北京融通高科微电子科技有限公司 一种信号处理装置及系统
CN110782929A (zh) * 2018-07-31 2020-02-11 美光科技公司 每个通路的占空比校正
CN113053430A (zh) * 2019-12-26 2021-06-29 爱思开海力士有限公司 能够调节数据和数据选通信号的定时的半导体设备
WO2024007398A1 (zh) * 2022-07-08 2024-01-11 长鑫存储技术有限公司 一种控制装置、存储器、信号处理方法和电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102000470B1 (ko) * 2012-10-30 2019-07-16 삼성전자주식회사 듀티 정정 회로 및 이를 포함하는 시스템
KR102193883B1 (ko) * 2014-10-08 2020-12-22 삼성전자주식회사 클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치
JP6395919B1 (ja) 2017-12-13 2018-09-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10978118B1 (en) * 2019-11-13 2021-04-13 Realtek Semiconductor Corporation DDR SDRAM signal calibration device and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757218A (en) * 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method
JP3979690B2 (ja) * 1996-12-27 2007-09-19 富士通株式会社 半導体記憶装置システム及び半導体記憶装置
US6489821B1 (en) * 2001-08-28 2002-12-03 Intel Corporation High frequency system with duty cycle buffer
KR100486256B1 (ko) * 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
JP2004206213A (ja) * 2002-12-24 2004-07-22 Renesas Technology Corp クロック出力回路
KR100560660B1 (ko) * 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
KR100618825B1 (ko) * 2004-05-12 2006-09-08 삼성전자주식회사 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법
KR20060135288A (ko) * 2005-06-24 2006-12-29 주식회사 하이닉스반도체 반도체 장치
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
KR100871640B1 (ko) * 2007-03-30 2008-12-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081965A (zh) * 2011-02-21 2011-06-01 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
CN102081965B (zh) * 2011-02-21 2013-04-10 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统
US8976620B2 (en) 2011-03-30 2015-03-10 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
CN107632958A (zh) * 2017-09-26 2018-01-26 北京融通高科微电子科技有限公司 一种信号处理装置及系统
CN107632958B (zh) * 2017-09-26 2021-01-26 北京融通高科微电子科技有限公司 一种信号处理装置及系统
CN110782929A (zh) * 2018-07-31 2020-02-11 美光科技公司 每个通路的占空比校正
CN110782929B (zh) * 2018-07-31 2021-03-02 美光科技公司 每个通路的占空比校正
CN113053430A (zh) * 2019-12-26 2021-06-29 爱思开海力士有限公司 能够调节数据和数据选通信号的定时的半导体设备
WO2024007398A1 (zh) * 2022-07-08 2024-01-11 长鑫存储技术有限公司 一种控制装置、存储器、信号处理方法和电子设备

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