KR20090020410A - 클럭 펄스 발생 회로 - Google Patents

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Abstract

본 발명은 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와, 상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부와, 상기 클럭 조정부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부를 포함하는 클럭 펄스 발생 회로에 관한 것이다.
클럭 펄스 신호, 펄스 조정부, DQ 구동부

Description

클럭 펄스 발생 회로{CLOCK PULSE GENERATOR}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 클럭 펄스 발생 회로에 관한 것이다.
DDR SDRAM은 리드 명령어의 수행 후, DQS 핀과 DQ 핀에 각각 DQ 스트로브 신호와 DQ 데이터를 출력함에 있어서 시스템 클럭 신호와 연관되는 일정 타이밍 조건을 충족하여야 한다. 이는 디램이 출력하는 DQ 스트로브 신호와 DQ 데이터는 그 토글 포인트가 외부 클럭의 토글과 정확히 일치되어야 하고 설령 일치되지 않는다 하더라도, 그 오차값에 일정 값을 벗어나지 않도록 하는 조건이다.
이를 구현하기 위해서 DRAM은 지연고정루프(DLL)로 외부 클럭을 모사한 내부 DLL 클럭을 만들어 사용하고 있으며, 클럭의 라이징/폴링(rising/falling)을 각각 모사한 신호(RCLKDLL,FCLKDLL)는 tAC, tDQSCK의 값을 결정하는 중요 요소가 된다.
DLL 에서 발생한 RCLKDLL, FCLKDLL 신호는 라우팅 경로와 각종 동작조건 변수에 따라 스큐(skew)가 발생하며 이를 받아쓰는 DQ 드라이버의 회로 방식에 따라 tAC, tDQSCK 특성의 저하 등이 나타날 수 있다.
도 1 은 일반적인 DQ 데이터 구동 신호의 생성과정을 설명하기 위한 블럭도 이다.
도 1 에 도시한 바와 같이, DLL(300)에서 출력되는 RCLKDLL, FCLKDLL 신호는 펄스 발생기(100)를 거친 후 각각의 DQ의 프리 드라이버(200)로 입력된다.
DLL(300)에서 발생되는 RCLKDLL, FCLKDLL 신호는 주기가 '1*tCK'이고, H/L 를 유지하는 시간은 각각 '1/2*tCK'인 펄스 신호이다.
펄스 발생기(100)를 거친후의 RCLKDO, FCLKDO 신호의 주기는 '1*tCK'로 변함이 없고, H 를 유지하는 시간은 'tPW'이다.
도 2 는 종래 기술에 의한 펄스 발생기의 회로도이다.
도 2 에 도시한 바와 같이, 펄스 발생기(100)는 RCLKDLL, FCLKDLL 신호를 중계시킴에 있어서 그 펄스 폭을 일정량으로 줄여 발생시킨다. 즉, 펄스 발생기(100)는 주기가 '1*tCK'이고, H 와 L 를 유지하는 시간은 '1/2*tCK'인 RCLKDLL, FCLKDLL 신호가 입력되면, RCLKDO,FCLKDO 신호를 발생하는데 그 주기는 '1*tCK'이고 신호가 H 로 유지되는 시간은 'tPW'이다. 'tPW'는 노드(A)와 지연을 더하여 반전시킨 노드(B)에 의해서 정해진다.
도 3 과 도 4 는 도 2 의 동작 파형도를 도시한 것으로, 도 3 은 입력되는 신호가 저주파인 경우이고 도 4 는 고주파인 경우이다.
도 3 과 도 4 에 도시한 바와 같이, 입력되는 RCLKDLL, FCLKDLL 신호가 낮은 주파수인 경우 펄스 발생기는 폭이 'tPW'인 RCLKDO,FCLKDO 신호를 만들어 내지만, 입력되는 RCLKDLL, FCLKDLL 신호의 '1/2*tCK' 가 tPW 보다 작아지는 높은 주파수의 경우는 펄스 발생기는 폭이 'tPW'인 RCLKDO,FCLKDO 신호를 만들어 내지 못하고, 발 생되는 신호는 주기는 '1*tCK', 폭 또한 tPW 보다 좁은 '1/2*tCK'로 된다.
즉, 일정 주파수까지는 펄스를 만들어 내지만, 어느 주파수를 벗어나면 레벨 (level)성(性) 신호를 만들어 낸다.
도 5 는 종래 기술에 의한 프리 드라이버의 회로도이다. 모든 DQ에 각각 하나씩 있는 프리 드라이버(200)는 데이터 신호를 RCLKDO, FCLKDO 신호에 동기시켜 DQ 드라이버로 전달하는 회로이다.
한편, 종래 기술은 낮은 주파수('1/2*tCK'가 'tPW'보다 큰 주파수)에서는 펄스 발생기에서 발생한 RCLKDO, FCLKDO 신호는 프리 드라이버에서 안정된 동작을 보일 수 있다. 즉, 낮은 주파수에서는 데이터 신호가 전달되는 시점에서 RCLKDO, FCLKDO 신호가 동시에 H 가 되는 오버랩(overlap) 구간이 없으므로 프리 드라이버가 라이징/폴링 클럭의 혼돈이 없다.
그러나, 높은 주파수('1/2*tCK' 가 'tPW'보다 작은 주파수)에서는 펄스 발생기가 펄스폭이 'tPW'인 RCLKDO, FCLKDO 신호를 만들어 내지 못한다. RCLKDO, FCLKDO은 각각 H 인 시간이 '1/2*tCK'인 레벨성 신호로만 생성될 뿐이며, 이들은 프리 드라이버에서 H의 오버랩 구간을 만들 소지가 있다.
설령 동시에 H 인 오버랩은 만들어 지지 않는다 하여도 H to L 혹은 L to H로 변환되는 시점에서 약한 턴-온 구간이 만들어 질 수 있다.
이는 프리 드라이버에서 데이터 신호를 RCLKDO, FCLKDO 신호에 동기 시킴에 있어서 H 오버랩 시간만큼의 특성의 저하를 야기하며, 곧 DQ 드라이버에서 tAC, tDQSCK 특성의 저하를 일으킬 수 있는 문제점이 있다.
본 발명의 일 실시예에 따른 클럭 펄스 발생 회로는 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와, 상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부와, 상기 클럭 조정부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부를 포함한다.
그리고, 본 발명의 다른 실시예에 따른 클럭 펄스 발생 회로는 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부와, 상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 클럭 펄스 발생 회로는 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 데이터 구동신호로 출력하는 데이터 구동신호 생성부와, 상기 데이터 구동신호에 응답하여 입력되는 데이터 신호를 제어하여 출력하는 데이터 제어부를 포함한다.
먼저, 본 발명은 데이터 신호를 동기시키기 위한 클럭 펄스 신호가 오버랩되는 것을 방지하는 클럭 펄스 발생 회로를 제시한다.
또한, 본 발명은 스큐가 발생하더라도 데이터 신호를 동기시키기 위한 클럭 펄스 신호를 안정적으로 공급하여 tAC, tDQSCK 특성의 저하가 일어나지 않도록 하는 클럭 펄스 발생 회로를 제시한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 6은 본 발명에 의한 클럭 펄스 발생 회로의 블럭도이고, 도 7 은 도 6 의 펄스 발생부의 회로도이며, 도 8 은 도 6 의 클럭 조정부의 회로도이고, 도 9 는 도 6 의 프리 구동부의 회로도이다.
도 6 에 도시한 바와 같이, 본 발명은 정위상 클럭 신호(RCLKDLL)와 역위상 클럭 신호(FCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부(10)와, 상기 펄스 발생부(10)로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부(20)와, 상기 클럭 조정부(20)로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부(30)를 포함한다.
여기서, 상기 정위상 클럭 신호(RCLKDLL)와 역위상 클럭 신호(FCLKDLL)는 지연고정루프(DLL)에서 생성되는 펄스 신호이다.
도 7 에 도시한 바와 같이, 상기 펄스 발생부(10)는 정위상 클럭 신호(RCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제1가변부(11)와, 상기 역위상 클럭 신호(FCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부(12)를 포함한다.
상기 제1가변부(11)는 상기 정위상 클럭 신호(RCLKDLL)를 일정구간 지연시켜 출력하는 제1지연부(111)와, 상기 정위상 클럭 신호(RCLKDLL)와 상기 제1지연부(111)의 출력 신호에 응답하여 논리 연산하는 제1논리소자(112)를 포함한다.
상기 제2가변부(12)는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부(121)와, 상기 역위상 클럭 신호(FCLKDLL)와 상기 제2지연부(12)의 출력 신호에 응답하여 논리 연산하는 제2논리소자(121)를 포함한다.
도 8 에 도시한 바와 같이, 상기 클럭 조정부(20)는 상기 펄스 발생기(10)로부터 출력되는 제1클럭 신호(A노드 신호)와 제2클럭 신호(B노드 신호)에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부(21)와, 상기 제1조정부(21)로부터 출력되는 상기 클럭 신호(C노드 와 D노드 신호)에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부(22)를 포함한다.
상기 제1클럭 신호(A노드 신호)는 정위상 클럭 신호(RCLKDLL)를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호(FCLKDLL)를 이용하여 펄스 폭을 가변한 클럭 신호이다.
상기 제1조정부(21)는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자(211)와, 상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자(212)를 포함하고, 상기 제1논리소자(211)의 출력신호는 상기 제2논리소자(212)로 입력되고, 상기 제2논리소자(212)의 출력신호는 상기 제1논리소자(211)로 입력되도록 구성한다.
상기 제2조정부(22)는 상기 제1논리소자(211)로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자(221)와, 상기 제2논리소자(212)로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자(222)를 포함하고, 상기 제3논리소자(221)의 출력신호는 상기 제4논리소자(222)로 입력되고, 상기 제4논리소자(222)의 출력신호는 상기 제3논리소자(221)로 입력되도록 구성한다.
도 9 에 도시한 바와 같이, 상기 프리 구동부(30)는 상기 클럭 조정부(20)로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부(31)와, 상기 버퍼부(31)의 출력신호를 반전시켜 출력하는 인버터(32)를 포함한다.
도 11 은 본 발명의 다른 실시예에 따른 클럭 펄스 발생 회로의 블럭도이다.
도 11 에 도시한 바와 같이, 본 발명은 정위상 클럭 신호(RCLKDLL)와 역위상 클럭 신호(FCLKDLL)에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부(40)와, 상기 클럭 조절부(40)로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부(30)를 포함한다.
상기 클럭 조절부(40)는 상기 정위상 클럭 신호(RCLKDLL)와 역위상 클럭 신호(FCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부(10)와, 상기 펄스 발생부(10)로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부(20)를 포함한다. 여기서, 상기 펄스 발생부(10)와 클럭 조정부(20) 및 프리 구동부(30)의 회로 구성은 도 7, 8, 9에서 설명한 회로 구성과 동일하므로 상세한 회로 구성에 대한 설명은 생략한다.
도 12 는 본 발명의 또 다른 실시예에 따른 클럭 펄스 발생 회로의 블럭도이 고, 도 13 은 도 12 의 데이터 제어부의 회로도이다.
도 12 에 도시한 바와 같이, 본 발명은 클럭 신호(RCLKDLL,FCLKDLL)에 응답하여 상기 클럭 신호를 조정하여 데이터 구동신호(RCLK,FCLK)로 출력하는 데이터 구동신호 생성부(50)와, 상기 데이터 구동신호(RCLK,FCLK)에 응답하여 입력되는 데이터 신호를 제어하여 출력하는 데이터 제어부(60)를 포함한다.
상기 데이터 구동신호 생성부(50)는 상기 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부(40)와, 상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부(30)를 포함한다.
상기 클럭 조절부(40)는 상기 정위상 클럭 신호(RCLKDLL)와 역위상 클럭 신호(FCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부(10)와, 상기 펄스 발생부(10)로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부(20)를 포함한다. 여기서, 상기 펄스 발생부(10)와 클럭 조정부(20) 및 프리 구동부(30)의 회로 구성은 도 7, 8, 9에서 설명한 회로 구성과 동일하므로 ㅅ상세한 회로 구성에 대한 설명은 생략한다.
도 13 에 도시한 바와 같이, 상기 데이터 제어부(60)는 상기 데이터 구동신호(RCLK, FCLK)에 응답하여 입력되는 데이터 신호(RDO, FDO)를 전달하는 신호 전달부(61)(62)와, 상기 신호 전달부(61)(62)로부터 출력되는 각각의 신호를 래치하는 래치부(63)(64)와, 상기 래치부의 출력신호를 각각 버퍼링하는 버퍼부(65)(66)를 포함한다.
이와 같이 구성된 본 발명의 동작을 도면을 참조하여 상세히 설명하면 다음과 같다. 도 10 은 본 발명에 의한 클럭 펄스 발생 회로의 동작 타이밍도이다.
먼저, 도 7 과, 도 10 에 도시한 바와 같이, 상기 펄스 발생부(10)는 클럭 신호(RCLKDLL, FCLKDLL)에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력한다. 상기 펄스 폭 가변은 제1가변부(11)가 상기 정위상 클럭 신호(RCLKDLL)를 일정구간 지연시켜 출력하는 제1지연부(111)의 출력 신호와 상기 정위상 클럭 신호(RCLKDLL)에 응답하여 논리 연산하는 제1논리소자(112)를 통해 펄스 폭을 가변하여 출력하고(도10, A노드 신호 참조), 제2가변부가(12)가 상기 역위상 클럭 신호(FCLKDLL)를 일정구간 지연시켜 출력하는 제2지연부(121)의 출력신호와 상기 역위상 클럭 신호(FCLKDLL)에 응답하여 논리 연산하는 제2논리소자(121)를 통해 펄스 폭을 가변하여 출력한다(도10 B노드 신호 참조).
이어서, 도 8 과, 도 10 에 도시한 바와 같이, 상기 클럭 조정부(20)는 상기 펄스 발생기(10)로부터 출력되는 클럭 신호(A노드 신호)와 클럭 신호(B노드 신호)에 응답하여 SR 래치회로를 통해 상기 클럭 신호를 조정한다. 상기 클럭 신호 조정은 상기 제1조정부(21)가 상기 클럭 신호(A노드 신호)에 응답하여 논리 연산하는 제1논리소자(211)와, 상기 클럭 신호(B노드 신호)에 응답하여 논리 연산하는 제2논리소자(212)를 통해 조정한다. 이때 상기 제1논리소자(211)의 출력신호는 상기 제2논리소자(212)로 입력되고, 상기 제2논리소자(212)의 출력신호는 상기 제1논리소자(211)로 입력되므로 도 10 의 노드 C와 D와 같이 조정된다.
이후, 상기 제2조정부(22)가 상기 제1논리소자(211)로터 출력되는 클럭 신호(C노드 신호)에 응답하여 논리 연산하는 제3논리소자(221)와, 상기 제2논리소자(212)로부터 출력되는 클럭 신호(D노드 신호)에 응답하여 논리 연산하는 제4논리소자(222)를 통해 조정한다. 이때 상기 제3논리소자(221)의 출력신호는 상기 제4논리소자(222)로 입력되고, 상기 제4논리소자(222)의 출력신호는 상기 제3논리소자(221)로 입력되므로 도 10 의 신호(RCLKDO, FCLKDO)와 같이 조정된다.
이어서, 도 9 와, 도 10 에 도시한 바와 같이, 상기 프리 구동부(30)는 상기 클럭 조정부(20)로부터 출력되는 펄스 신호(RCLKDO, FCLKDO)를 인버터(32)를 통해 반전시켜 출력한다. 이때 출력 신호는 도 10 의 펄스 신호(RCLK, FCLK)와 같다.
이후, 도 13 에 도시한 바와 같이, 상기 데이터 제어부(60)는 입력되는 데이터 신호(RDO, FDO)를 상기 데이터 구동신호(RCLK, FCLK)에 동기하여 DQ 드라이버(미도시)로 전달한다. 상기 데이터 제어부(60)는 상기 프리 구동부(30)로부터 출력되는 상기 데이터 구동신호(RCLK, FCLK)에 응답하여 신호 전달부(61)(62)를 통해 입력되는 데이터 신호(RDO, FDO)를 DQ 드라이버로 출력하여 동작한다.
이와 같이 본 발명은 펄스 발생부와 프리 구동부에서의 회로 방식에 변화를 주어 데이터 신호를 동기시키기 위한 클럭 펄스 신호가 오버랩되는 것을 방지한다. 또한, 본 발명은 스큐가 발생하더라도 데이터 신호를 동기시키기 위한 클럭 펄스 신호를 안정적으로 공급하여 tAC, tDQSCK 특성의 저하가 일어나지 않게 한다.
도 1 은 일반적인 일반적인 DQ 데이터 구동 신호의 생성과정을 설명하기 위한 블럭도이다.
도 2 는 종래 기술에 의한 펄스 발생기의 회로도이다.
도 3 과 도 4 는 도 2 의 동작 파형도를 도시한 것으로, 도 3 은 입력되는 신호가 저주파인 경우이고 도 4 는 고주파인 경우이다.
도 5 는 종래 기술에 의한 프리 드라이버의 회로도이다.
도 6 은 본 발명에 의한 클럭 펄스 발생 회로의 블럭도이다.
도 7 은 도 6 의 펄스 발생부의 회로도이다.
도 8 은 도 6 의 클럭 조정부의 회로도이다.
도 9 는 도 6 의 프리 구동부의 회로도이다.
도 10 은 본 발명에 의한 클럭 펄스 발생 회로의 동작 타이밍도이다.
도 11 은 본 발명의 다른 실시예에 따른 클럭 펄스 발생 회로의 블럭도이다.
도 12 는 본 발명의 또 다른 실시예에 따른 클럭 펄스 발생 회로의 블럭도이다.
도 13 은 도 12 의 데이터 제어부의 회로도이다.

Claims (35)

  1. 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;
    상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부와;
    상기 클럭 조정부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;
    를 포함하는 클럭 펄스 발생 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제1가변부와;
    상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;
    를 포함하는 클럭 펄스 발생 회로.
  3. 제 2 항에 있어서,
    상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;
    상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  4. 제 2 항에 있어서,
    상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;
    상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  5. 제 1 항에 있어서,
    상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;
    상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;
    를 포함하는 클럭 펄스 발생 회로.
  6. 제 5 항에 있어서,
    상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
  7. 제 5 항에 있어서,
    상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;
    상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하고,
    상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  8. 제 7 항에 있어서,
    상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;
    상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;
    를 포함하고,
    상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  9. 제 1 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;
    를 포함하는 클럭 펄스 발생 회로.
  10. 제 9 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;
    를 더 포함하는 클럭 펄스 발생 회로.
  11. 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부와;
    상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;
    를 포함하는 클럭 펄스 발생 회로.
  12. 제 11 항에 있어서,
    상기 클럭 조절부는 상기 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;
    상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부;
    를 포함하는 클럭 펄스 발생 회로.
  13. 제 12 항에 있어서,
    상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭 을 가변하여 출력하는 제1가변부와;
    상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;
    를 포함하는 클럭 펄스 발생 회로.
  14. 제 13 항에 있어서,
    상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;
    상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  15. 제 13 항에 있어서,
    상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;
    상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  16. 제 12 항에 있어서,
    상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;
    상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;
    를 포함하는 클럭 펄스 발생 회로.
  17. 제 16 항에 있어서,
    상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
  18. 제 16 항에 있어서,
    상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;
    상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하고,
    상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  19. 제 18 항에 있어서,
    상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;
    상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;
    를 포함하고,
    상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  20. 제 11 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;
    를 포함하는 클럭 펄스 발생 회로.
  21. 제 20 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;
    를 더 포함하는 클럭 펄스 발생 회로.
  22. 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 데이터 구동신호로 출력하는 데이터 구동신호 생성부와;
    상기 데이터 구동신호에 응답하여 입력되는 데이터 신호를 제어하여 출력하는 데이터 제어부;
    를 포함하는 클럭 펄스 발생 회로.
  23. 제 22 항에 있어서,
    상기 데이터 구동신호 생성부는 상기 클럭 신호에 응답하여 상기 클럭 신호를 조정하여 출력하는 클럭 조절부와;
    상기 클럭 조절부로부터 출력되는 클럭 신호에 응답하여 데이터 구동신호를 출력하는 프리 구동부;
    를 포함하는 클럭 펄스 발생 회로.
  24. 제 23 항에 있어서,
    상기 클럭 조절부는 정위상 클럭 신호와 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 펄스 발생부와;
    상기 펄스 발생부로부터 출력되는 클럭 신호에 응답하여 상기 클럭 신호간에 오버랩과 듀티 저하 현상을 방지하도록 클럭 신호를 조정하여 출력하는 클럭 조정부;
    를 포함하는 클럭 펄스 발생 회로.
  25. 제 24 항에 있어서,
    상기 펄스 발생부는 정위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제1가변부와;
    상기 역위상 클럭 신호에 응답하여 상기 클럭 신호의 펄스 폭을 가변하여 출력하는 제2가변부;
    를 포함하는 클럭 펄스 발생 회로.
  26. 제 25 항에 있어서,
    상기 제1가변부는 상기 정위상 클럭 신호를 일정구간 지연시켜 출력하는 제1지연부와;
    상기 정위상 클럭 신호와 상기 제1지연부의 출력 신호에 응답하여 논리 연산하는 제1논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  27. 제 25 항에 있어서,
    상기 제2가변부는 상기 역위상 클럭 신호를 일정구간 지연시켜 출력하는 제2지연부와;
    상기 역위상 클럭 신호와 상기 제2지연부의 출력 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하는 클럭 펄스 발생 회로.
  28. 제 24 항에 있어서,
    상기 클럭 조정부는 상기 펄스 발생기로부터 출력되는 제1클럭 신호와 제2클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제1조정부와;
    상기 제1조정부로부터 출력되는 상기 클럭 신호에 응답하여 상기 클럭 신호를 SR래치회로를 이용하여 조정하는 제2조정부;
    를 포함하는 클럭 펄스 발생 회로.
  29. 제 28 항에 있어서,
    상기 제1클럭 신호는 정위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호이고, 상기 제2클럭 신호는 역위상 클럭 신호를 이용하여 펄스 폭을 가변한 클럭 신호인 클럭 펄스 발생 회로.
  30. 제 28 항에 있어서,
    상기 제1조정부는 상기 제1클럭 신호에 응답하여 논리 연산하는 제1논리소자와;
    상기 제2클럭 신호에 응답하여 논리 연산하는 제2논리소자;
    를 포함하고,
    상기 제1논리소자의 출력신호는 상기 제2논리소자로 입력되고, 상기 제2논리소자의 출력신호는 상기 제1논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  31. 제 30 항에 있어서,
    상기 제2조정부는 상기 제1논리소자로터 출력되는 클럭 신호에 응답하여 논리 연산하는 제3논리소자와;
    상기 제2논리소자로부터 출력되는 클럭 신호에 응답하여 논리 연산하는 제4논리소자;
    를 포함하고,
    상기 제3논리소자의 출력신호는 상기 제4논리소자로 입력되고, 상기 제4논리소자의 출력신호는 상기 제3논리소자로 입력되도록 구성하는 클럭 펄스 발생 회로.
  32. 제 23 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 반전시켜 출력하는 인버터;
    를 포함하는 클럭 펄스 발생 회로.
  33. 제 32 항에 있어서,
    상기 프리 구동부는 상기 클럭 조정부로부터 출력되는 펄스 신호를 버퍼링하는 버퍼부;
    를 더 포함하는 클럭 펄스 발생 회로.
  34. 제 22 항에 있어서,
    상기 데이터 제어부는 상기 데이터 구동신호에 응답하여 입력되는 데이터 신호를 전달하는 신호 전달부;
    를 포함하는 클럭 펄스 발생 회로.
  35. 제 34 항에 있어서,
    상기 데이터 제어부는 상기 신호 전달부의 출력신호를 래치하는 래치부와;
    상기 래치부의 출력신호를 버퍼링하는 버퍼부;
    를 더 포함하는 클럭 펄스 발생 회로.
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