JP2002091604A - クロック発生回路 - Google Patents
クロック発生回路Info
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
- H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal
Abstract
(57)【要約】
【課題】 グリッチの発生を防止することが可能なクロ
ック発生回路を提供する。 【解決手段】 このクロック発生回路は、基準クロック
信号ＣＬＫ０を生成する発振器１５と、リング状に接続
されたＥＸ−ＯＲゲート１６およびＤラッチ回路１７，
１８とを含む。活性化信号φＥＮが「Ｈ」レベルの場合
は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫを反転
させてＤラッチ回路１７に与える。この場合は、クロッ
ク信号ＣＬＫは、基準クロック信号ＣＬＫ０の２倍の周
期を有するクロック信号となる。活性化信号φＥＮが
「Ｌ」レベルにされると、ＥＸ−ＯＲゲート１６はクロ
ック信号ＣＬＫをそのままＤラッチ回路１７に与える。
この場合は、クロック信号ＣＬＫのレベル変化が停止さ
れる。したがって、クロック信号ＣＬＫにグリッチが発
生するのを防止することができる。
ック発生回路を提供する。 【解決手段】 このクロック発生回路は、基準クロック
信号ＣＬＫ０を生成する発振器１５と、リング状に接続
されたＥＸ−ＯＲゲート１６およびＤラッチ回路１７，
１８とを含む。活性化信号φＥＮが「Ｈ」レベルの場合
は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫを反転
させてＤラッチ回路１７に与える。この場合は、クロッ
ク信号ＣＬＫは、基準クロック信号ＣＬＫ０の２倍の周
期を有するクロック信号となる。活性化信号φＥＮが
「Ｌ」レベルにされると、ＥＸ−ＯＲゲート１６はクロ
ック信号ＣＬＫをそのままＤラッチ回路１７に与える。
この場合は、クロック信号ＣＬＫのレベル変化が停止さ
れる。したがって、クロック信号ＣＬＫにグリッチが発
生するのを防止することができる。
Description
【０００１】
【発明の属する技術分野】この発明はクロック発生回路
に関し、特に、活性化信号が第１のレベルの場合はクロ
ック信号を生成し、活性化信号が第２のレベルの場合は
クロック信号の生成を停止するクロック発生回路に関す
る。
に関し、特に、活性化信号が第１のレベルの場合はクロ
ック信号を生成し、活性化信号が第２のレベルの場合は
クロック信号の生成を停止するクロック発生回路に関す
る。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと称す）は主にＣＭＯＳプロセスで形
成され、そのメモリセルはＮチャネルＭＯＳトランジス
タおよびキャパシタで構成される。メモリセルにデータ
を書込む場合は、ＮチャネルＭＯＳトランジスタにおけ
る電圧降下を防止するため、ＮチャネルＭＯＳトランジ
スタのゲートには通常の「Ｈ」レベル（外部電源電位Ｅ
ｘＶｄｄ）よりも高い昇圧電位Ｖｐｐが印加される。こ
のため、ＤＲＡＭには、外部電源電位ＥｘＶｄｄから昇
圧電位Ｖｐｐを生成するための昇圧電位発生回路が内蔵
されている。
（以下、ＤＲＡＭと称す）は主にＣＭＯＳプロセスで形
成され、そのメモリセルはＮチャネルＭＯＳトランジス
タおよびキャパシタで構成される。メモリセルにデータ
を書込む場合は、ＮチャネルＭＯＳトランジスタにおけ
る電圧降下を防止するため、ＮチャネルＭＯＳトランジ
スタのゲートには通常の「Ｈ」レベル（外部電源電位Ｅ
ｘＶｄｄ）よりも高い昇圧電位Ｖｐｐが印加される。こ
のため、ＤＲＡＭには、外部電源電位ＥｘＶｄｄから昇
圧電位Ｖｐｐを生成するための昇圧電位発生回路が内蔵
されている。
【０００３】図１１は、そのような昇圧電位発生回路の
要部を示す回路ブロック図である。図１１において、こ
の昇圧電位発生回路は、クロック発生回路５０およびチ
ャージポンプ回路５１を含む。クロック発生回路５０
は、図１２に示すように、ＮＡＮＤゲート５５およびイ
ンバータ５６，５７を含む。インバータ５６，５７は、
ＮＡＮＤゲート５５の出力ノードと一方入力ノードとの
間に直列接続される。ＮＡＮＤゲート５５の他方入力ノ
ードは、活性化信号φＥＮを受ける。活性化信号φＥＮ
は、昇圧電位Ｖｐｐが目標電位Ｖｔよりも低い場合は
「Ｈ」レベルになり、昇圧電位Ｖｐｐが目標電位Ｖｔよ
りも高い場合は「Ｌ」レベルになる信号である。ＮＡＮ
Ｄゲート５５の出力信号は、クロック信号ＣＬＫとな
る。
要部を示す回路ブロック図である。図１１において、こ
の昇圧電位発生回路は、クロック発生回路５０およびチ
ャージポンプ回路５１を含む。クロック発生回路５０
は、図１２に示すように、ＮＡＮＤゲート５５およびイ
ンバータ５６，５７を含む。インバータ５６，５７は、
ＮＡＮＤゲート５５の出力ノードと一方入力ノードとの
間に直列接続される。ＮＡＮＤゲート５５の他方入力ノ
ードは、活性化信号φＥＮを受ける。活性化信号φＥＮ
は、昇圧電位Ｖｐｐが目標電位Ｖｔよりも低い場合は
「Ｈ」レベルになり、昇圧電位Ｖｐｐが目標電位Ｖｔよ
りも高い場合は「Ｌ」レベルになる信号である。ＮＡＮ
Ｄゲート５５の出力信号は、クロック信号ＣＬＫとな
る。
【０００４】活性化信号φＥＮが「Ｈ」レベルの場合
は、ＮＡＮＤゲート５５はインバータ５７の出力信号に
対してインバータとして動作し、ＮＡＮＤゲート５５お
よびインバータ５６，５７はリングオシレータを構成す
る。したがって、クロック信号ＣＬＫのレベルは、ＮＡ
ＮＤゲート５５およびインバータ５６，５７の遅延時間
が経過するごとに反転する。活性化信号φＥＮが「Ｌ」
レベルになると、ＮＡＮＤゲート５５の出力レベルは
「Ｈ」レベルに固定される。
は、ＮＡＮＤゲート５５はインバータ５７の出力信号に
対してインバータとして動作し、ＮＡＮＤゲート５５お
よびインバータ５６，５７はリングオシレータを構成す
る。したがって、クロック信号ＣＬＫのレベルは、ＮＡ
ＮＤゲート５５およびインバータ５６，５７の遅延時間
が経過するごとに反転する。活性化信号φＥＮが「Ｌ」
レベルになると、ＮＡＮＤゲート５５の出力レベルは
「Ｈ」レベルに固定される。
【０００５】図１１に戻って、チャージポンプ回路５１
は、ダイオード５２，５３およびキャパシタ５４を含
む。ダイオード５２，５３は、外部電源電位ＥｘＶｄｄ
のラインと出力ノードＮ５３との間に直列接続される。
キャパシタ５４の一方端子はクロック信号ＣＬＫを受
け、その他方端子はダイオード５２のカソード（ノード
Ｎ５２）に接続される。
は、ダイオード５２，５３およびキャパシタ５４を含
む。ダイオード５２，５３は、外部電源電位ＥｘＶｄｄ
のラインと出力ノードＮ５３との間に直列接続される。
キャパシタ５４の一方端子はクロック信号ＣＬＫを受
け、その他方端子はダイオード５２のカソード（ノード
Ｎ５２）に接続される。
【０００６】図１３は、図１１に示した昇圧電位発生回
路の動作を示すタイムチャートである。初期状態では昇
圧電位Ｖｐｐは目標電位Ｖｔよりも十分に低く、活性化
信号φＥＮが「Ｈ」レベルにされてクロック発生回路５
０が活性化され、クロック信号ＣＬＫのレベルが所定時
間ごとに反転しているものとする。
路の動作を示すタイムチャートである。初期状態では昇
圧電位Ｖｐｐは目標電位Ｖｔよりも十分に低く、活性化
信号φＥＮが「Ｈ」レベルにされてクロック発生回路５
０が活性化され、クロック信号ＣＬＫのレベルが所定時
間ごとに反転しているものとする。
【０００７】クロック信号ＣＬＫが「Ｌ」レベル（接地
電位ＧＮＤ）の期間は、外部電源電位ＥｘＶｄｄのライ
ンからダイオード５２を介してキャパシタ５４に電流が
流入し、キャパシタ５４はＥｘＶｄｄ−Ｖｄ（ただし、
Ｖｄはダイオード５２，５３の各々のしきい値電圧であ
る）にプリチャージされる。
電位ＧＮＤ）の期間は、外部電源電位ＥｘＶｄｄのライ
ンからダイオード５２を介してキャパシタ５４に電流が
流入し、キャパシタ５４はＥｘＶｄｄ−Ｖｄ（ただし、
Ｖｄはダイオード５２，５３の各々のしきい値電圧であ
る）にプリチャージされる。
【０００８】次いでクロック信号ＣＬＫが「Ｈ」レベル
（ＥｘＶｄｄ）に立上げられると、キャパシタ５４を介
してノードＮ５２のレベルが２ＥｘＶｄｄ−Ｖｄに昇圧
され、ノードＮ５２から出力ノードＮ５３に正電荷が供
給される。ノードＮ５２のレベルは、Ｖｐｐ＋Ｖｄとな
る。
（ＥｘＶｄｄ）に立上げられると、キャパシタ５４を介
してノードＮ５２のレベルが２ＥｘＶｄｄ−Ｖｄに昇圧
され、ノードＮ５２から出力ノードＮ５３に正電荷が供
給される。ノードＮ５２のレベルは、Ｖｐｐ＋Ｖｄとな
る。
【０００９】すなわち、活性化信号φＥＮが「Ｈ」レベ
ルの場合は、クロック信号ＣＬＫが「Ｌ」レベルの期間
（プリチャージ期間）はキャパシタ５４が充電され、ク
ロック信号ＣＬＫが「Ｈ」レベルの期間（ポンプ期間）
はキャパシタ５０の電荷が出力ノードＮ５３に供給さ
れ、出力ノードＮ５３の電位が昇圧される。
ルの場合は、クロック信号ＣＬＫが「Ｌ」レベルの期間
（プリチャージ期間）はキャパシタ５４が充電され、ク
ロック信号ＣＬＫが「Ｈ」レベルの期間（ポンプ期間）
はキャパシタ５０の電荷が出力ノードＮ５３に供給さ
れ、出力ノードＮ５３の電位が昇圧される。
【００１０】昇圧電位Ｖｐｐが目標電位Ｖｔに到達して
活性化信号φＥＮが「Ｌ」レベルになると、クロック信
号ＣＬＫのレベルが「Ｈ」レベルに固定され、チャージ
ポンプ回路５１が非活性化される。昇圧電位Ｖｐｐが低
下して目標電位Ｖｔよりも低くなると、活性化信号φＥ
Ｎが「Ｈ」レベルになって再びチャージポンプ回路５１
が活性化される。したがって、昇圧電位Ｖｐｐは目標電
位Ｖｔに保持される。
活性化信号φＥＮが「Ｌ」レベルになると、クロック信
号ＣＬＫのレベルが「Ｈ」レベルに固定され、チャージ
ポンプ回路５１が非活性化される。昇圧電位Ｖｐｐが低
下して目標電位Ｖｔよりも低くなると、活性化信号φＥ
Ｎが「Ｈ」レベルになって再びチャージポンプ回路５１
が活性化される。したがって、昇圧電位Ｖｐｐは目標電
位Ｖｔに保持される。
【００１１】
【発明が解決しようとする課題】しかし、従来の昇圧電
位発生回路では、図１４に示すように、クロック信号Ｃ
ＬＫが「Ｌ」レベルの期間に昇圧電位Ｖｐｐが目標電位
Ｖｔに到達して活性化信号φＥＮが「Ｈ」レベルが
「Ｌ」レベルに立下げられた場合は、活性化信号φＥＮ
の立下がりエッジに応答してクロック信号ＣＬＫが
「Ｈ」レベルに立上げられ、クロック信号ＣＬＫにいわ
ゆるグリッチＧが発生するという問題があった。このよ
うなグリッチＧが発生すると、昇圧電位Ｖｐｐが既に目
標電位Ｖｔに到達しているにもかかわらず、チャージポ
ンプ回路５１がクロック信号ＣＬＫの立上がりエッジに
応答して再度正電荷を供給し、昇圧電位Ｖｐｐが目標電
位Ｖｔよりも過度に高くなってしまう。
位発生回路では、図１４に示すように、クロック信号Ｃ
ＬＫが「Ｌ」レベルの期間に昇圧電位Ｖｐｐが目標電位
Ｖｔに到達して活性化信号φＥＮが「Ｈ」レベルが
「Ｌ」レベルに立下げられた場合は、活性化信号φＥＮ
の立下がりエッジに応答してクロック信号ＣＬＫが
「Ｈ」レベルに立上げられ、クロック信号ＣＬＫにいわ
ゆるグリッチＧが発生するという問題があった。このよ
うなグリッチＧが発生すると、昇圧電位Ｖｐｐが既に目
標電位Ｖｔに到達しているにもかかわらず、チャージポ
ンプ回路５１がクロック信号ＣＬＫの立上がりエッジに
応答して再度正電荷を供給し、昇圧電位Ｖｐｐが目標電
位Ｖｔよりも過度に高くなってしまう。
【００１２】それゆえに、この発明の主たる目的は、グ
リッチの発生を防止することが可能なクロック発生回路
を提供することである。
リッチの発生を防止することが可能なクロック発生回路
を提供することである。
【００１３】
【課題を解決するための手段】この発明に係るクロック
発生回路は、クロック信号を生成するクロック発生回路
であって、基準クロック信号を生成する発振器と、第１
および第２のノード間に設けられ、基準クロック信号が
第１の論理レベルの場合は第１のノードのレベルを第２
のノードに伝達させ、基準クロック信号が第１の論理レ
ベルから第２の論理レベルに変化したことに応じて第２
のノードのレベルを保持する第１のラッチ回路と、第２
のノードとクロック信号を出力するための出力ノードと
の間に設けられ、基準クロック信号が第２の論理レベル
の場合は第２のノードのレベルを出力ノードに伝達さ
せ、基準クロック信号が第２の論理レベルから第１の論
理レベルに変化したことに応じて出力ノードのレベルを
保持する第２のラッチ回路と、出力ノードと第１のノー
ドとの間に設けられ、活性化信号が第１のレベルの場合
は出力ノードのレベルの相補レベルを第１のノードに与
えてクロック信号を生成させ、活性化信号が第２のレベ
ルの場合は出力ノードのレベルを第１のノードに伝達さ
せてクロック信号の生成を停止させる論理回路とを備え
たものである。
発生回路は、クロック信号を生成するクロック発生回路
であって、基準クロック信号を生成する発振器と、第１
および第２のノード間に設けられ、基準クロック信号が
第１の論理レベルの場合は第１のノードのレベルを第２
のノードに伝達させ、基準クロック信号が第１の論理レ
ベルから第２の論理レベルに変化したことに応じて第２
のノードのレベルを保持する第１のラッチ回路と、第２
のノードとクロック信号を出力するための出力ノードと
の間に設けられ、基準クロック信号が第２の論理レベル
の場合は第２のノードのレベルを出力ノードに伝達さ
せ、基準クロック信号が第２の論理レベルから第１の論
理レベルに変化したことに応じて出力ノードのレベルを
保持する第２のラッチ回路と、出力ノードと第１のノー
ドとの間に設けられ、活性化信号が第１のレベルの場合
は出力ノードのレベルの相補レベルを第１のノードに与
えてクロック信号を生成させ、活性化信号が第２のレベ
ルの場合は出力ノードのレベルを第１のノードに伝達さ
せてクロック信号の生成を停止させる論理回路とを備え
たものである。
【００１４】好ましくは、さらに、論理回路の出力ノー
ドと第１のノードとの間に設けられ、論理回路の出力信
号からノイズを除去して第１のノードに与えるためのノ
イズフィルタが設けられる。
ドと第１のノードとの間に設けられ、論理回路の出力信
号からノイズを除去して第１のノードに与えるためのノ
イズフィルタが設けられる。
【００１５】また好ましくは、発振器は、活性化信号が
第１のレベルにされたことに応じて活性化され、活性化
信号が第２のレベルにされたことに応じて非活性化され
る。
第１のレベルにされたことに応じて活性化され、活性化
信号が第２のレベルにされたことに応じて非活性化され
る。
【００１６】また好ましくは、さらに、活性化信号を予
め定められた時間だけ遅延させて発振器に与える遅延回
路が設けられる。
め定められた時間だけ遅延させて発振器に与える遅延回
路が設けられる。
【００１７】また、この発明に係る他のクロック発生回
路は、クロック信号を生成するクロック発生回路であっ
て、リング状に接続された奇数段のインバータを含み、
活性化信号が第１のレベルの場合に活性化されてクロッ
ク信号を生成し、活性化信号が第２のレベルの場合に非
活性化されてクロック信号の生成を停止するリングオシ
レータと、リングオシレータの出力ノードに接続され、
活性化信号が第１のレベルから第２のレベルに変化した
ことに応じて、リングオシレータの出力ノードのレベル
を保持するラッチ回路を備える。
路は、クロック信号を生成するクロック発生回路であっ
て、リング状に接続された奇数段のインバータを含み、
活性化信号が第１のレベルの場合に活性化されてクロッ
ク信号を生成し、活性化信号が第２のレベルの場合に非
活性化されてクロック信号の生成を停止するリングオシ
レータと、リングオシレータの出力ノードに接続され、
活性化信号が第１のレベルから第２のレベルに変化した
ことに応じて、リングオシレータの出力ノードのレベル
を保持するラッチ回路を備える。
【００１８】好ましくは、奇数段のインバータのうちの
１つのインバータは、活性化信号が第１のレベルの場合
に活性化され、活性化信号が第２のレベルの場合に非活
性化され、その出力ノードがリングオシレータの出力ノ
ードとなるクロックドインバータである。
１つのインバータは、活性化信号が第１のレベルの場合
に活性化され、活性化信号が第２のレベルの場合に非活
性化され、その出力ノードがリングオシレータの出力ノ
ードとなるクロックドインバータである。
【００１９】また好ましくは、リングオシレータは、さ
らに、奇数段のインバータのうちの１つのインバータの
出力ノードとその後段のインバータの入力ノードとの間
に介挿され、活性化信号が第１のレベルの場合に導通
し、活性化信号が第２のレベルの場合に非導通になるト
ランスファーゲートを含み、後段のインバータの入力ノ
ードがリングオシレータの出力ノードとなる。
らに、奇数段のインバータのうちの１つのインバータの
出力ノードとその後段のインバータの入力ノードとの間
に介挿され、活性化信号が第１のレベルの場合に導通
し、活性化信号が第２のレベルの場合に非導通になるト
ランスファーゲートを含み、後段のインバータの入力ノ
ードがリングオシレータの出力ノードとなる。
【００２０】また好ましくは、インバータは、第１およ
び第２の電源電位のライン間に直列接続された互いに異
なる導電形式の第１および第２のトランジスタと、第１
および第２の電源電位のライン間に第１および第２のト
ランジスタと直列接続された少なくとも１つの定電流源
を含む。
び第２の電源電位のライン間に直列接続された互いに異
なる導電形式の第１および第２のトランジスタと、第１
および第２の電源電位のライン間に第１および第２のト
ランジスタと直列接続された少なくとも１つの定電流源
を含む。
【００２１】また好ましくは、ラッチ回路は、リングオ
シレータの出力ノードとクロック発生回路の出力ノード
との間に接続されたインバータと、インバータと逆並列
に接続され、活性化信号が第１のレベルの場合に非活性
化され、活性化信号が第２のレベルの場合に活性化され
るクロックドインバータを含む。
シレータの出力ノードとクロック発生回路の出力ノード
との間に接続されたインバータと、インバータと逆並列
に接続され、活性化信号が第１のレベルの場合に非活性
化され、活性化信号が第２のレベルの場合に活性化され
るクロックドインバータを含む。
【００２２】また好ましくは、インバータは少なくとも
３段設けられ、少なくとも３段のインバータは、リング
オシレータの出力ノードとクロック発生回路の出力ノー
ドとの間に直列接続されている。
３段設けられ、少なくとも３段のインバータは、リング
オシレータの出力ノードとクロック発生回路の出力ノー
ドとの間に直列接続されている。
【００２３】また好ましくは、さらに、インバータの出
力ノードとクロック発生回路の出力ノードとの間に介挿
され、インバータの出力信号からノイズを除去するため
のノイズフィルタが設けられる。
力ノードとクロック発生回路の出力ノードとの間に介挿
され、インバータの出力信号からノイズを除去するため
のノイズフィルタが設けられる。
【００２４】また好ましくは、クロック信号は、チャー
ジポンプ回路の駆動クロック信号として用いられる。
ジポンプ回路の駆動クロック信号として用いられる。
【００２５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による昇圧電位発生回路の構成を示す
回路ブロック図である。
明の実施の形態１による昇圧電位発生回路の構成を示す
回路ブロック図である。
【００２６】図１において、この昇圧電位発生回路は、
電位検出回路１、クロック発生回路２、チャージポンプ
回路３，４およびインバータ５を備え、その出力ノード
Ｎ１は負荷回路１２に接続されている。
電位検出回路１、クロック発生回路２、チャージポンプ
回路３，４およびインバータ５を備え、その出力ノード
Ｎ１は負荷回路１２に接続されている。
【００２７】電位検出回路１は、出力ノードＮ１の電位
Ｖｐｐと目標電位Ｖｔとを比較し、Ｖｐｐ＜Ｖｔの場合
は活性化信号φＥＮを「Ｈ」レベルにし、Ｖｐｐ≧Ｖｔ
の場合は活性化信号φＥＮを「Ｌ」レベルにする。
Ｖｐｐと目標電位Ｖｔとを比較し、Ｖｐｐ＜Ｖｔの場合
は活性化信号φＥＮを「Ｈ」レベルにし、Ｖｐｐ≧Ｖｔ
の場合は活性化信号φＥＮを「Ｌ」レベルにする。
【００２８】クロック発生回路２は、活性化信号φＥＮ
が「Ｈ」レベルになったことに応じてクロック信号ＣＬ
Ｋを生成し、活性化信号φＥＮが「Ｌ」レベルになった
ことに応じてクロック信号ＣＬＫの生成を停止する。ク
ロック発生回路２については、後に詳細に説明する。ク
ロック信号ＣＬＫは、チャージポンプ回路３に直接与え
られるとともに、インバータ５で反転されてチャージポ
ンプ回路４に与えられる。
が「Ｈ」レベルになったことに応じてクロック信号ＣＬ
Ｋを生成し、活性化信号φＥＮが「Ｌ」レベルになった
ことに応じてクロック信号ＣＬＫの生成を停止する。ク
ロック発生回路２については、後に詳細に説明する。ク
ロック信号ＣＬＫは、チャージポンプ回路３に直接与え
られるとともに、インバータ５で反転されてチャージポ
ンプ回路４に与えられる。
【００２９】チャージポンプ回路３は、ダイオード６，
７およびキャパシタ８を含む。ダイオード６，７は、外
部電源電位ＥｘＶｄｄのラインと出力ノードＮ１との間
に直列接続される。キャパシタ８の一方電極はクロック
信号ＣＬＫを受け、その他方電極はダイオード６のカソ
ード（ノードＮ６）に接続される。クロック信号ＣＬＫ
が「Ｌ」レベルの期間はキャパシタ８がＥｘＶｄｄ−Ｖ
ｄにプリチャージされる。クロック信号ＣＬＫが「Ｈ」
レベルになると、ノードＮ６が２ＥｘＶｄｄ−Ｖｄに昇
圧され、ノードＮ６からダイオード７を介して出力ノー
ドＮ１に正電荷が供給される。
７およびキャパシタ８を含む。ダイオード６，７は、外
部電源電位ＥｘＶｄｄのラインと出力ノードＮ１との間
に直列接続される。キャパシタ８の一方電極はクロック
信号ＣＬＫを受け、その他方電極はダイオード６のカソ
ード（ノードＮ６）に接続される。クロック信号ＣＬＫ
が「Ｌ」レベルの期間はキャパシタ８がＥｘＶｄｄ−Ｖ
ｄにプリチャージされる。クロック信号ＣＬＫが「Ｈ」
レベルになると、ノードＮ６が２ＥｘＶｄｄ−Ｖｄに昇
圧され、ノードＮ６からダイオード７を介して出力ノー
ドＮ１に正電荷が供給される。
【００３０】チャージポンプ回路４は、ダイオード９，
１０およびキャパシタ１１を含む。ダイオード９，１０
は、外部電源電位ＥｘＶｄｄのラインと出力ノードＮ１
との間に直列接続される。キャパシタ１１の一方電極は
インバータ５からの反転クロック信号／ＣＬＫを受け、
その他方電極はダイオード９のカソード（ノードＮ９）
に接続される。反転クロック信号／ＣＬＫが「Ｌ」レベ
ルの期間はキャパシタ１１がＥｘＶｄｄ−Ｖｄにプリチ
ャージされる。反転クロック信号／ＣＬＫが「Ｈ」レベ
ルになると、ノードＮ９が２ＥｘＶｄｄ−Ｖｄに昇圧さ
れ、ノードＮ９からダイオード１０を介して出力ノード
Ｎ１に正電荷が供給される。
１０およびキャパシタ１１を含む。ダイオード９，１０
は、外部電源電位ＥｘＶｄｄのラインと出力ノードＮ１
との間に直列接続される。キャパシタ１１の一方電極は
インバータ５からの反転クロック信号／ＣＬＫを受け、
その他方電極はダイオード９のカソード（ノードＮ９）
に接続される。反転クロック信号／ＣＬＫが「Ｌ」レベ
ルの期間はキャパシタ１１がＥｘＶｄｄ−Ｖｄにプリチ
ャージされる。反転クロック信号／ＣＬＫが「Ｈ」レベ
ルになると、ノードＮ９が２ＥｘＶｄｄ−Ｖｄに昇圧さ
れ、ノードＮ９からダイオード１０を介して出力ノード
Ｎ１に正電荷が供給される。
【００３１】したがって、クロック信号ＣＬＫが「Ｌ」
レベルの期間はチャージポンプ回路３のキャパシタ１１
がプリチャージされるとともにチャージポンプ回路４か
ら出力ノードＮ１に正電荷が供給され、クロック信号Ｃ
ＬＫが「Ｈ」レベルの期間はチャージポンプ回路３から
出力ノードＮ１に正電荷が供給されるとともにチャージ
ポンプ回路４のキャパシタ１１がプリチャージされる。
レベルの期間はチャージポンプ回路３のキャパシタ１１
がプリチャージされるとともにチャージポンプ回路４か
ら出力ノードＮ１に正電荷が供給され、クロック信号Ｃ
ＬＫが「Ｈ」レベルの期間はチャージポンプ回路３から
出力ノードＮ１に正電荷が供給されるとともにチャージ
ポンプ回路４のキャパシタ１１がプリチャージされる。
【００３２】次に、この昇圧電位発生回路の動作につい
て説明する。初期状態では、ノードＮ１の電位Ｖｐｐは
十分に低くなっているので、電位検出回路１によって活
性化信号φＥＮが「Ｈ」レベルにされる。これにより、
クロック発生回路２が活性化されてクロック信号ＣＬＫ
が生成される。クロック信号ＣＬＫは、チャージポンプ
回路３に直接与えられるとともに、インバータ５で反転
されてチャージポンプ回路４に与えられる。
て説明する。初期状態では、ノードＮ１の電位Ｖｐｐは
十分に低くなっているので、電位検出回路１によって活
性化信号φＥＮが「Ｈ」レベルにされる。これにより、
クロック発生回路２が活性化されてクロック信号ＣＬＫ
が生成される。クロック信号ＣＬＫは、チャージポンプ
回路３に直接与えられるとともに、インバータ５で反転
されてチャージポンプ回路４に与えられる。
【００３３】クロック信号ＣＬＫが「Ｈ」レベルの期間
は一方のチャージポンプ３から出力ノードＮ１に正電荷
が供給され、クロック信号ＣＬＫが「Ｌ」レベルの期間
は他方のチャージポンプ回路４から出力ノードＮ１に正
電荷が供給される。したがって、ノードＮ１の電位Ｖｐ
ｐは急速に上昇する。
は一方のチャージポンプ３から出力ノードＮ１に正電荷
が供給され、クロック信号ＣＬＫが「Ｌ」レベルの期間
は他方のチャージポンプ回路４から出力ノードＮ１に正
電荷が供給される。したがって、ノードＮ１の電位Ｖｐ
ｐは急速に上昇する。
【００３４】昇圧電位Ｖｐｐが目標電位Ｖｔに到達する
と、電位検出回路１によって活性化信号φＥＮが「Ｌ」
レベルにされる。これにより、クロック発生回路２にお
いてクロック信号ＣＬＫの生成が停止され、チャージポ
ンプ回路３，４からノードＮ１への電荷の供給も停止さ
れる。
と、電位検出回路１によって活性化信号φＥＮが「Ｌ」
レベルにされる。これにより、クロック発生回路２にお
いてクロック信号ＣＬＫの生成が停止され、チャージポ
ンプ回路３，４からノードＮ１への電荷の供給も停止さ
れる。
【００３５】負荷回路１２で電流が消費されて昇圧電位
Ｖｐｐが目標電位Ｖｔよりも低下すると、電位検出回路
１によって活性化信号φＥＮが「Ｈ」レベルにされる。
これにより、クロック発生回路２においてクロック信号
ＣＬＫの生成が開始され、チャージポンプ回路３，４か
らノードＮ１へ電荷が供給される。このようにして、昇
圧電位Ｖｐｐは目標電位Ｖｔに保持される。
Ｖｐｐが目標電位Ｖｔよりも低下すると、電位検出回路
１によって活性化信号φＥＮが「Ｈ」レベルにされる。
これにより、クロック発生回路２においてクロック信号
ＣＬＫの生成が開始され、チャージポンプ回路３，４か
らノードＮ１へ電荷が供給される。このようにして、昇
圧電位Ｖｐｐは目標電位Ｖｔに保持される。
【００３６】図２は、クロック発生回路２の構成を示す
回路ブロック図である。図２において、このクロック発
生回路２は、発振器１５、ＥＸ−ＯＲゲート１６、ネガ
ティブエッジトリガ形のＤラッチ回路１７、およびポジ
ティブエッジトリガ形のＤラッチ回路１８を含む。発振
器１５は、所定周期Ｔの基準クロック信号ＣＬＫ０を生
成してＤラッチ回路１７，１８のクロック端子Ｃに与え
る。
回路ブロック図である。図２において、このクロック発
生回路２は、発振器１５、ＥＸ−ＯＲゲート１６、ネガ
ティブエッジトリガ形のＤラッチ回路１７、およびポジ
ティブエッジトリガ形のＤラッチ回路１８を含む。発振
器１５は、所定周期Ｔの基準クロック信号ＣＬＫ０を生
成してＤラッチ回路１７，１８のクロック端子Ｃに与え
る。
【００３７】ＥＸ−ＯＲゲート１６は、活性化信号φＥ
Ｎと、クロック発生回路２の出力クロック信号ＣＬＫと
を受け、その出力信号φ１６はＤラッチ回路１７の入力
端子Ｄに入力される。活性化信号φＥＮが「Ｈ」レベル
の場合は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫ
に対してインバータとして動作し、信号φ１６のレベル
はクロック信号ＣＬＫのレベルの相補レベルとなる。活
性化信号φＥＮが「Ｌ」レベルの場合は、ＥＸ−ＯＲゲ
ート１６はクロック信号ＣＬＫに対してバッファとして
動作し、信号φ１６のレベルはクロック信号ＣＬＫのレ
ベルと同じになる。
Ｎと、クロック発生回路２の出力クロック信号ＣＬＫと
を受け、その出力信号φ１６はＤラッチ回路１７の入力
端子Ｄに入力される。活性化信号φＥＮが「Ｈ」レベル
の場合は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫ
に対してインバータとして動作し、信号φ１６のレベル
はクロック信号ＣＬＫのレベルの相補レベルとなる。活
性化信号φＥＮが「Ｌ」レベルの場合は、ＥＸ−ＯＲゲ
ート１６はクロック信号ＣＬＫに対してバッファとして
動作し、信号φ１６のレベルはクロック信号ＣＬＫのレ
ベルと同じになる。
【００３８】Ｄラッチ回路１７は、基準クロック信号Ｃ
ＬＫ０が「Ｌ」レベルの期間は信号φ１６をそのまま通
過させ、基準クロック信号ＣＬＫ０が「Ｌ」レベルから
「Ｈ」レベルに変化したことに応じて出力信号φ１７の
レベルを保持する。すなわちＤラッチ回路１７の出力信
号φ１７は、基準クロック信号ＣＬＫ０が「Ｌ」レベル
の期間は信号φ１６のレベルと同じになり、基準クロッ
ク信号ＣＬＫ０が「Ｈ」レベルの期間は基準クロック信
号ＣＬＫ０が「Ｌ」レベルから「Ｈ」レベルに立上がる
瞬間のレベルに保持される。Ｄラッチ回路１７の出力信
号φ１７は、Ｄラッチ回路１８の入力端子Ｄに入力され
る。
ＬＫ０が「Ｌ」レベルの期間は信号φ１６をそのまま通
過させ、基準クロック信号ＣＬＫ０が「Ｌ」レベルから
「Ｈ」レベルに変化したことに応じて出力信号φ１７の
レベルを保持する。すなわちＤラッチ回路１７の出力信
号φ１７は、基準クロック信号ＣＬＫ０が「Ｌ」レベル
の期間は信号φ１６のレベルと同じになり、基準クロッ
ク信号ＣＬＫ０が「Ｈ」レベルの期間は基準クロック信
号ＣＬＫ０が「Ｌ」レベルから「Ｈ」レベルに立上がる
瞬間のレベルに保持される。Ｄラッチ回路１７の出力信
号φ１７は、Ｄラッチ回路１８の入力端子Ｄに入力され
る。
【００３９】Ｄラッチ回路１８は、基準クロック信号Ｃ
ＬＫ０が「Ｈ」レベルの期間は信号φ１７をそのまま通
過させ、基準クロック信号ＣＬＫ０が「Ｈ」レベルから
「Ｌ」レベルに変化したことに応じて出力信号ＣＬＫの
レベルを保持する。すなわちＤラッチ回路１８の出力信
号ＣＬＫは、基準クロック信号ＣＬＫ０が「Ｈ」レベル
の期間は信号φ１７のレベルと同じになり、基準クロッ
ク信号ＣＬＫ０が「Ｌ」レベルの期間は基準クロック信
号ＣＬＫ０が「Ｈ」レベルから「Ｌ」レベルに立下がる
瞬間のレベルに保持される。Ｄラッチ回路１８の出力信
号は、クロック信号発生回路２の出力クロック信号ＣＬ
Ｋとなる。
ＬＫ０が「Ｈ」レベルの期間は信号φ１７をそのまま通
過させ、基準クロック信号ＣＬＫ０が「Ｈ」レベルから
「Ｌ」レベルに変化したことに応じて出力信号ＣＬＫの
レベルを保持する。すなわちＤラッチ回路１８の出力信
号ＣＬＫは、基準クロック信号ＣＬＫ０が「Ｈ」レベル
の期間は信号φ１７のレベルと同じになり、基準クロッ
ク信号ＣＬＫ０が「Ｌ」レベルの期間は基準クロック信
号ＣＬＫ０が「Ｈ」レベルから「Ｌ」レベルに立下がる
瞬間のレベルに保持される。Ｄラッチ回路１８の出力信
号は、クロック信号発生回路２の出力クロック信号ＣＬ
Ｋとなる。
【００４０】図３は、クロック発生回路２の動作を示す
タイムチャートである。活性化信号φＥＮが「Ｈ」レベ
ルの場合は、ＥＸ−ＯＲゲート１６がクロック信号ＣＬ
Ｋに対してインバータとして動作するので、信号φ１６
のレベルは基準クロック信号ＣＬＫ０の立上がりエッジ
に応答して反転する。信号φ１７のレベルは、基準クロ
ック信号ＣＬＫ０の立下がりエッジに応答して反転す
る。クロック信号ＣＬＫのレベルは、基準クロック信号
ＣＬＫ０の立上がりエッジに応答して反転する。したが
って、クロック信号ＣＬＫは、基準クロック信号ＣＬＫ
０を２倍に分周した信号となる。
タイムチャートである。活性化信号φＥＮが「Ｈ」レベ
ルの場合は、ＥＸ−ＯＲゲート１６がクロック信号ＣＬ
Ｋに対してインバータとして動作するので、信号φ１６
のレベルは基準クロック信号ＣＬＫ０の立上がりエッジ
に応答して反転する。信号φ１７のレベルは、基準クロ
ック信号ＣＬＫ０の立下がりエッジに応答して反転す
る。クロック信号ＣＬＫのレベルは、基準クロック信号
ＣＬＫ０の立上がりエッジに応答して反転する。したが
って、クロック信号ＣＬＫは、基準クロック信号ＣＬＫ
０を２倍に分周した信号となる。
【００４１】基準クロック信号ＣＬＫ０が「Ｌ」レベル
から「Ｈ」レベルに立上げられて信号φ１６が「Ｌ」レ
ベルから「Ｈ」レベルに立上げられるとともにクロック
信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立下げら
れた直後に（時刻ｔ１）、活性化信号φＥＮが「Ｈ」レ
ベルから「Ｌ」レベルに立下げられると、ＥＸ−ＯＲゲ
ート１６がクロック信号ＣＬＫに対してバッファとして
動作し、信号φ１６が「Ｈ」レベルから「Ｌ」レベルに
立下げられる。このため、信号φ１６にはグリッチＧが
発生する。しかし、信号φ１７およびクロック信号ＣＬ
Ｋは「Ｌ」レベルに固定され、信号φ１７およびクロッ
ク信号ＣＬＫにはグリッチＧは発生しない。
から「Ｈ」レベルに立上げられて信号φ１６が「Ｌ」レ
ベルから「Ｈ」レベルに立上げられるとともにクロック
信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立下げら
れた直後に（時刻ｔ１）、活性化信号φＥＮが「Ｈ」レ
ベルから「Ｌ」レベルに立下げられると、ＥＸ−ＯＲゲ
ート１６がクロック信号ＣＬＫに対してバッファとして
動作し、信号φ１６が「Ｈ」レベルから「Ｌ」レベルに
立下げられる。このため、信号φ１６にはグリッチＧが
発生する。しかし、信号φ１７およびクロック信号ＣＬ
Ｋは「Ｌ」レベルに固定され、信号φ１７およびクロッ
ク信号ＣＬＫにはグリッチＧは発生しない。
【００４２】基準クロック信号ＣＬＫ０が「Ｌ」レベル
の期間のある時刻ｔ２において、活性化信号φＥＮが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＥＸ
−ＯＲゲート１６はクロック信号ＣＬＫに対してインバ
ータとして動作し、信号φ１６，φ１７が「Ｌ」レベル
から「Ｈ」レベルに立上げられる。次いで、基準クロッ
ク信号ＣＬＫ０の立上がりエッジに応答して信号φ１６
が「Ｈ」レベルから「Ｌ」レベルに立下げられるととも
にクロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベル
に立上げられる。したがって、信号φ１６にはグリッチ
Ｇが発生するがクロック信号ＣＬＫにはグリッチＧは発
生しない。
の期間のある時刻ｔ２において、活性化信号φＥＮが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＥＸ
−ＯＲゲート１６はクロック信号ＣＬＫに対してインバ
ータとして動作し、信号φ１６，φ１７が「Ｌ」レベル
から「Ｈ」レベルに立上げられる。次いで、基準クロッ
ク信号ＣＬＫ０の立上がりエッジに応答して信号φ１６
が「Ｈ」レベルから「Ｌ」レベルに立下げられるととも
にクロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベル
に立上げられる。したがって、信号φ１６にはグリッチ
Ｇが発生するがクロック信号ＣＬＫにはグリッチＧは発
生しない。
【００４３】この実施の形態１では、２段のＤラッチ回
路１７，１８を含む分周器によって基準クロック信号Ｃ
ＬＫ０を分周してクロック信号ＣＬＫを生成するので、
クロック信号ＣＬＫにグリッチＧが発生するのを防止す
ることができる。したがって、昇圧電位Ｖｐｐを目標電
位Ｖｔに正確に保持することができる。
路１７，１８を含む分周器によって基準クロック信号Ｃ
ＬＫ０を分周してクロック信号ＣＬＫを生成するので、
クロック信号ＣＬＫにグリッチＧが発生するのを防止す
ることができる。したがって、昇圧電位Ｖｐｐを目標電
位Ｖｔに正確に保持することができる。
【００４４】以下、この実施の形態１の変更例について
説明する。図４の変更例では、ＥＸ−ＯＲゲート１６の
出力ノードとＤラッチ回路１７の入力端子Ｄとの間にノ
イズフィルタ１９が設けられる。この場合は、スキュー
などによるＤラッチ回路１７，１８のラッチタイミング
のずれやＥＸ−ＯＲゲート１６およびＤラッチ回路１
７，１８の遅延などによりＥＸ−ＯＲゲート１６の出力
信号φ１６に発生したグリッチＧをノイズフィルタ１９
によって効果的に除去することができる。
説明する。図４の変更例では、ＥＸ−ＯＲゲート１６の
出力ノードとＤラッチ回路１７の入力端子Ｄとの間にノ
イズフィルタ１９が設けられる。この場合は、スキュー
などによるＤラッチ回路１７，１８のラッチタイミング
のずれやＥＸ−ＯＲゲート１６およびＤラッチ回路１
７，１８の遅延などによりＥＸ−ＯＲゲート１６の出力
信号φ１６に発生したグリッチＧをノイズフィルタ１９
によって効果的に除去することができる。
【００４５】また、図５の変更例では、発振器１５が発
振器１５′で置換される。発振器１５′は、活性化信号
φＥＮが「Ｈ」レベルの場合に活性化されて基準クロッ
ク信号ＣＬＫ０を生成し、活性化信号φＥＮが「Ｌ」レ
ベルの場合に非活性化されて基準クロック信号ＣＬＫ０
の生成を停止する。この場合、クロック信号ＣＬＫが不
要な場合は発振器１５′を非活性化させるので、消費電
力の低減化を図ることができる。
振器１５′で置換される。発振器１５′は、活性化信号
φＥＮが「Ｈ」レベルの場合に活性化されて基準クロッ
ク信号ＣＬＫ０を生成し、活性化信号φＥＮが「Ｌ」レ
ベルの場合に非活性化されて基準クロック信号ＣＬＫ０
の生成を停止する。この場合、クロック信号ＣＬＫが不
要な場合は発振器１５′を非活性化させるので、消費電
力の低減化を図ることができる。
【００４６】また、図６の変更例では、図５の変更例に
遅延回路２０が追加される。遅延回路２０は、活性化信
号φＥＮを所定時間ＴＤだけ遅延させて発振器１５′に
与える。この場合は、発振器１５′が活性化状態から非
活性化状態に遷移するときに基準クロック信号ＣＬＫ０
にグリッチＧが発生する場合でも、そのグリッチＧがＤ
ラッチ回路１７，１８のクロック端子Ｃに到達する前に
Ｄラッチ回路１７，１８の出力レベルが固定されるの
で、クロック信号ＣＬＫにグリッチＧが発生するのを防
止することができる。なお、遅延回路２５を発振器１
５′の出力ノードとＤラッチ回路１７，１８のクロック
端子Ｃとの間に設けても同じ効果が得られる。
遅延回路２０が追加される。遅延回路２０は、活性化信
号φＥＮを所定時間ＴＤだけ遅延させて発振器１５′に
与える。この場合は、発振器１５′が活性化状態から非
活性化状態に遷移するときに基準クロック信号ＣＬＫ０
にグリッチＧが発生する場合でも、そのグリッチＧがＤ
ラッチ回路１７，１８のクロック端子Ｃに到達する前に
Ｄラッチ回路１７，１８の出力レベルが固定されるの
で、クロック信号ＣＬＫにグリッチＧが発生するのを防
止することができる。なお、遅延回路２５を発振器１
５′の出力ノードとＤラッチ回路１７，１８のクロック
端子Ｃとの間に設けても同じ効果が得られる。
【００４７】［実施の形態２］図７は、この発明の実施
の形態２による昇圧電位発生回路のクロック発生回路の
構成を示す回路図である。
の形態２による昇圧電位発生回路のクロック発生回路の
構成を示す回路図である。
【００４８】図７において、このクロック発生回路は、
インバータ２１〜２４およびクロックドインバータ２
５，２６を含む。インバータ２３，２４およびクロック
ドインバータ２５は、リング状に接続されてリングオシ
レータを構成する。インバータ２２およびクロックドイ
ンバータ２６は、クロックドインバータ２５の出力ノー
ドにリング状に接続されてラッチ回路を構成する。イン
バータ２２の出力信号は、このクロック発生回路の出力
クロック信号ＣＬＫとなる。活性化信号φＥＮは、クロ
ックドインバータ２５の制御ノードおよびクロックドイ
ンバータ２６の反転制御ノードに直接入力されるととも
に、インバータ２１を介してクロックドインバータ２５
の反転制御ノードおよびクロックドインバータ２６の制
御ノードに入力される。
インバータ２１〜２４およびクロックドインバータ２
５，２６を含む。インバータ２３，２４およびクロック
ドインバータ２５は、リング状に接続されてリングオシ
レータを構成する。インバータ２２およびクロックドイ
ンバータ２６は、クロックドインバータ２５の出力ノー
ドにリング状に接続されてラッチ回路を構成する。イン
バータ２２の出力信号は、このクロック発生回路の出力
クロック信号ＣＬＫとなる。活性化信号φＥＮは、クロ
ックドインバータ２５の制御ノードおよびクロックドイ
ンバータ２６の反転制御ノードに直接入力されるととも
に、インバータ２１を介してクロックドインバータ２５
の反転制御ノードおよびクロックドインバータ２６の制
御ノードに入力される。
【００４９】また、インバータ２１，２２の各々は、外
部電源電位ＥｘＶｄｄのラインと接地電位ＧＮＤのライ
ンとの間に直列接続されたＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタを含む通常のイ
ンバータであるが、インバータ２３，２４の各々は外部
電源電位ＥｘＶｄｄのラインと接地電位ＧＮＤのライン
との間に直列接続されたＰチャネルＭＯＳトランジスタ
２７、ＮチャネルＭＯＳトランジスタ２８および定電流
源２９を含む。これにより、外部電源電位ＥｘＶｄｄの
変動などによるリングオシレータの発振周期の変動を防
止することができる。
部電源電位ＥｘＶｄｄのラインと接地電位ＧＮＤのライ
ンとの間に直列接続されたＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタを含む通常のイ
ンバータであるが、インバータ２３，２４の各々は外部
電源電位ＥｘＶｄｄのラインと接地電位ＧＮＤのライン
との間に直列接続されたＰチャネルＭＯＳトランジスタ
２７、ＮチャネルＭＯＳトランジスタ２８および定電流
源２９を含む。これにより、外部電源電位ＥｘＶｄｄの
変動などによるリングオシレータの発振周期の変動を防
止することができる。
【００５０】次に、このクロック発生回路の動作につい
て説明する。活性化信号φＥＮが「Ｈ」レベルの場合
は、クロックドインバータ２５が活性化されるとともに
クロックドインバータ２６が非活性化される。これによ
り、インバータ２３，２４およびクロックドインバータ
２５からなるリングオシレータが活性化されてクロック
信号ＣＬＫが生成される。クロック信号ＣＬＫは、イン
バータ２２を介してチャージポンプ回路に与えられる。
て説明する。活性化信号φＥＮが「Ｈ」レベルの場合
は、クロックドインバータ２５が活性化されるとともに
クロックドインバータ２６が非活性化される。これによ
り、インバータ２３，２４およびクロックドインバータ
２５からなるリングオシレータが活性化されてクロック
信号ＣＬＫが生成される。クロック信号ＣＬＫは、イン
バータ２２を介してチャージポンプ回路に与えられる。
【００５１】活性化信号φＥＮが「Ｈ」レベルから
「Ｌ」レベルに変化すると、クロックドインバータ２５
が非活性化されるとともにクロックドインバータ２６が
活性化される。これにより、インバータ２３，２４およ
びクロックドインバータ２５からなるリングオシレータ
が非活性化されてクロック信号ＣＬＫのレベル変化が停
止され、インバータ２２およびクロックドインバータ２
６からなるラッチ回路が活性化されてクロック信号ＣＬ
Ｋのレベルがラッチされる。
「Ｌ」レベルに変化すると、クロックドインバータ２５
が非活性化されるとともにクロックドインバータ２６が
活性化される。これにより、インバータ２３，２４およ
びクロックドインバータ２５からなるリングオシレータ
が非活性化されてクロック信号ＣＬＫのレベル変化が停
止され、インバータ２２およびクロックドインバータ２
６からなるラッチ回路が活性化されてクロック信号ＣＬ
Ｋのレベルがラッチされる。
【００５２】この実施の形態２では、活性化信号φＥＮ
が「Ｈ」レベルから「Ｌ」レベルに変化したとき、その
ときのクロック信号ＣＬＫのレベルがラッチされるの
で、クロック信号ＣＬＫにグリッチＧが発生するのを防
止することができる。したがって、従来のように活性化
信号φＥＮが「Ｈ」レベルから「Ｌ」レベルに変化した
ことに応じてクロック信号ＣＬＫのレベルが変化し、チ
ャージポンプ回路が動作して昇圧電位ＶＰＰが高くなり
すぎることはない。
が「Ｈ」レベルから「Ｌ」レベルに変化したとき、その
ときのクロック信号ＣＬＫのレベルがラッチされるの
で、クロック信号ＣＬＫにグリッチＧが発生するのを防
止することができる。したがって、従来のように活性化
信号φＥＮが「Ｈ」レベルから「Ｌ」レベルに変化した
ことに応じてクロック信号ＣＬＫのレベルが変化し、チ
ャージポンプ回路が動作して昇圧電位ＶＰＰが高くなり
すぎることはない。
【００５３】なお、この実施例２では、インバータ２
３，２４の各々のＮチャネルＭＯＳトランジスタ２８の
ソースと接地電位ＧＮＤのラインとの間に定電流源２９
を設けたが、これに限るものではなく、外部電源電位Ｅ
ｘＶｄｄのラインとＰチャネルＭＯＳトランジスタ２７
のソースとの間に定電流源２９を設けてもよいし、Ｎチ
ャネルＭＯＳトランジスタ２８のソースと接地電位ＧＮ
Ｄのラインとの間および外部電源電位ＥｘＶｄｄのライ
ンとＰチャネルＭＯＳトランジスタ２７のソースとの間
の両方に定電流源２９を設けてもよい。
３，２４の各々のＮチャネルＭＯＳトランジスタ２８の
ソースと接地電位ＧＮＤのラインとの間に定電流源２９
を設けたが、これに限るものではなく、外部電源電位Ｅ
ｘＶｄｄのラインとＰチャネルＭＯＳトランジスタ２７
のソースとの間に定電流源２９を設けてもよいし、Ｎチ
ャネルＭＯＳトランジスタ２８のソースと接地電位ＧＮ
Ｄのラインとの間および外部電源電位ＥｘＶｄｄのライ
ンとＰチャネルＭＯＳトランジスタ２７のソースとの間
の両方に定電流源２９を設けてもよい。
【００５４】以下、この実施の形態２の変更例について
説明する。図８の変更例では、図７のクロック発生回路
にノイズフィルタ３１が追加される。インバータ２３，
２４およびクロックドインバータ２５からなるリングオ
シレータで生成されたクロック信号ＣＬＫは、インバー
タ２２およびノイズフィルタ３１を介して出力される。
クロックドインバータ２５の出力信号が「Ｈ」レベルと
「Ｌ」レベルの中間のレベル近傍にあるときに活性化信
号φＥＮが「Ｈ」レベルから「Ｌ」レベルに変化する
と、インバータ２２およびクロックドインバータ２６か
らのラッチ回路の出力信号が「Ｈ」レベル（または
「Ｌ」レベル）から「Ｌ」レベル（または「Ｈ」レベ
ル）に変化しかけて元に戻り、ラッチ回路の出力信号に
グリッチＧが発生する場合がある。このグリッチＧは、
ノイズフィルタ３１によって除去される。
説明する。図８の変更例では、図７のクロック発生回路
にノイズフィルタ３１が追加される。インバータ２３，
２４およびクロックドインバータ２５からなるリングオ
シレータで生成されたクロック信号ＣＬＫは、インバー
タ２２およびノイズフィルタ３１を介して出力される。
クロックドインバータ２５の出力信号が「Ｈ」レベルと
「Ｌ」レベルの中間のレベル近傍にあるときに活性化信
号φＥＮが「Ｈ」レベルから「Ｌ」レベルに変化する
と、インバータ２２およびクロックドインバータ２６か
らのラッチ回路の出力信号が「Ｈ」レベル（または
「Ｌ」レベル）から「Ｌ」レベル（または「Ｈ」レベ
ル）に変化しかけて元に戻り、ラッチ回路の出力信号に
グリッチＧが発生する場合がある。このグリッチＧは、
ノイズフィルタ３１によって除去される。
【００５５】図９の変更例では、図７のクロック発生回
路にインバータ３２，３３が追加される。インバータ３
２，３３は、インバータ２２の出力ノードとクロックド
インバータ２６の入力ノードとの間に直列接続される。
インバータ３３の出力信号が、出力クロック信号ＣＬＫ
となる。図７のクロック発生回路では、ラッチ回路の出
力回路と帰還回路がそれぞれ１段のインバータ２２，２
６で構成されているので、ゲインが低く、ラッチ回路が
メタステーブル状態に長くとどまり得る。これに対して
図９の変更例では、出力回路を３段のインバータ２２，
３２，３３で構成してゲインを高めたので、ラッチ回路
がメタステーブル状態に入ったとしてもクロック信号Ｃ
ＬＫの論理レベルが迅速に確定される。
路にインバータ３２，３３が追加される。インバータ３
２，３３は、インバータ２２の出力ノードとクロックド
インバータ２６の入力ノードとの間に直列接続される。
インバータ３３の出力信号が、出力クロック信号ＣＬＫ
となる。図７のクロック発生回路では、ラッチ回路の出
力回路と帰還回路がそれぞれ１段のインバータ２２，２
６で構成されているので、ゲインが低く、ラッチ回路が
メタステーブル状態に長くとどまり得る。これに対して
図９の変更例では、出力回路を３段のインバータ２２，
３２，３３で構成してゲインを高めたので、ラッチ回路
がメタステーブル状態に入ったとしてもクロック信号Ｃ
ＬＫの論理レベルが迅速に確定される。
【００５６】また、図１０の変更例では、図７のクロッ
ク発生回路のクロックドインバータ２５がインバータ３
４およびトランスファーゲート３５で置換される。イン
バータ３４およびトランスファーゲート３５は、インバ
ータ２４の出力ノードとインバータ２３の入力ノードと
の間に直列接続される。インバータ３４は、インバータ
２３，２４と同じ構成である。活性化信号φＥＮは、ト
ランスファーゲート３５のＮチャネルＭＯＳトランジス
タ側のゲートに直接入力されるとともに、インバータ２
１を介してトランスファーゲート３５のＰチャネルＭＯ
Ｓトランジスタ側のゲートに入力される。
ク発生回路のクロックドインバータ２５がインバータ３
４およびトランスファーゲート３５で置換される。イン
バータ３４およびトランスファーゲート３５は、インバ
ータ２４の出力ノードとインバータ２３の入力ノードと
の間に直列接続される。インバータ３４は、インバータ
２３，２４と同じ構成である。活性化信号φＥＮは、ト
ランスファーゲート３５のＮチャネルＭＯＳトランジス
タ側のゲートに直接入力されるとともに、インバータ２
１を介してトランスファーゲート３５のＰチャネルＭＯ
Ｓトランジスタ側のゲートに入力される。
【００５７】活性化信号φＥＮが「Ｈ」レベルの場合
は、トランスファーゲート３５が導通するとともにクロ
ックドインバータ２６が非活性化される。これにより、
インバータ２３，２４，３４およびトランスファーゲー
ト３５からなるリングオシレータが活性化されてクロッ
ク信号ＣＬＫが生成される。クロック信号ＣＬＫは、イ
ンバータ２２を介してチャージポンプ回路に与えられ
る。
は、トランスファーゲート３５が導通するとともにクロ
ックドインバータ２６が非活性化される。これにより、
インバータ２３，２４，３４およびトランスファーゲー
ト３５からなるリングオシレータが活性化されてクロッ
ク信号ＣＬＫが生成される。クロック信号ＣＬＫは、イ
ンバータ２２を介してチャージポンプ回路に与えられ
る。
【００５８】活性化信号φＥＮが「Ｈ」レベルから
「Ｌ」レベルに変化すると、トランスファーゲート３５
が非導通になるとともにクロックドインバータ２６が活
性化される。これにより、インバータ２３，２４，３４
およびトランスファーゲート３５からなるリングオシレ
ータが非活性化されてクロック信号ＣＬＫのレベル変化
が停止され、インバータ２２，２６からなるラッチ回路
が活性化されてクロック信号ＣＬＫのレベルがラッチさ
れる。この変更例でも、図７のクロック発生回路と同じ
効果が得られる。
「Ｌ」レベルに変化すると、トランスファーゲート３５
が非導通になるとともにクロックドインバータ２６が活
性化される。これにより、インバータ２３，２４，３４
およびトランスファーゲート３５からなるリングオシレ
ータが非活性化されてクロック信号ＣＬＫのレベル変化
が停止され、インバータ２２，２６からなるラッチ回路
が活性化されてクロック信号ＣＬＫのレベルがラッチさ
れる。この変更例でも、図７のクロック発生回路と同じ
効果が得られる。
【００５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６０】
【発明の効果】以上のように、この発明に係るクロック
発生回路では、基準クロック信号を生成する発振器と、
第１および第２のノード間に設けられ、基準クロック信
号に同期して動作する第１のラッチ回路と、第２のノー
ドおよび出力ノード間に設けられ、基準クロック信号の
相補信号に同期して動作する第２のラッチ回路と、出力
ノードと第１のノードとの間に設けられ、活性化信号が
第２のレベルの場合は出力ノードのレベルの相補レベル
を第１のノードに与えてクロック信号を生成させ、活性
化信号が第２のレベルの場合は出力ノードのレベルを第
１のノードに伝達させてクロック信号の生成を停止させ
る論理回路とが設けられる。したがって、２段のラッチ
回路と論理回路とで基準クロック信号を分周してクロッ
ク信号を生成するので、クロック信号にグリッチが発生
するのを防止することができる。
発生回路では、基準クロック信号を生成する発振器と、
第１および第２のノード間に設けられ、基準クロック信
号に同期して動作する第１のラッチ回路と、第２のノー
ドおよび出力ノード間に設けられ、基準クロック信号の
相補信号に同期して動作する第２のラッチ回路と、出力
ノードと第１のノードとの間に設けられ、活性化信号が
第２のレベルの場合は出力ノードのレベルの相補レベル
を第１のノードに与えてクロック信号を生成させ、活性
化信号が第２のレベルの場合は出力ノードのレベルを第
１のノードに伝達させてクロック信号の生成を停止させ
る論理回路とが設けられる。したがって、２段のラッチ
回路と論理回路とで基準クロック信号を分周してクロッ
ク信号を生成するので、クロック信号にグリッチが発生
するのを防止することができる。
【００６１】好ましくは、さらに、論理回路の出力ノー
ドと第１のノードとの間に設けられ、論理回路の出力信
号からノイズを除去して第１のノードに与えるためのノ
イズフィルタが設けられる。この場合は、論理回路の出
力信号にノイズが発生した場合でも、クロック信号にグ
リッチが発生するのを防止することができる。
ドと第１のノードとの間に設けられ、論理回路の出力信
号からノイズを除去して第１のノードに与えるためのノ
イズフィルタが設けられる。この場合は、論理回路の出
力信号にノイズが発生した場合でも、クロック信号にグ
リッチが発生するのを防止することができる。
【００６２】また好ましくは、発振器は、活性化信号が
第１のレベルにされたことに応じて活性化され、活性化
信号が第２のレベルにされたことに応じて非活性化され
る。この場合は、基準クロック信号が不要な場合は発振
器を非活性化させるので、消費電力の低減化を図ること
ができる。
第１のレベルにされたことに応じて活性化され、活性化
信号が第２のレベルにされたことに応じて非活性化され
る。この場合は、基準クロック信号が不要な場合は発振
器を非活性化させるので、消費電力の低減化を図ること
ができる。
【００６３】また好ましくは、さらに、活性化信号を予
め定められた時間だけ遅延させて発振器に与える遅延回
路が設けられる。この場合は、基準クロック信号にグリ
ッチが発生した場合でも、その前に２段のラッチ回路と
論理回路からなる分周回路が分周動作を停止しているの
で、クロック信号にグリッチが発生するのを防止するこ
とができる。
め定められた時間だけ遅延させて発振器に与える遅延回
路が設けられる。この場合は、基準クロック信号にグリ
ッチが発生した場合でも、その前に２段のラッチ回路と
論理回路からなる分周回路が分周動作を停止しているの
で、クロック信号にグリッチが発生するのを防止するこ
とができる。
【００６４】また、この発明に係る他のクロック発生回
路では、リング上に接続された奇数段のインバータを含
み、活性化信号が第１のレベルの場合に活性化されてク
ロック信号を生成し、活性化信号が第２のレベルの場合
に非活性化されてクロック信号の生成を停止するリング
オシレータと、リングオシレータの出力ノードに接続さ
れ、活性化信号が第１のレベルから第２のレベルに変化
したことに応じて、リングオシレータの出力ノードのレ
ベルを保持するラッチ回路とが設けられる。したがっ
て、活性化信号が第１のレベルから第２のレベルに変化
したことに応じてクロック信号のレベルがそのまま保持
されるので、クロック信号にグリッチが発生することが
ない。
路では、リング上に接続された奇数段のインバータを含
み、活性化信号が第１のレベルの場合に活性化されてク
ロック信号を生成し、活性化信号が第２のレベルの場合
に非活性化されてクロック信号の生成を停止するリング
オシレータと、リングオシレータの出力ノードに接続さ
れ、活性化信号が第１のレベルから第２のレベルに変化
したことに応じて、リングオシレータの出力ノードのレ
ベルを保持するラッチ回路とが設けられる。したがっ
て、活性化信号が第１のレベルから第２のレベルに変化
したことに応じてクロック信号のレベルがそのまま保持
されるので、クロック信号にグリッチが発生することが
ない。
【００６５】好ましくは、奇数段のインバータのうちの
１つのインバータは、活性化信号が第１のレベルの場合
に活性化され、活性化信号が第２のレベルの場合に非活
性化され、その出力ノードがリングオシレータの出力ノ
ードとなるクロックドインバータである。この場合は、
活性化信号が第１のレベルから第２のレベルに変化した
ことに応じてクロックドインバータが非活性化され、ク
ロック信号のレベルはクロックドインバータの出力レベ
ルに保持される。
１つのインバータは、活性化信号が第１のレベルの場合
に活性化され、活性化信号が第２のレベルの場合に非活
性化され、その出力ノードがリングオシレータの出力ノ
ードとなるクロックドインバータである。この場合は、
活性化信号が第１のレベルから第２のレベルに変化した
ことに応じてクロックドインバータが非活性化され、ク
ロック信号のレベルはクロックドインバータの出力レベ
ルに保持される。
【００６６】また好ましくは、リングオシレータは、さ
らに、奇数段のインバータのうちの１つのインバータの
出力ノードとその後段のインバータの入力ノードとの間
に介挿され、活性化信号が第１のレベルの場合に導通
し、活性化信号が第２のレベルの場合に非導通になるト
ランスファーゲートを含み、後段のインバータの入力ノ
ードがリングオシレータの出力ノードとなる。この場合
は、活性化信号が第１のレベルから第２のレベルに変化
したことに応じてトランスファーゲートが非導通にな
り、クロック信号のレベルはトランスファーゲートの後
段のインバータの入力レベルに保持される。
らに、奇数段のインバータのうちの１つのインバータの
出力ノードとその後段のインバータの入力ノードとの間
に介挿され、活性化信号が第１のレベルの場合に導通
し、活性化信号が第２のレベルの場合に非導通になるト
ランスファーゲートを含み、後段のインバータの入力ノ
ードがリングオシレータの出力ノードとなる。この場合
は、活性化信号が第１のレベルから第２のレベルに変化
したことに応じてトランスファーゲートが非導通にな
り、クロック信号のレベルはトランスファーゲートの後
段のインバータの入力レベルに保持される。
【００６７】また好ましくは、インバータは、第１およ
び第２の電源電位のライン間に直列接続された互いに異
なる導電形式の第１および第２のトランジスタと、第１
および第２の電源電位のライン間に第１および第２のト
ランジスタと直列接続された少なくとも１つの定電流源
とを含む。この場合は、電源電位が変動した場合でも、
インバータの電流駆動能力が変動するのを防止すること
ができ、クロック信号の周波数が変動するのを防止する
ことができる。
び第２の電源電位のライン間に直列接続された互いに異
なる導電形式の第１および第２のトランジスタと、第１
および第２の電源電位のライン間に第１および第２のト
ランジスタと直列接続された少なくとも１つの定電流源
とを含む。この場合は、電源電位が変動した場合でも、
インバータの電流駆動能力が変動するのを防止すること
ができ、クロック信号の周波数が変動するのを防止する
ことができる。
【００６８】また好ましくは、ラッチ回路は、リングオ
シレータの出力ノードとクロック発生回路の出力ノード
との間に接続されたインバータと、インバータと逆並列
に接続され、活性化信号が第１のレベルの場合に非活性
化され、活性化信号が第２のレベルの場合に活性化され
るクロックドインバータとを含む。この場合は、ラッチ
回路を容易に構成できる。
シレータの出力ノードとクロック発生回路の出力ノード
との間に接続されたインバータと、インバータと逆並列
に接続され、活性化信号が第１のレベルの場合に非活性
化され、活性化信号が第２のレベルの場合に活性化され
るクロックドインバータとを含む。この場合は、ラッチ
回路を容易に構成できる。
【００６９】また好ましくは、インバータは少なくとも
３段設けられ、少なくとも３段のインバータは、リング
オシレータの出力ノードとクロック発生回路の出力ノー
ドとの間に直列接続されている。この場合は、ラッチ回
路のゲインを高くすることができるので、ラッチ回路が
メタステーブル状態になった場合でもラッチ回路の出力
レベルを迅速に確定することができる。
３段設けられ、少なくとも３段のインバータは、リング
オシレータの出力ノードとクロック発生回路の出力ノー
ドとの間に直列接続されている。この場合は、ラッチ回
路のゲインを高くすることができるので、ラッチ回路が
メタステーブル状態になった場合でもラッチ回路の出力
レベルを迅速に確定することができる。
【００７０】また好ましくは、さらに、インバータの出
力ノードとクロック発生回路の出力ノードとの間に介挿
され、インバータの出力信号からノイズを除去するため
のノイズフィルタが設けられる。この場合は、クロック
信号にグリッチが発生するのを一層確実に防止すること
ができる。
力ノードとクロック発生回路の出力ノードとの間に介挿
され、インバータの出力信号からノイズを除去するため
のノイズフィルタが設けられる。この場合は、クロック
信号にグリッチが発生するのを一層確実に防止すること
ができる。
【００７１】また好ましくは、クロック信号は、チャー
ジポンプ回路の駆動クロック信号として用いられる。こ
の場合は、クロック信号にグリッチが発生してチャージ
ポンプ回路から電荷が過剰に供給されるのを防止するこ
とができる。
ジポンプ回路の駆動クロック信号として用いられる。こ
の場合は、クロック信号にグリッチが発生してチャージ
ポンプ回路から電荷が過剰に供給されるのを防止するこ
とができる。
【図１】 この発明の実施の形態１による昇圧電位発生
回路の構成を示す回路ブロック図である。
回路の構成を示す回路ブロック図である。
【図２】 図１に示したクロック発生回路の構成を示す
回路ブロック図である。
回路ブロック図である。
【図３】 図２に示したクロック発生回路の動作を示す
タイムチャートである。
タイムチャートである。
【図４】 実施の形態１の変更例を示す回路ブロック図
である。
である。
【図５】 実施の形態１の他の変更例を示す回路ブロッ
ク図である。
ク図である。
【図６】 実施の形態１のさらに他の変更例を示す回路
ブロック図である。
ブロック図である。
【図７】 この発明の実施の形態２による昇圧電位発生
回路のクロック発生回路の構成を示す回路ブロック図で
ある。
回路のクロック発生回路の構成を示す回路ブロック図で
ある。
【図８】 実施の形態２の変更例を示す回路ブロック図
である。
である。
【図９】 実施の形態２の他の変更例を示す回路ブロッ
ク図である。
ク図である。
【図１０】 実施の形態２のさらに他の変更例を示す回
路ブロック図である。
路ブロック図である。
【図１１】 従来の昇圧電位発生回路の要部を示す回路
ブロック図である。
ブロック図である。
【図１２】 図１１に示したクロック発生回路の構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図１３】 図１１に示した昇圧電位発生回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図１４】 図１１に示した昇圧電位発生回路の問題点
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
１ 電位検出回路、２，５０ クロック発生回路、３，
４，５１ チャージポンプ回路、５，２１〜２４，３２
〜３４，５６，５７ インバータ、６，７，９，１０，
５２，５３ ダイオード、８，１１，５４ キャパシ
タ、１２ 負荷回路、１５，１５′ 発振器、１６ Ｅ
Ｘ−ＯＲゲート、１７，１８ Ｄラッチ回路、１９，３
１ ノイズフィルタ、２０ 遅延回路、２５，２６ ク
ロックドインバータ、２７ ＰチャネルＭＯＳトランジ
スタ、２８ ＮチャネルＭＯＳトランジスタ、２９ 定
電流源、３５ トランスファーゲート、５５ ＮＡＮＤ
ゲート。
４，５１ チャージポンプ回路、５，２１〜２４，３２
〜３４，５６，５７ インバータ、６，７，９，１０，
５２，５３ ダイオード、８，１１，５４ キャパシ
タ、１２ 負荷回路、１５，１５′ 発振器、１６ Ｅ
Ｘ−ＯＲゲート、１７，１８ Ｄラッチ回路、１９，３
１ ノイズフィルタ、２０ 遅延回路、２５，２６ ク
ロックドインバータ、２７ ＰチャネルＭＯＳトランジ
スタ、２８ ＮチャネルＭＯＳトランジスタ、２９ 定
電流源、３５ トランスファーゲート、５５ ＮＡＮＤ
ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 彰 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤井 信行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 秋山 実邦子 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 岡本 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA21 BA27 CA07 CA11 5B079 BA07 BA11 BB04 BC03
Claims (12)
- 【請求項１】 クロック信号を生成するクロック発生回
路であって、 基準クロック信号を生成する発振器、 第１および第２のノード間に設けられ、前記基準クロッ
ク信号が第１の論理レベルの場合は前記第１のノードの
レベルを前記第２のノードに伝達させ、前記基準クロッ
ク信号が前記第１の論理レベルから第２の論理レベルに
変化したことに応じて前記第２のノードのレベルを保持
する第１のラッチ回路、 前記第２のノードと前記クロック信号を出力するための
出力ノードとの間に設けられ、前記基準クロック信号が
前記第２の論理レベルの場合は前記第２のノードのレベ
ルを前記出力ノードに伝達させ、前記基準クロック信号
が前記第２の論理レベルから前記第１の論理レベルに変
化したことに応じて前記出力ノードのレベルを保持する
第２のラッチ回路、および前記出力ノードと前記第１の
ノードとの間に設けられ、活性化信号が第１のレベルの
場合は前記出力ノードのレベルの相補レベルを前記第１
のノードに与えて前記クロック信号を生成させ、前記活
性化信号が第２のレベルの場合は前記出力ノードのレベ
ルを前記第１のノードに伝達させて前記クロック信号の
生成を停止させる論理回路を備える、クロック発生回
路。 - 【請求項２】 さらに、前記論理回路の出力ノードと前
記第１のノードとの間に設けられ、前記論理回路の出力
信号からノイズを除去して前記第１のノードに与えるた
めのノイズフィルタを備える、請求項１に記載のクロッ
ク発生回路。 - 【請求項３】 前記発振器は、前記活性化信号が前記第
１のレベルにされたことに応じて活性化され、前記活性
化信号が前記第２のレベルにされたことに応じて非活性
化される、請求項１または請求項２に記載のクロック発
生回路。 - 【請求項４】 さらに、前記活性化信号を予め定められ
た時間だけ遅延させて前記発振器に与える遅延回路を備
える、請求項３に記載のクロック発生回路。 - 【請求項５】 クロック信号を生成するクロック発生回
路であって、 リング状に接続された奇数段のインバータを含み、活性
化信号が第１のレベルの場合に活性化されて前記クロッ
ク信号を生成し、前記活性化信号が第２のレベルの場合
に非活性化されて前記クロック信号の生成を停止するリ
ングオシレータ、および前記リングオシレータの出力ノ
ードに接続され、前記活性化信号が前記第１のレベルか
ら前記第２のレベルに変化したことに応じて、前記リン
グオシレータの出力ノードのレベルを保持するラッチ回
路を備える、クロック発生回路。 - 【請求項６】 前記奇数段のインバータのうちの１つの
インバータは、前記活性化信号が前記第１のレベルの場
合に活性化され、前記活性化信号が前記第２のレベルの
場合に非活性化され、その出力ノードが前記リングオシ
レータの出力ノードとなるクロックドインバータであ
る、請求項５に記載のクロック発生回路。 - 【請求項７】 前記リングオシレータは、さらに、前記
奇数段のインバータのうちの１つのインバータの出力ノ
ードとその後段のインバータの入力ノードとの間に介挿
され、前記活性化信号が前記第１のレベルの場合に導通
し、前記活性化信号が前記第２のレベルの場合に非導通
になるトランスファーゲートを含み、前記後段のインバ
ータの入力ノードが前記リングオシレータの出力ノード
となる、請求項５に記載のクロック発生回路。 - 【請求項８】 前記インバータは、第１および第２の電
源電位のライン間に直列接続された互いに異なる導電形
式の第１および第２のトランジスタ、および前記第１お
よび第２の電源電位のライン間に前記第１および第２の
トランジスタと直列接続された少なくとも１つの定電流
源を含む、請求項５から請求項７のいずれかに記載のク
ロック発生回路。 - 【請求項９】 前記ラッチ回路は、前記リングオシレー
タの出力ノードと前記クロック発生回路の出力ノードと
の間に接続されたインバータ、および前記インバータと
逆並列に接続され、前記活性化信号が前記第１のレベル
の場合に非活性化され、前記活性化信号が前記第２のレ
ベルの場合に活性化されるクロックドインバータを含
む、請求項５から請求項８のいずれかに記載のクロック
発生回路。 - 【請求項１０】 前記インバータは少なくとも３段設け
られ、 前記少なくとも３段のインバータは、前記リングオシレ
ータの出力ノードと前記クロック発生回路の出力ノード
との間に直列接続されている、請求項９に記載のクロッ
ク発生回路。 - 【請求項１１】 さらに、前記インバータの出力ノード
と前記クロック発生回路の出力ノードとの間に介挿さ
れ、前記インバータの出力信号からノイズを除去するた
めのノイズフィルタを備える、請求項９または請求項１
０に記載のクロック発生回路。 - 【請求項１２】 前記クロック信号は、チャージポンプ
回路の駆動クロック信号として用いられる、請求項１か
ら請求項１１のいずれかに記載のクロック発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283064A JP2002091604A (ja) | 2000-09-19 | 2000-09-19 | クロック発生回路 |
| US09/793,759 US20020033725A1 (en) | 2000-09-19 | 2001-02-27 | Clock generating circuit |
| US10/349,033 US6781431B2 (en) | 2000-09-19 | 2003-01-23 | Clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283064A JP2002091604A (ja) | 2000-09-19 | 2000-09-19 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002091604A true JP2002091604A (ja) | 2002-03-29 |
Family
ID=18767478
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000283064A Withdrawn JP2002091604A (ja) | 2000-09-19 | 2000-09-19 | クロック発生回路 |
Country Status (2)
| Country | Link |
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