JP2008112507A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１０と、前記メモリセルＭＣのゲートを接続するワード線ＷＬと、前記ワード線ＷＬに電圧を印加するロウデコーダ１１と、昇圧電圧を発生し、該昇圧電圧を前記電圧として出力する電圧発生回路１７とを具備し、前記電圧発生回路１７は、第１電圧Ｖrefと第２電圧Ｖ１とを比較して、比較結果信号ＣＭＰを出力する比較器２０と、前記比較器２０から出力される前記比較結果信号ＣＭＰに応じて第１制御信号ＯＳＣＥＤ２を発生する定電流回路２３と、前記比較器２０から出力される前記比較結果信号ＣＭＰを遅延させて第２制御信号ＯＳＣＥＥを発生する遅延回路２２と、前記第１、第２制御信号ＯＳＣＥＤ２、ＯＳＣＥＥに応答して、前記昇圧電圧を発生するチャージポンプ回路２５−０〜２５−３とを備える。
【選択図】 図３

Description

この発明は、半導体記憶装置に関する。例えば、半導体記憶装置内部で使用される昇圧電圧を発生する電圧発生回路の構成に関する。

従来の不揮発性半導体メモリにおいては、外部電圧を昇圧して得られた昇圧電圧が用いられる。この昇圧電圧を発生する電圧発生回路は、通常、複数のチャージポンプ回路を備えている。これは、電圧発生回路の昇圧能力を確保するためである（例えば特許文献１参照）。

しかし、従来の電圧発生回路であると、チャージポンプ回路を制御する制御信号の状態によっては、複数のチャージポンプ回路が同時にオン状態となったり、または制御信号自体が不安定であったりすることを原因として、チャージポンプ回路に大電流が流れる場合があった。そしてこの電流はノイズの原因となり、データの誤読み出しを引き起こすという問題があった。この問題は特に、読み出し動作と、書き込み動作または消去動作とが、異なるメモリブロックにつき同時に行われる（これをＤｕａｌ動作と呼ぶ）際において顕著であった。
特開２０００−３３１４８９号公報

この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、電荷蓄積層と、該電荷蓄積層上にゲート間絶縁膜を介在して設けられた制御ゲートとを有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイ中において同一行にある前記メモリセルの前記制御ゲートを共通接続するワード線と、前記ワード線を選択して電圧を印加するロウデコーダと、昇圧電圧を発生し、該昇圧電圧を前記電圧として出力する電圧発生回路とを具備し、前記電圧発生回路は、第１電圧と第２電圧とを比較して、比較結果信号を出力する比較器と、前記比較器から出力される前記比較結果信号に応じて第１制御信号を発生する定電流回路と、前記比較器から出力される前記比較結果信号を遅延させて第２制御信号を発生する遅延回路と、前記第１、第２制御信号に応答して、前記昇圧電圧を発生するチャージポンプ回路とを備える。

本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図であり、一例としてＮＯＲ型ＥＥＰＲＯＭの例を示している。

図示するようにＥＥＰＲＯＭ１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、書き込みデータバッファ１４、センスアンプ１５、データ入出力回路１６、及び電圧発生回路１７を備えている。

メモリセルアレイ１０は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、ビット線を書き込みデータバッファ１４またはセンスアンプ１５に接続する。センスアンプ１５は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルから読み出されたデータをセンスして増幅する。書き込みデータバッファ１４は、メモリセルに対して書き込むべきデータを保持し、所定のメモリセル単位で、一括してデータをメモリセルに書き込む。データ入出力回路１６は、外部から与えられた書き込みデータを受信して書き込みデータバッファ１４へ転送し、センスアンプで増幅された読み出しデータを外部へ出力する。

電圧発生回路１７は、外部電圧Ｖcc及びＶss（例えば接地電位）を用いて動作する。そして、外部電圧Ｖccを昇圧して昇圧電圧を発生する。電圧発生回路１７によって発生された昇圧電圧は、例えばロウデコーダ１１、メモリセルアレイ１０、書き込みデータバッファ１４、センスアンプ１５等に与えられる。

次に図２を用いてメモリセルアレイ１０の構成について説明する。図２はメモリセルアレイの構成を示す回路図である。図示するように、メモリセルアレイ１０は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。電荷蓄積層は、半導体基板上にゲート絶縁膜を介在して形成され、制御ゲートは、電荷蓄積層上にゲート間絶縁膜を介在して形成される。同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。

次に図３を用いて電圧発生回路１７の構成について説明する。図３は、電圧発生回路１７の構成を示すブロック図である。図示するように電圧発生回路１７は、比較器２０、第１遅延回路２１、第２遅延回路２２、定電流回路２３、チャージポンプ制御回路２４、４個のチャージポンプ回路２５−０〜２５−３、及び抵抗素子２６、２７を備えている。

比較器２０は、電圧Ｖrefと電圧Ｖ１とを比較し、比較結果を比較結果信号ＣＭＰとして出力する。電圧Ｖrefは、例えばバンドギャップリファレンス回路によって発生された基準電圧である。また電圧Ｖ１は、抵抗素子２６と抵抗素子２７との接続ノードＮ１における電圧であり、抵抗素子２６、２７の分圧比で決まる電圧である。そして比較器２０は、電圧Ｖ１が電圧Ｖrefを下回ると、比較結果信号ＣＭＰを“Ｈ”レベルとする。
第１遅延回路２１は、比較回路２０の出力する比較結果信号ＣＭＰを遅延させる。そして遅延させた比較結果信号ＣＭＰを、制御信号ＯＳＣＥＤ１として出力する。

第２遅延回路２２は、比較回路２０の出力する比較結果信号ＣＭＰを遅延させる。そして遅延させた比較結果信号ＣＭＰを、制御信号ＯＳＣＥＥとして出力する。

定電流回路２３は、信号ＯＳＣＥＤ１に基づいて、基準電圧ＯＳＣＥＤ２を発生する。

この基準電圧ＯＳＣＥＤ２を基に、チャージポンプ制御回路（オシレータ回路）２４は制御信号ＲＩＮＧ０〜ＲＩＮＧ３を発生する。信号ＲＩＮＧ０〜ＲＩＮＧ３は、それぞれチャージポンプ回路２５−０〜２５−３をイネーブルまたはディセーブルさせるパルス状の信号である。そして各信号ＲＩＮＧ０〜ＲＩＮＧ３は互いに位相がずれており、信号ＲＩＮＧ０〜ＲＩＮＧ３の順で“Ｈ”レベル、または“Ｌ”レベルとされる。なお以下では、信号ＲＩＮＧ０〜ＲＩＮＧ３のそれぞれを区別しない場合には、まとめて信号ＲＩＮＧと呼ぶことにする。

チャージポンプ回路２５−０〜２５−３は、それぞれ信号ＯＳＣＥＥと信号ＲＩＮＧ０〜ＲＩＮＧ３とに基づいて動作する。そして、例えば外部電圧Ｖccを昇圧して、昇圧電圧を発生する。以下では、チャージポンプ回路２５−０〜２５−３のそれぞれを区別しない場合には、まとめてチャージポンプ回路２５と呼ぶことにする。

次に、チャージポンプ回路２５の構成について図４を用いて説明する。図４はチャージポンプ回路２５の回路図である。図示するようにチャージポンプ回路２５は、おおまかには昇圧部３０と制御信号発生部４０とを備えている。まず昇圧部３０の構成について説明する。

昇圧部３０は、例えば５つのＭＯＳトランジスタ３０−０〜３０−４と、４つのＭＯＳトランジスタ３１−０〜３１−３とを備えている。ＭＯＳトランジスタ３０−０のゲートにはイネーブル信号が入力され、電流経路の一端には電源電圧（例えばＶss）が印加される。ＭＯＳトランジスタ３０−１は、ゲートと電流経路の一端が、ＭＯＳトランジスタ３０−０の電流経路の他端に接続される。ＭＯＳトランジスタ３０−２は、ゲートと電流経路の一端が、ＭＯＳトランジスタ３０−１の電流経路の他端に接続される。ＭＯＳトランジスタ３０−３は、ゲートと電流経路の一端が、ＭＯＳトランジスタ３０−２の電流経路の他端に接続される。ＭＯＳトランジスタ３０−４は、ゲートと電流経路の一端が、ＭＯＳトランジスタ３０−３の電流経路の他端に接続される。そしてＭＯＳトランジスタ３０−４の電流経路の他端における電圧が、当該チャージポンプ回路２５による昇圧電圧として出力される。

ＭＯＳトランジスタ３１−０のゲートは、ＭＯＳトランジスタ３０−０と３０−１の電流経路の接続ノードに接続され、電流経路の一端及び他端は共通接続される。ＭＯＳトランジスタ３１−１のゲートは、ＭＯＳトランジスタ３０−１と３０−２の電流経路の接続ノードに接続され、電流経路の一端及び他端は共通接続される。ＭＯＳトランジスタ３１−２のゲートは、ＭＯＳトランジスタ３０−２と３０−３の電流経路の接続ノードに接続され、電流経路の一端及び他端は共通接続される。ＭＯＳトランジスタ３１−３のゲートは、ＭＯＳトランジスタ３０−３と３０−４の電流経路の接続ノードに接続され、電流経路の一端及び他端は共通接続される。

すなわち、昇圧部３０においては、ＭＯＳトランジスタ３０−０〜３０−４は、直列接続された５つのダイオードとして機能し、最終段のダイオードのカソード電位が昇圧電圧となる。またＭＯＳトランジスタ３１−０〜３１−３はキャパシタ素子として機能する。

次に制御信号発生部４０について説明する。制御信号発生部４０は、ＮＡＮＤゲート４１及びインバータ４２、４３を備えている。ＮＡＮＤゲート４１は、信号ＲＩＮＧとＯＳＣＥＥとのＮＡＮＤ演算を行う。インバータ４２は、ＮＡＮＤゲート４１における演算結果を反転させて、これを制御信号ＢＯＯＴとして出力する。インバータ４３は、信号ＢＯＯＴを反転させて、これを制御信号／ＢＯＯＴとして出力する。

信号ＢＯＯＴは、ＭＯＳトランジスタ３１−０、３１−２の電流経路の一端及び他端に与えられ、信号／ＢＯＯＴは、ＭＯＳトランジスタ３１−１、３１−３の電流経路の一端及び他端に与えられる。

上記構成において、信号ＯＳＣＥＥ及び信号ＲＩＮＧがイネーブルとされることによって、チャージポンプ回路２５はイネーブルとされる。すなわち、信号ＯＳＣＥＥがイネーブルとされると、ＯＳＣＥＥ＝“Ｈ”レベルとなる。そして信号ＲＩＮＧは“Ｈ”レベルと“Ｌ”レベルとを繰り返す。すると、ＲＩＮＧ＝“Ｈ”の際にはＢＯＯＴ＝“Ｈ”、／ＢＯＯＴ＝“Ｌ”となり、ＲＩＮＧ＝“Ｌ”の際にはＢＯＯＴ＝“Ｌ”、／ＢＯＯＴ＝“Ｈ”となる。そして、信号ＢＯＯＴは偶数段のＭＯＳトランジスタ（キャパシタ素子）３１−０、３１−２に与えられ、信号／ＢＯＯＴは奇数段のＭＯＳトランジスタ（キャパシタ素子）３１−１、３１−３に与えられる。このように、偶数段のキャパシタ素子と奇数段のキャパシタ素子に対して交互に電位が印加されることで、昇圧電圧が発生される。

次に、上記構成のＮＯＲ型フラッシュメモリの動作について簡単に説明する。
＜書き込み動作＞
まず書き込み動作について説明する。まず書き込みデータがデータ入出力回路１６から書き込みデータバッファ１４へ与えられる。またカラムデコーダ１２がビット線ＢＬを選択し、選択ビット線ＢＬをカラムセレクタ１３が書き込みデータバッファ１４へ接続する。書き込みデータバッファ１４は、選択ビット線ＢＬに対して例えば５Ｖを印加する。なおソース線ＳＬは接地される。そして、ロウデコーダ１１がいずれかのワード線ＷＬを選択し、選択ワード線ＷＬに対して例えば１０Ｖを印加する。この１０Ｖの電圧は、電圧発生回路１７によって発生された昇圧電圧である。

以上の結果、選択ビット線ＢＬと選択ワード線ＷＬに接続されたメモリセルＭＣでは、ドレインからソースに流れた電流によって発生したホットエレクトロンが、浮遊ゲートに注入される。これにより、メモリセルＭＣには“０”データが書き込まれる。

＜読み出し動作＞
次に読み出し動作について説明する。読み出し動作時には、まずカラムデコーダ１２の選択動作に従ってカラムセレクタ１３が、選択ビット線ＢＬをセンスアンプ１５に接続する。するとセンスアンプ１５は、選択ビット線ＢＬを例えば１Ｖにプリチャージする。

その上で、ロウデコーダ１１はいずれかのワード線を選択し、例えば５Ｖを選択ワード線ＷＬに印加する。すると、“１”状態のメモリセルでは電流が流れ、“０”状態のメモリセルは電流が流れない。この電流をセンスアンプ１５がセンスすることにより、データ“０”または“１”が読み出される。

＜消去動作＞
次に消去動作について説明する。データの消去は、複数のメモリセルＭＣに対して一括して行われる。まずロウデコーダ１１は、メモリセルアレイ１０が形成された半導体基板（ウェル領域）に対して、電圧発生回路１７で発生された昇圧電圧（例えば１０Ｖ）を印加する。更にロウデコーダ１１は、複数のワード線ＷＬに対して負電圧（−８Ｖ）を印加する。この−８Ｖの電圧も、電圧発生回路１７によって発生されても良い。負電圧を発生する場合には、図４におけるダイオード（ＭＯＳトランジスタ３０−０〜３０−４）のカソードとアノードとの接続関係を逆にすれば良い。更にソース線にも昇圧電圧が印加される。

以上の結果、メモリセルのゲート絶縁膜に高電界が印加され、フローティングゲート内の電子はＦＮトンネリングによってソースへ移動する。これによりメモリセルＭＣのデータが消去され、メモリセルのデータは“１”となる。

以上のように、この発明の第１の実施形態に係るＥＥＰＲＯＭであると、下記（１）の効果が得られる。
（１）ＥＥＰＲＯＭの動作信頼性を向上出来る（その１）。
本実施形態に係るＥＥＰＲＯＭであると、昇圧電圧を発生する電圧発生回路１７が、第２遅延回路を備えている。これにより、チャージポンプ回路２５内でピーク電流が発生することを防止し、ＥＥＰＲＯＭの動作信頼性を向上出来る。本効果について以下説明する。

図５は、図３において第２遅延回路２２を廃した場合の構成における、各種信号のタイミングチャートである。図示するように、時刻ｔ１において信号ＣＭＰが“Ｈ”レベルに変化したとする。なお第１遅延回路２１は、信号ＣＭＰの立ち下がりタイミングのみを遅延させる。従って、信号ＯＳＣＥＤ１も時刻ｔ１で“Ｈ”レベルとなる。よって、信号ＯＳＣＥＤ２及び信号ＲＩＮＧもほぼ時刻ｔ１でイネーブルとされる。すると、第２遅延回路２２が廃されている場合には、チャージポンプ回路２５のＮＡＮＤゲート４１は信号ＲＩＮＧとＣＭＰとのＮＡＮＤ演算を行う。よって、時刻ｔ１において信号ＢＯＯＴがイネーブルとされる。すなわち、時刻ｔ１において、昇圧部３０はすでに活性化状態とされ、昇圧を開始する。

しかしながら、信号ＯＳＣＥＤ１がイネーブルとされた直後においては、定電流回路２３の動作は不安定である場合がある。例えば図５に示すように、定電流回路２３の出力電圧ＯＳＣＥＤ２が時刻ｔ１〜ｔ２の期間、安定しない場合、その期間の信号ＢＯＯＴは、非常に短い周期のパルスとなることがある。このような現象が生じると、昇圧部３０において必要以上の大電流（ピーク電流と呼ばれる）が発生する。この大電流はノイズの原因となる。例えば、電圧発生回路１７の電源が与えられるＶccノード及びＶssノードにノイズが発生し、ＥＥＰＲＯＭ１内の各回路ブロックの動作を不安定にする。また、このノイズによって誤読み出しが発生する等の問題があった。

この点、本実施形態では上記ピーク電流の発生を抑制出来る。この点につき図６を用いて説明する。図６は、本実施形態に係る電圧発生回路１７内の各種信号のタイミングチャートである。図示するように、本実施形態に係る構成であると、第２遅延回路２２が信号ＣＭＰをΔｔだけ遅延させて、これを信号ＯＳＣＥＥとしている。換言すれば、信号ＯＳＣＥＥは信号ＯＳＣＥＤ１に比べてΔｔの期間だけ遅れて“Ｈ”レベルとなる。そしてチャージポンプ回路２５は、信号ＯＳＣＥＥと信号ＲＩＮＧとに応答してイネーブルとされる。つまり図５で説明したケースに比べて、Δｔの期間だけ遅れてイネーブルとなる。その結果、時刻ｔ１〜ｔ２の間の電流が不安定な期間の影響を受けることなく、チャージポンプ回路２５が動作する。よって、チャージポンプ回路２５にピーク電流が発生することを抑制し、電源Ｖcc、Ｖssにノイズが発生することを抑制出来る。これにより、ＥＥＰＲＯＭの動作信頼性を向上出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第１の実施形態において、チャージポンプ回路２５が信号ＢＯＯＴを保持する保持回路を備えるものである。よって、電圧発生回路１７以外は第１の実施形態と同様の構成及び動作であるので、それらの説明は省略する。

図７は、本実施形態に係る電圧発生回路１７の回路図である。図示するように、各々のチャージポンプ回路２５−０〜２５−３は、信号ＢＯＯＴを保持するＢＯＯＴ信号保持部５０を備えている。各々のチャージポンプ回路２５の構成について図８を用いて説明する。図８はチャージポンプ回路２５の回路図である。

図示するようにチャージポンプ回路２５は、昇圧部３０、制御信号発生部４０、及びＢＯＯＴ信号保持部５０を備えている。昇圧部３０の構成は第１の実施形態における図４の構成と同様であるので、説明は省略する。

制御信号発生部４０は、インバータ４４、ｐチャネルＭＯＳトランジスタ４５、４６、及びｎチャネルＭＯＳトランジスタ４７、４８を備えている。インバータ４４の入力ノードには、信号ＯＳＣＥＥがイネーブル信号Ｅとして入力される。そしてインバータ４４はイネーブル信号Ｅを反転して反転イネーブル信号ＥＢを出力する。ＭＯＳトランジスタ４５のソースは電源電位（例えばＶcc）に接続され、ゲートに信号ＥＢが入力され、ドレインがＭＯＳトランジスタ４６のソースに接続される。ＭＯＳトランジスタ４６は、ゲートに信号ＲＩＮＧが入力され、ドレインがＭＯＳトランジスタ４７のドレインに接続される。ＭＯＳトランジスタ４７は、ゲートに信号ＲＩＮＧが入力され、ソースがＭＯＳトランジスタ４８のドレインに接続される。ＭＯＳトランジスタ４８は、ゲートに信号Ｅが入力され、ソースが電源電位（例えばＶss）に接続される。そして、ＭＯＳトランジスタ４６のドレインとＭＯＳトランジスタ４７のドレインとの接続ノードの電位が、信号／ＢＯＯＴとして出力される。

上記構成において、ＯＳＣＥＥ＝“Ｈ”になると、信号Ｅ＝“Ｈ”、ＥＢ＝“Ｌ”となるので、ＭＯＳトランジスタ４５、４８はオン状態となる。従って、信号ＯＳＣＥＥ＝ＲＩＮＧ＝“Ｈ（イネーブル）”となった際に、信号／ＢＯＯＴ＝“Ｌ”（ＢＯＯＴ＝“Ｈ”）とされる。

次に、ＢＯＯＴ信号保持部５０について説明する。ＢＯＯＴ信号保持部５０は、インバータ５１、ｐチャネルＭＯＳトランジスタ５２、５３、及びｎチャネルＭＯＳトランジスタ５４、５５、５６を備えている。インバータ５１は、入力ノードが制御信号発生部４０の出力ノードに接続される。すなわち、信号／ＢＯＯＴを反転させて、出力ノードから信号ＢＯＯＴを出力する。ＭＯＳトランジスタ５２は、ソースが電源電位（例えばＶcc）に接続され、ゲートに信号Ｅが入力され、ドレインがＭＯＳトランジスタ５３のソースに接続されている。ＭＯＳトランジスタ５３は、ゲートがインバータ５１の出力ノードに接続され、ドレインがＭＯＳトランジスタ５４のドレインに接続されている。ＭＯＳトランジスタ５４は、ゲートがインバータ５１の出力ノードに接続され、ソースがＭＯＳトランジスタ５４のドレインに接続されている。ＭＯＳトランジスタ５５は、ゲートに信号ＥＢが入力され、ソースが電源電位（例えばＶss）に接続されている。そして、ＭＯＳトランジスタ５３のドレインとＭＯＳトランジスタ５４のドレインとの接続ノードが、インバータ５１の入力ノードに接続されている。

すなわち、ＭＯＳトランジスタ５２〜５５は、信号Ｅ、ＥＢをクロックに用いたクロックドインバータとして機能する。よって、信号Ｅ＝“Ｈ”、ＥＢ＝“Ｌ”で非動作状態となり、信号Ｅ＝“Ｌ”、ＥＢ＝“Ｈ”で動作状態となる。そして、本インバータは、その入力ノードがインバータ５１の出力ノードに接続され、出力ノードがインバータ５１の入力ノードに接続されている。従って、本インバータが動作する際には、本インバータとインバータ５１とはラッチ回路を形成し、本ラッチ回路に信号ＢＯＯＴがラッチされる。

ＭＯＳトランジスタ５６は、ドレインがインバータ５１の出力ノードに接続され、ゲートに信号ＰＯＮＲＳＴが入力され、ソースが接地される。ＭＯＳトランジスタ５６は、上記ラッチ回路内に保持される信号ＢＯＯＴを初期化（“Ｌ”レベル）する際にオン状態とされる。

以上のように、この発明の第１の実施形態に係るＥＥＰＲＯＭであると、上記第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。
（２）ＥＥＰＲＯＭの動作信頼性を向上出来る（その２）。
本実施形態に係るＥＥＰＲＯＭであると、チャージポンプ回路２５は、信号ＢＯＯＴを保持するＢＯＯＴ信号保持部５０を備えている。これにより、チャージポンプ回路２５内でピーク電流が発生することを防止し、ＥＥＰＲＯＭの動作信頼性を向上出来る。本効果について以下説明する。

図９は、上記第１の実施形態に対応した構成における、各種信号のタイミングチャートである。図中において、信号ＢＯＯＴ１〜ＢＯＯＴ３はそれぞれ、チャージポンプ回路２５−０〜２５−３で発生される信号ＢＯＯＴを意味する。図示するように、上記第１の実施形態で説明した図４の構成であると、信号ＢＯＯＴ０〜ＢＯＯＴ３はそれぞれ互いに時間差を持ってイネーブルとされる。つまり、信号ＢＯＯＴ０〜ＢＯＯＴ３の順に最初のパルスが発生する。これは、信号ＲＩＮＧ０〜ＲＩＮＧ３が、互いに時間差を持ってイネーブルとされるからである。

しかし、信号ＯＳＣＥＥがディセーブル（“Ｌ”レベル）とされると、信号ＢＯＯＴ０〜ＢＯＯＴ３は同時にディセーブル（“Ｌ”レベル）とされる（図９、時刻ｔ３）。このとき、図中の信号ＢＯＯＴ２、ＢＯＯＴ３が同時に“Ｈ”レベルから“Ｌ”レベルへと変化したとする。このように、信号ＯＳＣＥＥによって複数の信号ＢＯＯＴの状態が同時に変化すると、昇圧部３０においてピーク電流が発生する。

この点、本実施形態では上記ピーク電流の発生を抑制出来る。この点につき図８及び図１０を用いて説明する。図１０は、本実施形態に係る電圧発生回路１７内の各種信号のタイミングチャートである。図９と同様に、信号ＢＯＯＴ１〜ＢＯＯＴ３はそれぞれ、チャージポンプ回路２５−０〜２５−３で発生される信号ＢＯＯＴである。

図示するように、本実施形態に係る構成であると、ＢＯＯＴ信号保持部５０が信号ＢＯＯＴをラッチする。そしてラッチされた信号ＢＯＯＴに基づいて、昇圧部３０の動作が制御される。そしてＢＯＯＴ信号保持部５０は、信号ＯＳＣＥＥがディセーブルとされると、その時点における信号ＢＯＯＴの状態を保持し続ける。つまり図１０の例であると、信号ＢＯＯＴ２、ＢＯＯＴ３は“Ｈ”レベルを保持し続ける。従って、ピーク電流の発生を抑制出来る。この際のチャージポンプ回路２５の動作について説明する。

時刻ｔ３の直前のチャージポンプ回路２５−２、２５−３では、信号ＯＳＣＥＥ＝“Ｈ”、ＲＩＮＧ＝“Ｈ”である。従って、制御信号発生部４０ではＭＯＳトランジスタ４７、４８がオン状態であり、信号／ＢＯＯＴ２、／ＢＯＯＴ３は共に“Ｌ”レベル、すなわちＢＯＯＴ２＝ＢＯＯＴ３＝“Ｈ”である。またＯＳＣＥＥ＝“Ｈ”であるので、ＢＯＯＴ信号保持部５０におけるＭＯＳトランジスタ５２、５５はオン状態となり、インバータ５１とＭＯＳトランジスタ５２〜５５はラッチ回路として機能し、ＢＯＯＴ２＝ＢＯＯＴ３＝“Ｈ”を保持する。

この状態で、時刻ｔ３において信号ＯＳＣＥＥが“Ｌ”に変化する。すると、制御信号発生部４０ではＭＯＳトランジスタ４５、４８がオフ状態となる。つまり、制御信号発生部４０はディセーブルとされる。従って、ＢＯＯＴ信号保持部５０では、その時点までに保持していた信号ＢＯＯＴ２、ＢＯＯＴ３を保持し続ける。すなわち、ＢＯＯＴ信号保持部５０の出力ノードのレベルは“Ｈ”レベルを維持する。

このように、信号ＯＳＣＥＥが“Ｌ”レベルとされると、その瞬間に制御信号発生部４０がディセーブルとされるため、信号ＢＯＯＴは信号ＯＳＣＥＥの影響を受けることが無い。従って、信号ＢＯＯＴの状態は変わらずに一定である。よって、図９のように、複数のチャージポンプ回路２５が同時にオフ状態となることを防止出来る。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第２の実施形態において、信号ＢＯＯＴの立ち上がりタイミングを制御する制御部を更に備えたものである。よって、電圧発生回路１７以外は第１、第２の実施形態と同様の構成及び動作であるので、それらの説明は省略する。

図１１は、本実施形態に係る電圧発生回路１７の回路図である。図示するように、各々のチャージポンプ回路２５−０〜２５−３は、信号ＢＯＯＴを保持するＢＯＯＴ信号保持部５０に加えて、制御部６０を備えている。各々のチャージポンプ回路２５の構成について図１２を用いて説明する。図１２はチャージポンプ回路２５の回路図である。

図示するようにチャージポンプ回路２５は、昇圧部３０、制御信号発生部４０、ＢＯＯＴ信号保持部５０、及び制御部６０を備えている。昇圧部３０、制御信号発生部４０、及びＢＯＯＴ信号保持部５０の構成は、上記第１の実施形態における図４及び第２の実施形態における図８の構成と同様であるので、説明は省略する。

制御部６０は、信号ＢＯＯＴの立ち下がりタイミングを、信号ＲＩＮＧに同期させることにより、各チャージポンプ回路間で時間差を持たせる。図示するように制御部６０は、インバータ６１〜６４、ＮＯＲゲート６５、６６、ｐチャネルＭＯＳトランジスタ６７、６８、及びｎチャネルＭＯＳトランジスタ６９、７０を備えている。

インバータ６１は、ＢＯＯＴ信号保持部５０にラッチされている信号ＢＯＯＴを反転させる。インバータ６２は、インバータ６１で反転された信号ＢＯＯＴを更に反転する。インバータ６３は、信号ＲＩＮＧを反転させる。インバータ６４は、信号ＯＳＣＥＥを反転させる。ＭＯＳトランジスタ６７は、ソースがインバータ６１の出力ノードに接続され、ゲートに信号ＲＩＮＧが入力される。ＭＯＳトランジスタ７０は、ソースがインバータ６２の出力ノードに接続され、ゲートに信号ＲＩＮＧが入力される。ＭＯＳトランジスタ６９は、ソースがインバータ６１の出力ノードに接続され、ゲートがインバータ６３の出力ノードに接続される。ＭＯＳトランジスタ６８は、ソースがインバータ６２の出力ノードに接続され、ゲートがインバータ６３の出力ノードに接続される。そして、ＭＯＳトランジスタ６７〜７０のドレインは共通接続されている（これをノードＮ２と呼ぶ）。ＮＯＲゲート６５は、ノードＮ２における信号と、ＮＯＲゲート６６の出力ノードにおける信号とのＮＯＲ演算を行う。ＮＯＲゲート６６は、インバータ６４の出力ノードにおける信号と、ＮＯＲゲート６５の出力ノードにおける信号と、信号ＰＯＮＲＳＴとのＮＯＲ演算を行う。そして、ＮＯＲゲート６６の演算結果が、信号Ｅとして制御信号発生部４０及びＢＯＯＴ信号保持部５０へ与えられる。

次に、上記構成のチャージポンプ回路２５の動作について説明する。第２の実施形態で説明したように、制御信号発生部４０がイネーブルとされて信号ＢＯＯＴが発生されるのは、信号Ｅが“Ｈ”レベル（すなわち信号ＥＢが“Ｌ”レベル）になった時である。本実施形態では、信号ＥはＮＯＲゲート６６の出力として与えられる。

従って、まず信号ＯＳＣＥＥがイネーブルとされて“Ｈ”レベルになる。その状態で信号ＢＯＯＴと信号ＲＩＮＧとが一致した際に、ＮＯＲゲート６６の出力、すなわち信号Ｅが“Ｈ”レベルとなる。

＜ＢＯＯＴ＝ＲＩＮＧ＝“Ｈ”の場合＞
ＢＯＯＴ＝ＲＩＮＧ＝“Ｈ”であると、ＭＯＳトランジスタ７０、６８がオン状態となり、ＭＯＳトランジスタ６７、６９がオフ状態となる。すると、ＢＯＯＴ＝“Ｈ”であるので、ＭＯＳトランジスタ６８、７０の電流経路からノードＮ２に“Ｈ”レベルが与えられる。これにより、ＮＯＲゲート６５の出力は“Ｌ”レベルとなり、ＮＯＲゲート６６の演算結果は“Ｈ”レベルとなる。

＜ＢＯＯＴ＝ＲＩＮＧ＝“Ｌ”の場合＞
ＢＯＯＴ＝ＲＩＮＧ＝“Ｌ”であると、ＭＯＳトランジスタ６７、６９がオン状態となり、ＭＯＳトランジスタ７０、６８がオフ状態となる。すると、ＢＯＯＴ＝“Ｌ”であるので、ＭＯＳトランジスタ６７、６９の電流経路からノードＮ２に“Ｈ”レベルが与えられる。これにより、ＮＯＲゲート６５の出力は“Ｌ”レベルとなり、ＮＯＲゲート６６の演算結果は“Ｈ”レベルとなる。

＜ＢＯＯＴ＝“Ｈ”、ＲＩＮＧ＝“Ｌ”の場合＞
ＢＯＯＴ＝“Ｈ”、ＲＩＮＧ＝“Ｌ”であると、ＭＯＳトランジスタ６７、６９がオン状態となり、ＭＯＳトランジスタ７０、６８がオフ状態となる。従って、ＭＯＳトランジスタ６７、６９の電流経路からノードＮ２に“Ｌ”が与えられる。この場合、ＮＯＲゲート６５の演算結果は、直前のタイミングにおける信号Ｅによって決まる。すなわち、既に制御信号発生部４０がイネーブルとされており、信号Ｅ＝“Ｈ”であるならば、ＮＯＲゲート６５の演算結果は“Ｌ”レベルとなり、ＮＯＲゲート６６の演算結果も“Ｌ”レベルを維持する。逆に信号Ｅ＝“Ｌ”であるならば、ＮＯＲゲート６５の演算結果は“Ｈ”レベルとなる。よってＮＯＲゲート６６の演算結果は“Ｌ”レベルを維持する。

＜ＢＯＯＴ＝“Ｌ”、ＲＩＮＧ＝“Ｈ”の場合＞
ＢＯＯＴ＝“Ｌ”、ＲＩＮＧ＝“Ｈ”の場合には、ＢＯＯＴ＝“Ｈ”、ＲＩＮＧ＝“Ｌ”の場合と、オン状態となるＭＯＳトランジスタが異なる以外は同じである。すなわち、ＭＯＳトランジスタ７０、６８がオン状態となり、ＭＯＳトランジスタ６７、６９がオフ状態となる。従って、ノードＮ２は“Ｌ”が与えられる。よって、信号Ｅ＝“Ｈ”であるならば、ＮＯＲゲート６５の演算結果は“Ｌ”レベルとなり、ＮＯＲゲート６６の演算結果も“Ｌ”レベルを維持する。逆に信号Ｅ＝“Ｌ”であるならば、ＮＯＲゲート６５の演算結果は“Ｈ”レベルとなる。よってＮＯＲゲート６６の演算結果は“Ｌ”レベルを維持する。

以上のように、この発明の第３の実施形態に係るＥＥＰＲＯＭであると、上記第１の実施形態で説明した（１）及び第２の実施形態で説明した（２）の効果に加えて、下記（３）の効果が得られる。
（３）ＥＥＰＲＯＭの動作信頼性を向上出来る（その３）。
本実施形態に係るＥＥＰＲＯＭであると、チャージポンプ回路２５は、制御信号発生部４０を制御する制御部６０を備えている。これにより、チャージポンプ回路２５内でピーク電流が発生することを防止し、ＥＥＰＲＯＭの動作信頼性を向上出来る。本効果について以下説明する。

図１３は、上記第２の実施形態に対応した構成における、各種信号のタイミングチャートである。図中において、信号ＢＯＯＴ０〜ＢＯＯＴ３はそれぞれ、チャージポンプ回路２５−０〜２５−３で発生される信号ＢＯＯＴを示す。図示するように、上記２の実施形態で説明した図８の構成であると、全てのチャージポンプ回路２５−０〜２５−３のＢＯＯＴ信号保持部５０に“Ｈ”レベルが保持された状態でディセーブルとされると、次にイネーブルとされる際に、信号ＢＯＯＴ０〜ＢＯＯＴ３の全てが同時に“Ｈ”レベルから“Ｌ”レベルへと遷移する。その結果、昇圧部３０においてピーク電流が発生する。

この点、本実施形態では上記ピーク電流の発生を抑制出来る。この点につき図１２及び図１４を用いて説明する。図１４は、本実施形態に係る電圧発生回路１７内の各種信号のタイミングチャートである。図９と同様に、信号ＢＯＯＴ０〜ＢＯＯＴ３はそれぞれ、チャージポンプ回路２５−０〜２５−３で発生される信号ＢＯＯＴである。

本実施形態に係る構成であると、信号Ｅが“Ｌ”レベルの状態（制御信号発生部４０がディセーブルの状態）においては、信号ＢＯＯＴと信号ＲＩＮＧとが一致しなければ信号Ｅはイネーブルとされない。つまり、信号ＢＯＯＴ０〜ＢＯＯＴ３が“Ｈ”レベルである場合には、信号ＲＩＮＧ０〜ＲＩＮＧ３が“Ｈ”レベルとなったタイミングで、各チャージポンプ回路２５−０〜２５−３の制御信号発生部４０がイネーブルとされる。

ここで信号ＲＩＮＧ０〜ＲＩＮＧ３は前述の通り、互いに時間差を有するように位相がずれている。従って、図１４に示すように、各信号ＢＯＯＴ０〜ＢＯＯＴ３は、互いに時間差を持って、ＢＯＯＴ０〜ＢＯＯＴ３の順で“Ｈ”レベルから“Ｌ”レベルへと遷移する。従って、昇圧部３０においてピーク電流が発生することを抑制出来る。

上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、複数の制御信号（ＯＳＣＥＤ２とＣＭＰ）に基づいてイネーブルとされるチャージポンプ回路２５において、その一方の制御信号（ＯＳＣＥＤ２）の不安定期間を避けるために、他方の制御信号（ＣＭＰ）を遅延させて、この遅延させた信号（ＯＳＣＥＥ）を用いてチャージポンプ回路を制御している。従って、チャージポンプ回路２５がピーク電流を発生することを抑制し、半導体記憶装置の動作信頼性を向上できる。本効果は、Ｄｕａｌ動作を行う半導体メモリにおいて顕著に得られる。

また、第２の実施形態に係る構成では、チャージポンプ回路２５内の昇圧部３０がディセーブルとされる時点における信号ＢＯＯＴを保持しておくことにより、ディセーブル時に複数の信号ＢＯＯＴが同時にレベル遷移することを抑制出来る。更に第３の実施形態では、逆にイネーブル時に複数の信号ＢＯＯＴが同時にレベル遷移することを抑制している。

なお、上記の遅延時間を適宜制御しても良い。図１５は第１乃至第３の実施形態の変形例に係る電圧発生回路１７の回路図である。図示するように電圧発生回路１７は、上記第１乃至第３の実施形態で説明したいずれかの構成において、更に遅延時間制御回路２８を備えている。遅延時間制御回路２８は、定電流回路２３の出力ノードにおける電流をモニタする。そしてモニタ結果に応じて、第２遅延回路２２における遅延時間を制御する。これは、例えば図５において、信号ＣＭＰを遅延する長さは、電圧ＯＳＣＥＤ２が不安定な期間でありさえすれば十分だからである。

また、上記第２、第３の実施形態において、定電流回路２３における電圧ＯＳＣＥＤ２の不安定さが特に問題無い程度である場合には、第２遅延回路２２を廃しても良い。図１６は第２遅延回路２２を廃した電圧発生回路１７の構成を示すブロック図である。図１６ではチャージポンプ回路２５が制御部６０を備える場合について示しているが、制御部６０を有しない第２の実施形態に係る構成であっても同様である。

図１６の構成であると、信号ＣＭＰは信号ＯＳＣＥＥの代わりに直接チャージポンプ回路に入力される。そして制御部６０、制御信号発生部４０、及びＢＯＯＴ信号保持部５０は、信号ＣＭＰとＲＩＮＧとによって制御される。よって、ＢＯＯＴ信号保持部５０は、信号ＯＳＣＥＥではなく信号ＣＭＰが“Ｌ”になった時点における信号ＢＯＯＴを保持する。

また、上記実施形態ではＮＯＲ型フラッシュメモリを例に挙げて説明したが、例えばＮＡＮＤ型フラッシュメモリ等、他の半導体メモリにも適用でき、昇圧回路を備えた半導体メモリであれば広く適用可能である。更に第１の実施形態で説明したように、正のチャージポンプ回路だけでなく、負電圧を発生するチャージポンプ回路にも適用可能である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＥＥＰＲＯＭのブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備える電圧発生回路のブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるチャージポンプ回路の回路図。 チャージポンプ回路内における各種信号のタイミングチャート。 この発明の第１の実施形態に係るチャージポンプ回路内における各種信号のタイミングチャート。 この発明の第２の実施形態に係るＥＥＰＲＯＭの備える電圧発生回路のブロック図。 この発明の第２の実施形態に係るＥＥＰＲＯＭの備えるチャージポンプ回路の回路図。 チャージポンプ回路内における各種信号のタイミングチャート。 この発明の第２の実施形態に係るチャージポンプ回路内における各種信号のタイミングチャート。 この発明の第３の実施形態に係るＥＥＰＲＯＭの備える電圧発生回路のブロック図。 この発明の第３の実施形態に係るＥＥＰＲＯＭの備えるチャージポンプ回路の回路図。 チャージポンプ回路内における各種信号のタイミングチャート。 この発明の第３の実施形態に係るチャージポンプ回路内における各種信号のタイミングチャート。 この発明の第１乃至第３の実施形態の変形例に係るＥＥＰＲＯＭの備える電圧発生回路のブロック図。 この発明の第２、第３の実施形態の変形例に係るＥＥＰＲＯＭの備える電圧発生回路のブロック図。

符号の説明

１…ＥＥＰＲＯＭ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…カラムセレクタ、１４…書き込みデータバッファ、１５…センスアンプ、１６…データ入出力回路、１７…電圧発生回路、２０…比較器、２１…第１遅延回路、２２…第２遅延回路、２３…定電流回路、２４…チャージポンプ制御回路、２５−０〜２５−３…チャージポンプ回路、２６、２７…抵抗素子、２８…遅延時間制御回路、３０…昇圧部、３０−０〜３０−４、３１−０〜３１−３、４５〜４８、５２〜５６、６７〜７０…ＭＯＳトランジスタ、４０…制御信号発生部、４１…ＮＡＮＤゲート、４２、４３、４４、５１、６１〜６４…インバータ、５０…ＢＯＯＴ信号保持部、６０…制御部、６５、６６…ＮＯＲゲート

Claims (4)

1. 電荷蓄積層と、該電荷蓄積層上にゲート間絶縁膜を介在して設けられた制御ゲートとを有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイ中において同一行にある前記メモリセルの前記制御ゲートを共通接続するワード線と、
   前記ワード線を選択して電圧を印加するロウデコーダと、
   昇圧電圧を発生し、該昇圧電圧を前記電圧として出力する電圧発生回路と
   を具備し、前記電圧発生回路は、第１電圧と第２電圧とを比較して、比較結果信号を出力する比較器と、
   前記比較器から出力される前記比較結果信号に応じて第１制御信号を発生する定電流回路と、
   前記比較器から出力される前記比較結果信号を遅延させて第２制御信号を発生する遅延回路と、
   前記第１、第２制御信号に応答して、前記昇圧電圧を発生するチャージポンプ回路と
   を備えることを特徴とする半導体記憶装置。
2. 前記遅延回路における前記比較結果信号の遅延時間は可変である
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 電荷蓄積層と、該電荷蓄積層上にゲート間絶縁膜を介在して設けられた制御ゲートとを有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイ中において同一行にある前記メモリセルの前記制御ゲートを共通接続するワード線と、
   前記ワード線を選択して電圧を印加するロウデコーダと、
   昇圧電圧を発生し、該昇圧電圧を前記電圧として出力する電圧発生回路と
   を具備し、前記電圧発生回路は、第１電圧と第２電圧とを比較して、比較結果信号を出力する比較器と、
   前記比較器から出力される前記比較結果信号に応じて第１制御信号を発生する定電流回路と、
   前記比較結果信号と前記第１制御信号とを用いて第２制御信号を発生する第２制御信号発生部と、前記第２制御信号に応答して前記昇圧電圧を発生する昇圧部と、前記比較結果信号がディセーブルとされた際に、その時点における前記第２制御信号を保持し、保持した該第２制御信号によって前記昇圧部を制御する保持部とを備えたチャージポンプ回路と
   を備えることを特徴とする半導体記憶装置。
4. 電荷蓄積層と、該電荷蓄積層上にゲート間絶縁膜を介在して設けられた制御ゲートとを有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイ中において同一行にある前記メモリセルの前記制御ゲートを共通接続するワード線と、
   前記ワード線を選択して電圧を印加するロウデコーダと、
   昇圧電圧を発生し、該昇圧電圧を前記電圧として出力する電圧発生回路と
   を具備し、前記電圧発生回路は、第１電圧と第２電圧とを比較して、比較結果信号を出力する比較器と、
   前記比較器から出力される前記比較結果信号に応じて第１制御信号を発生する定電流回路と、
   各々が、前記比較結果信号と前記第１制御信号に応答して前記昇圧電圧を発生する、複数のチャージポンプ回路と
   を備え、各々の前記チャージポンプ回路は、前記比較結果信号と前記第１制御信号とを用いて第２制御信号を発生する第２制御信号発生部と、
   前記第２制御信号に応答して前記昇圧電圧を発生する昇圧部と、
   前記比較結果信号がディセーブルとされた際に、その時点における前記第２制御信号を保持し、保持した該第２制御信号によって前記昇圧部を制御する保持部と、
   前記比較結果信号がイネーブルとされた際に、前記複数のチャージポンプ回路間で時間差を有するように、前記第２制御信号発生部を動作させる制御部と
   を備えることを特徴とする半導体記憶装置。

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