JP3162214B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、更に詳しくは、例えばフラッシュメモリ
等の不揮発性半導体記憶装置に於けるデコーダの電源に
関するものである。

【０００２】

【従来の技術】近年、フラッシュメモリと言われる不揮
発性の半導体記憶装置が、各方面に於いて、盛んに使用
される様になって来ている。当該フラッシュメモリの特
徴は、電気的に書き込み操作及び消去操作が可能な半導
体記憶装置で有って、一般的には単一電源電圧を外部よ
り入れ、内部昇圧、内部降圧によって、複数種の電源電
圧を得るタイプや、外部より供給される電源電圧がすで
に複数種のタイプがある。

【０００３】図１０は、従来に於ける当該フラッシュメ
モリの構成の一例を示すブロックダイアグラムで有っ
て、セルマトリックス１０１に対して所定の情報を読み
出す為に選択されるロウを指定する為のロウデコーダ１
０２及びモード選択用回路１０３とから構成されたもの
で有って、該ロウデコーダ１０２及びモード選択用回路
１０３との間には、例えば、第１の読出しモード用の第
１の電圧発生回路１０４、第２の読出しモード用の第２
の電圧発生回路１０５、・・・ 第ｎの読出しモード用
の第ｎの電圧発生回路１０６とが配置されており、当該
各電圧発生回路から、それぞれ互いに異なる電圧を発生
させ、該セルマトリックス１０１に対して供給してい
る。

【０００４】此処で、内部電源に関して、より具体的に
説明すると、例えば、データの読み出し操作を取って見
ただけでも、通常のリードの場合、消去した場合のイレ
ーズベリファイの場合及び書いた後のライトベリファイ
の場合と言う少なくとも３種の異なる系統の読出しモー
ドを有している。ベリファイは、電源電圧変動を見込ん
で通常読出し時に比べマージン分ずれた電位を与えて行
う必要があるので、フラッシュメモリに於いては、少な
くともベリファイも含めて読出しモードに於いて、３種
の異なる電源電圧を必要とする事になる。

【０００５】然しながら、これ等の電圧間には、所定の
相関関係が定められている事が多く、当該相関関係が崩
された場合には、所定の論理動作が実行出来なくなる恐
れもあり、係る各複数種の電源電圧間の相関関係は、必
ず一定に維持されている必要がある。然しながら、従来
に於いては、係る電源電圧が、それぞれ別々の電源に、
適宜の昇圧回路を解して供給されるとすると、各電源電
圧間に必然的にばらつきが発生し、前記した相関関係が
崩れてしまう危険がある。

【０００６】係る問題は、別々の電源電圧を個別の昇圧
回路を用いて所定の電源電圧を形成している事が原因と
なっている。即ち、上記した３種類の内部電源電位のう
ち、外部電源で直接供給出来ない電源電圧を各モードに
合わせて当該半導体記憶装置内部で発生させる必要があ
る。又、近年、低電圧電源化、単一電源化、高速化の
為、全読出しモードで使用する電源電圧を各々のモード
に合わせて、全て当該半導体記憶装置内部で発生させる
必要が生じて来ている。

【０００７】然しながら、低電圧動作を考慮した場合
に、所定の異なる電源電圧を個別の適宜の昇圧回路で形
成すると、ばらつきが存在するので、各々の電源電圧間
の上記した相対関係が崩れてしまうと言う問題が有っ
た。即ち、各々の昇圧回路において、プロセス上のバラ
ツキ等から、目的としている電圧値からずれてしまう可
能性があり、それぞれの昇圧回路のバラツキの相乗効果
で、各読出しモードに必要とされる電源電圧の相対関係
が、初期の設計の狙いから大きくずれる原因となってい
た。

【０００８】その結果、フラッシュメモリ等において行
われる読出しのベリファイ時、電源電圧変動分を見込ん
で設けられる所定のマージン、すなわち、通常読出時の
電位からのずれ分が深くなりすぎたりあるいは浅すぎた
りして、所定のベリファイが行えず、その結果リードモ
ードに対する書き込みデータの判定や、消去データの判
定に狂いが生じ、書き込み不良、消去不良等が起こり易
くなると言う問題が発生していた。

【０００９】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、同一の電源電圧から、複
数種の異なる電源電圧を容易に発生させる事の可能な、
電源電圧発生機能を有するフラッシュメモリ等の半導体
記憶装置を提供するものである。

【００１０】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明によれば、ワード線とビ
ット線との交差個所に形成された不揮発性の消去可能な
メモリセルのマトリックス、ロウデーダ、コラムデコー
ダ、および、該ビット線にそれぞれ接続されたセンスア
ンプを有し、異なる電源電圧を要求する複数の読出しモ
ードを含む半導体記憶装置であって、電源電圧入力部、
該電源電圧入力部に接続された基準電圧発生手段、前記
電源電圧入力部および前記基準電圧発生手段に接続さ
れ、容量素子を含むブースト手段、および、該ブースト
手段に接続され、前記読出しモードに要求された異なる
電圧に応答して前記容量素子の充電量を複数のレベルに
変化させる充電量変更手段を備え、該充電量変更手段
は、該容量素子を充電する充電手段を含むことを特徴と
する半導体記憶装置が提供される。

【００１１】

【作用】つまり、本発明に係る半導体記憶装置に於ける
電源電圧発生回路は、同一の外部基準電源を用い、且つ
１つの昇圧回路を用いて、複数種の電源電圧を形成させ
る様にしたもので有って、具体的には、１つの容量素子
を用いて、該基準電圧を第１の電源電圧として使用する
と同時に、当該ブースト手段を構成する該容量素子に、
当該各読出しモードが必要とする、それぞれ互いに異な
る電圧を発生させるに必要な電圧を、予め充電してお
き、所定のタイミングにより、当該容量素子から、該充
電された電圧を出力して、前記した基準電圧と加算演算
して合成する事によって、必要とする複数種の互いに異
なる電源電圧を発生させるものである。

【００１２】換言するならば、本発明に於ける当該半導
体記憶装置に於いては、各モードの電源電圧の相対関係
が、容量素子に入力される信号の振幅のみにより、若し
くは当該容量素子に予め充電される電圧のみによって、
更にはその両者によって、決定されるものである。従っ
て、入力信号や充電電圧の制御のみによって電源電圧が
制御しえるので、電源電圧の設定が容易となるばかりで
なく、各モードの電源電圧の相対関係をかなり正確に設
定する事が可能となった。

【００１３】尚、本発明に於いて、内部電源のみではな
く、数系統の外部電源を用いる場合には、それ等の相対
関係も配慮する必要があるが、外部電源電圧の相対関係
は、別途正確に把握しえるので、本発明に於いては特に
問題にする必要はない。

【００１４】

【実施例】以下に、本発明に係る半導体記憶装置の具体
例を図面を参照しながら詳細に説明する。即ち、図１
は、本発明に係る半導体記憶装置に使用される電源電圧
発生回路１０の一具体例の構成を示すブロックダイアグ
ラムである。

【００１５】図１に於いては、複数種の読出しモードを
有する論理回路部２を有すると共に、当該各モードに対
して異なる電源電圧を必要とする半導体装置１であっ
て、電源電圧入力部３、基準電圧発生手段４、容量素子
５を含んだブースト手段６、該容量素子６を充電する充
電手段７、該容量素子６の充電手段７には、当該各読出
しモードが必要とする、それぞれ互いに異なる電圧に応
答して、該容量素子６の充電量を複数種に変化させる充
電量変更手段８が設けられている電源電圧発生回路１０
を有する半導体記憶装置１が記載されている。

【００１６】つまり、本発明に係る半導体記憶装置１に
於ける当該電源電圧発生回路１０は、該論理回路部２が
必要とする複数種の互いに異なる電源電圧を容量素子６
による基準電圧のブーストにより発生させると同時に、
各々の読出しモードの必要とする電源電圧を発生させる
為に当該容量素子６に入力させるクロックパルス信号の
振幅を、該論理回路部２が必要とする複数種の互いに異
なる電源電圧に応答して、異ならしめるか、或いは、当
該容量素子６に充電させる充電電圧を異ならしめるかの
具体的手段を採用したものであって、係る振幅の異なる
クロックパルス信号或いは、電圧を異にする充電電圧を
所定のクロック信号に従って、容量素子６に充電させ、
前記した基準電圧と加算若しくは減算して、所定の電源
電圧として該論理回路部２の電源電圧入力部３に出力す
るものである。

【００１７】本発明に係る当該基準電圧発生手段４は、
該ブースト手段６を構成する該容量素子５を充電する充
電手段を兼ねるものであり、その構成は、特に限定され
るものではないが、例えば、図２に示される様な、Ｐチ
ャネル型エンハンスメント電界効果トランジスタＴＰ５
とＮチャネル型デプリション電界効果トランジスタＴＤ
２とを直列に接続し、当該Ｐチャネル型エンハンスメン
ト電界効果トランジスタのゲートをインバータＩＮＶ２
を介して当該Ｎチャネル型デプリション電界効果トラン
ジスタＴＤ２のゲートと接続させその共通端子を適宜の
制御端子Ｓ１に接続させた構成としたもので有っても良
い。

【００１８】この場合、当該基準電圧発生手段４に於け
る該Ｐチャネル型エンハンスメント電界効果トランジス
タＴＰ５の自由端部は、所定の外部電源に接続されてい
ても良く、又内部電源電圧Ｖｃｃに接続されていても良
い。一方、当該Ｎチャネル型デプリション電界効果トラ
ンジスタＴＤ２の自由端部は、当該ブースト手段６に設
けられた該容量素子６の一端部と接続されている。

【００１９】本発明に係る該半導体記憶装置１の電源電
圧発生回路１０に於いては、該充電量変更手段７は、適
宜の充電回路９を有すると同時に、当該各読出しモード
が必要とするそれぞれ互いに異なる電圧に応答して、該
ブースト手段６を構成する該容量素子５に充電される充
電電圧を複数種に変化させる充電量選択手段８が設けら
れているものである。

【００２０】即ち、該充電量選択手段８は、予め定めら
れた複数種の電圧レベルを出力しえる複数個の電圧発生
回路を設けておき、適宜の選択手段を用いて、当該電圧
発生回路を選択して、その電圧を該ブースト手段６の該
容量素子５に供給して、当該基準電圧発生手段４から当
該容量素子５に充電されている電圧をブーストするもの
であり、そのブースト電圧が、図２のノード部Ｎ１から
当該論理回路部の電源電圧入力部３に入力される。

【００２１】本発明に於いては、当該充電量選択手段と
しては、例えば所定のクロックパルスを用いる事が出来
る。つまり、本発明に於いては、当該充電量選択手段８
は、クロック回路１１からの信号により制御されるもの
で有っても良い。又、本発明に係る当該電源電圧発生回
路１０は、該充電量変更手段７は、適宜の充電回路９を
有すると同時に、当該各読出しモードが必要とするそれ
ぞれ互いに異なる電圧に応答して、該容量素子５に入力
されるクロックパルスの振幅を複数種に変化させる振幅
変更手段１２が設けられているもので有っても良い。

【００２２】即ち、係る具体例に於いては、当該振幅変
更手段１２が、所定のパルス幅制御信号を当該クロック
回路１１に対して発生させ、当該クロックパルスの振幅
を複数種に変化させる事によって、該ブースト手段６に
設けられた該容量素子５に充電される充電電圧を変化さ
せる事になる。つまり、本発明に係る当該半導体記憶装
置１に於ける該各読出しモードが必要とする、それぞれ
互いに異なる電圧は、該基準電圧発生手段４からの出力
電圧と、該ブースト手段６からの出力電圧との選択的加
算によりそれぞれ得られるものである。

【００２３】更に、本発明に於ける当該半導体記憶装置
１に於ける該複数種の読出しモードの全てが、前記した
様な構成をもつ電源電圧回路に接続されていても良く、
又少なくとも一部の読出しモードが、前記した様な電源
電圧回路に接続されていても良い。何れにしても、本発
明い於ける当該複数種の読出しモードのそれぞれに対し
て要求される、異なる電源電圧は、好ましくは、同一の
内部電源電圧から発生されている事が望ましい。

【００２４】以下に本発明に係る半導体記憶装置１の電
源電圧発生回路１０の具体的構成に付いて更に詳しく説
明する。図２は、本発明に係る半導体記憶装置１の電源
電圧発生回路１０の一具体例を説明するブロックダイア
グラムである。本具体例に於ける基準電圧発生手段４
は、前記した様にＰチャネル型エンハンスメント電界効
果トランジスタＴＰ５とＮチャネル型デプリション電界
効果トランジスタＴＤ２とを直列に接続し、当該Ｐチャ
ネル型エンハンスメント電界効果トランジスタのゲート
をインバータＩＮＶ２を介して当該Ｎチャネル型デプリ
ション電界効果トランジスタＴＤ２のゲートと接続させ
その共通端子を適宜の第１の制御端子Ｓ１に接続させた
ものである。

【００２５】この場合、当該基準電圧発生手段４に於け
る該Ｐチャネル型エンハンスメント電界効果トランジス
タＴＰ５の自由端部は、所定の外部電源に接続されてい
ても良く、又内部電源電圧Ｖｃｃに接続されていても良
い。一方、当該Ｎチャネル型デプリション電界効果トラ
ンジスタＴＤ２の自由端部は、当該ブースト手段６に設
けられた該容量素子６の一端部と接続されていると共
に、該半導体記憶装置の論理回路部２に於ける電源電圧
入力部３に接続されている。

【００２６】一方、該電源電圧発生回路１０に於ける充
電量変更手段７は、内部電源電圧Ｖｃｃと接地電位ＧＮ
Ｄとの間にＮチャネル型デプリション電界効果トランジ
スタＴＤ１、Ｐチャネル型エンハンスメント電界効果ト
ランジスタＴＰ３、ＴＰ４、Ｎチャネル型エンハンスメ
ント電界効果トランジスタＴＮ４、及びＴＮ５が、この
順序で直列に配列されて第１のトランジスタ列１２を形
成しており、又該電源電圧発生回路１０に於ける充電量
変更手段７は、内部電源電圧Ｖｃｃと接地電位ＧＮＤと
の間にＰチャネル型エンハンスメント電界効果トランジ
スタＴＰ１、ＴＰ２、Ｎチャネル型エンハンスメント電
界効果トランジスタＴＮ１、及びＴＮ２及びＮチャネル
型エンハンスメント電界効果トランジスタＴＮ３とが、
この順序で直列に配列されて第２のトランジスタ列１３
を形成しており、又、別に設けたクロック端子部ＣＬＫ
１が、該Ｐチャネル型エンハンスメント電界効果トラン
ジスタＴＰ４と該Ｎチャネル型エンハンスメント電界効
果トランジスタＴＮ４の各ゲートに接続されていると同
時に、該Ｐチャネル型エンハンスメント電界効果トラン
ジスタＴＰ２と該Ｎチャネル型エンハンスメント電界効
果トランジスタＴＮ２の各ゲートに接続され、一方、第
２の制御端子Ｓ２は、該Ｎチャネル型エンハンスメント
電界効果トランジスタＴＮ３と該Ｐチャネル型エンハン
スメント電界効果トランジスタＴＰ３とのゲートに接続
されていると同時にインバータＩＮＶ１を介して該Ｎチ
ャネル型エンハンスメント電界効果トランジスタＴＮ５
と該Ｐチャネル型エンハンスメント電界効果トランジス
タＰＴ１の各ゲートに接続されている。

【００２７】又該Ｎチャネル型デプリション電界効果ト
ランジスタＴＤ１のゲートには、第３の制御端子Ｓ３が
接続され、又該Ｎチャネル型エンハンスメント電界効果
トランジスタＴＮ１のゲートには内部電源電圧Ｖｃｃが
接続されている。そして、各第１と第２のトランジスタ
列１２、１３に於ける出力端部Ｎ２−１とＮ２−２は、
共通に該容量素子５の一端部に接続されている。

【００２８】係る電源電圧発生回路１０に於いては、制
御端子Ｓ１、Ｓ２、及びＳ３に印加さする制御電圧を適
宜に切り換えると同時に当該クロックを適宜の周期で印
加する事によって、当該容量素子５に充電される充電電
圧を所定の電圧レベルに設定する事が出来るので、前記
基準電圧発生手段４で予め発生され、当該容量素子５に
充電されていた電圧と加算演算されて、当該基準電圧が
ブーストされた電圧として該出力ノード部Ｎ３から出力
されるものである。

【００２９】ここで、図２に示された電源電圧発生回路
１０の作動に付いて説明する。先ず、第２の制御信号Ｓ
２が“Ｌ”レベルで第３の制御信号Ｓ３が“Ｈ”レベル
である時を考えると、制御信号Ｓ１を“Ｈ”レベルとし
て、前記基準電圧発生手段４を駆動させる事によって、
当該電源電圧出力部Ｎ３の電圧は、当該内部電源電圧Ｖ
ｃｃに充電させておく。（これを第１の電源電圧と称す
る） この時点で、図３（Ａ）に示す様に、クロックＣＬＫ１
を“Ｈ”レベルにしておくと、該電源電圧出力部Ｎ３が
十分充電された時点ｔ１で第１の制御信号Ｓ１を“Ｌ”
レベル、当該制御信号Ｓ１が“Ｈ”レベルから“Ｌ”レ
ベルに変化した時点ｔ１より若干遅れた時刻ｔ２に於い
て該クロックＣＬＫ１を“Ｌ”レベルとする。この場
合、第２の制御信号Ｓ２は“Ｌ”レベルであるので、第
１のトランジスタ列１２で構成される第２のインバータ
１２が有効となり、第３の制御信号Ｓ３が“Ｈ”レベル
であるので、該第２のインバータ１２に於ける該Ｎチャ
ネル型デプリション電界効果トランジスタＴＤ１と該Ｐ
チャネル型エンハンスメント電界効果トランジスタＴＰ
３との接続ノード部Ｎ１の電位はＶｃｃとなり、従って
該出力ノード部Ｎ２−１の電位は０ＶからＶｃｃとな
る。

【００３０】そして、図３（Ｂ）に示す様に、前記した
様に、当該電源電圧出力部Ｎ３と該出力ノードＮ２とは
該容量素子５によって容量結合しているので、当該電源
電圧出力部Ｎ３の電位はＶｃｃから２Ｖｃｃに昇圧さ
れ、此処で第２の電源電圧が形成される。次に、第２の
制御信号Ｓ２を“Ｌ”レベル、第３の制御信号Ｓ３も
“Ｌ”レベルに設定した場合を考えると、前記具体例と
同様に、該制御信号Ｓ１を“Ｈ”レベルとして、当該電
源電圧出力部Ｎ３の電圧を、当該内部電源電圧Ｖｃｃに
充電させておく。

【００３１】この時点で、図３（Ｃ）に示す様に、該電
源電圧出力部Ｎ３が十分充電された時点ｔ１で第１の制
御信号Ｓ１を“Ｌ”レベル、当該制御信号Ｓ１が“Ｈ”
レベルから“Ｌ”レベルに変化した時点ｔ１より若干遅
れた時刻ｔ２に於いて該クロックＣＬＫ１を“Ｌ”レベ
ルとする。この場合、第２の制御信号Ｓ２は“Ｌ”レベ
ルであるので、第１のトランジスタ列１２で構成される
第２のインバータ１２が有効となるが、第３の制御信号
Ｓ３が“Ｌ”レベルであるので該Ｎチャネル型デプリシ
ョン電界効果トランジスタＴＤ１と該Ｐチャネル型エン
ハンスメント電界効果トランジスタＴＰ３との接続ノー
ド部Ｎ１の電位は、該トランジスタＴＤ１のしきい値電
圧Ｖｔｄとなり、従って、従って該出力ノード部Ｎ２−
１の電位は図３（Ｄ）に示す様に、０ＶからＶｔｄとな
る。

【００３２】又、当該電源電圧出力部Ｎ３と該出力ノー
ドＮ２とは該容量素子５によって容量結合しているの
で、当該電源電圧出力部Ｎ３の電位はＶｃｃからＶｃｃ
＋Ｖｔｄに昇圧され、此処で第３の電源電圧が形成され
る。（図３（Ｄ）参照） 更に、該第２の制御信号Ｓ２を“Ｈ”レベルにする場合
を考えると、前記具体例と同様に該制御信号Ｓ１を
“Ｈ”レベルとして、当該電源電圧出力部Ｎ３の電圧
を、当該内部電源電圧Ｖｃｃに充電させておく。

【００３３】この時点で、図３（Ｃ）に示す様に、該電
源電圧出力部Ｎ３が十分充電された時点ｔ１で第１の制
御信号Ｓ１を“Ｌ”レベル、当該制御信号Ｓ１が“Ｈ”
レベルから“Ｌ”レベルに変化した時点ｔ１より若干遅
れた時刻ｔ２に於いて該クロックＣＬＫ１を“Ｌ”レベ
ルとする。該第２の制御信号Ｓ２は“Ｈ”レベルである
ので、該Ｐチャネル型エンハンスメント電界効果トラン
ジスタＴＰ２、及びＮチャネル型エンハンスメント電界
効果トランジスタＴＮ１とＴＮ２とが、ＯＮとなるので
第２のトランジスタ列１３で構成される第３のインバー
タ１３が有効となり、該第３のインバータ１３に於ける
該Ｎチャネル型エンハンスメント電界効果トランジスタ
ＴＮ１とＴＮ２との接続ノード部である該出力ノード部
Ｎ２−２の電位は０Ｖから該Ｎチャネル型エンハンスメ
ント電界効果トランジスタＴＮ１のしきい値電圧Ｖｔｎ
だけ減少したＶｃｃ−Ｖｔｎとなる。

【００３４】従って、当該電源電圧出力部Ｎ３と該出力
ノードＮ２とは該容量素子５によって容量結合している
ので、当該電源電圧出力部Ｎ３の電位はＶｃｃから２Ｖ
ｃｃ−Ｖｔｎに昇圧され、此処で第４の電源電圧が形成
される。（図３（Ｅ）参照）となる。即ち、本具体例に
於ける制御信号Ｓ１〜Ｓ３は、本発明に於ける該容量素
子５に充電される充電電圧を複数種に変化させる充電量
選択手段８を構成するものである。

【００３５】つまり、本具体例によって、４種の異なる
電源電圧を同一の内部電源電圧Ｖｃｃから取り出せる事
になり、その操作は、該制御信号Ｓ１〜Ｓ３、及びクロ
ックＣＬＫ１の印加タイミングをそれぞれ調整する事に
よって実行する事が可能である。次に、図４に従って、
本発明に係る当該電源電圧発生回路１０の他の具体例の
構成とその動作を説明する。

【００３６】図４に於ける該基準電圧発生手段４の構
成、及び容量素子５を含んだブースト手段６との接続関
係は、図２に於いて説明した具体例の構成と同一である
が、あぎ充電量変更手段７の構成が異なっている。即
ち、内部電源電圧Ｖｃｃと接地電位ＧＮＤとの間にＰチ
ャネル型エンハンスメント電界効果トランジスタＴＰ
６、Ｎチャネル型エンハンスメント電界効果トランジス
タＴＮ６とＴＮ７、Ｐチャネル型エンハンスメント電界
効果トランジスタＴＰ９及びＮチャネル型エンハンスメ
ント電界効果トランジスタＴＮ８とをこの順序で直列に
配列させると共に、該内部電源電圧Ｖｃｃを該Ｎチャネ
ル型エンハンスメント電界効果トランジスタＴＮ６のゲ
ートに接続させると同時に、クロックＣＬＫ２を該Ｐチ
ャネル型エンハンスメント電界効果トランジスタＴＰ６
とＮチャネル型エンハンスメント電界効果トランジスタ
ＴＮ８の各ゲートに接続する。

【００３７】又、該Ｐチャネル型エンハンスメント電界
効果トランジスタＴＰ６とＮチャネル型エンハンスメン
ト電界効果トランジスタＴＮ６との接続ノード部Ｎ４
に、ゲートに第５の制御信号Ｓ５が入力されるＰチャネ
ル型エンハンスメント電界効果トランジスタＴＰ７を接
続し、該Ｎチャネル型エンハンスメント電界効果トラン
ジスタＴＮ６とＴＮ７との接続ノード部Ｎ５に、ゲート
に第６の制御信号Ｓ６が入力されるＰチャネル型エンハ
ンスメント電界効果トランジスタＴＰ８を接続し、当該
Ｐチャネル型エンハンスメント電界効果トランジスタＴ
Ｐ７，ＴＰ８の他端をそれぞれ前記のゲートに第７の制
御信号Ｓ７が入力されるＰチャネル型エンハンスメント
電界効果トランジスタＴＰ９と該Ｎチャネル型エンハン
スメント電界効果トランジスタＴＮ８との接続ノード部
Ｎ６に接続すると共に、該容量素子５の一端部に共通に
接続させている。

【００３８】尚、該Ｎチャネル型エンハンスメント電界
効果トランジスタＴＮ７のゲートは、該Ｎチャネル型エ
ンハンスメント電界効果トランジスタＴＮ６とＴＮ７と
の接続ノード部Ｎ５に接続させてある。前記具体例に於
ける図３のタイミングチャートと同様に、図５の於いて
も、制御信号Ｓ１を“Ｈ”レベルとして、前記基準電圧
発生手段４を駆動させる事によって、当該電源電圧出力
部Ｎ３の電圧は、当該内部電源電圧Ｖｃｃに充電させて
おく。この時点で、図５（Ａ）に示す様に、クロックＣ
ＬＫ１を“Ｈ”レベルにしておくと、該電源電圧出力部
Ｎ３が十分充電された時点ｔ１で第１の制御信号Ｓ１を
“Ｌ”レベル、当該制御信号Ｓ１が“Ｈ”レベルから
“Ｌ”レベルに変化した時点ｔ１より若干遅れた時刻ｔ
２に於いて該クロックＣＬＫ１を“Ｌ”レベルとなる様
に調整する。

【００３９】係る状況に於いて、今、該Ｐチャネル型エ
ンハンスメント電界効果トランジスタＴＰ７〜ＴＰ９の
各ゲートに印加される制御信号Ｓ５からＳ７の内、制御
信号Ｓ５を“Ｌ”レベルに固定し、制御信号Ｓ６とＳ７
とを“Ｈ”レベルに固定すると、該クロックＣＬＫ２が
“Ｈ”レベルから“Ｌ”レベルに変化する時刻ｔ２にお
いて、図５（Ｂ）に示す様に、該Ｐチャネル型エンハン
スメント電界効果トランジスタのＴＰ６とＴＰ７のみが
ＯＮとなり、電流が内部電源電圧ＶｃｃからＰチャネル
型エンハンスメント電界効果トランジスタＴＰ６とＴＰ
７を介して接続ノード部Ｎ７に供給されるので、当該接
続ノード部Ｎ７の電位は０ＶからＶｃｃとなる。

【００４０】従って、前記具体例と同様に、当該電源電
圧出力部Ｎ３の電位はＶｃｃから２Ｖｃｃに昇圧され、
此処で第２の電源電圧が形成される。（図４（Ｂ）参
照） 次に、該Ｐチャネル型エンハンスメント電界効果トラン
ジスタＴＰ７〜ＴＰ９の各ゲートに印加される制御信号
の内、制御信号Ｓ６を“Ｌ”レベルに固定し、制御信号
Ｓ５とＳ７とを“Ｈ”レベルに固定すると、該クロック
ＣＬＫ２が“Ｈ”レベルから“Ｌ”レベルに変化する時
刻ｔ２において、図５（Ｃ）に示す様に、該Ｐチャネル
型エンハンスメント電界効果トランジスタのＴＰ８のみ
が有効となり、電流が内部電源電圧ＶｃｃによりＯＮと
なっているＮチャネル型エンハンスメント電界効果トラ
ンジスタＴＮ６からＰチャネル型エンハンスメント電界
効果トランジスタＴＰ８を介して接続ノード部Ｎ７に供
給される。

【００４１】この場合、該Ｎチャネル型エンハンスメン
ト電界効果トランジスタＴＮ６とＴＮ７との接続ノード
部Ｎ５の電位は、内部電源電圧Ｖｃｃより該トランジス
タＴＮ６のしきい値Ｖｔｈ下がった電位に固定されるの
で、該接続ノード部Ｎ７の電位は０ＶからＶｃｃ−Ｖｔ
ｈとなる。従って、当該電源電圧出力部Ｎ３の電位は２
Ｖｃｃ−Ｖｔｈに昇圧され、此処で第３の電源電圧が形
成される。（図４（Ｃ）参照） 次に、該Ｐチャネル型エンハンスメント電界効果トラン
ジスタＴＰ７〜ＴＰ９の各ゲートに印加される制御信号
の内制御信号Ｓ７を“Ｌ”レベルに固定し、制御信号Ｓ
５とＳ６とを“Ｈ”レベルに固定すると、該クロックＣ
ＬＫ２が“Ｈ”レベルから“Ｌ”レベルに変化する時刻
ｔ２において、図５（Ｄ）に示す様に、該Ｐチャネル型
エンハンスメント電界効果トランジスタのＴＰ９のみが
有効となり、電流が内部電源電圧ＶｃｃによりＯＮとな
っているＮチャネル型エンハンスメント電界効果トラン
ジスタＴＮ６とＴＮ７からＰチャネル型エンハンスメン
ト電界効果トランジスタＴＰ９を介して接続ノード部Ｎ
７に供給される。

【００４２】この場合、該Ｎチャネル型エンハンスメン
ト電界効果トランジスタＴＮ７とＰチャネル型エンハン
スメント電界効果トランジスタＴＰ９との接続ノード部
Ｎ６の電位は、内部電源電圧Ｖｃｃより該トランジスタ
ＴＮ６とＴＮ７のしきい値Ｖｔｈが２段下がった電位固
定されるので、該接続ノード部Ｎ７の電位は０ＶからＶ
ｃｃ−２Ｖｔｈとなる。

【００４３】従って、当該電源電圧出力部Ｎ３の電位は
２Ｖｃｃ−２Ｖｔｈに昇圧され、此処で第４の電源電圧
が形成される。（図４（Ｄ）参照） 次に、本発明に係る半導体記憶装置に使用される電源電
圧発生回路１０の他の具体例を図６及び図７を参照しな
がら説明する。図６は、本発明に係る電源電圧発生回路
１０の回路構成を示すもので有って、該基準電圧発生手
段４は、内部電源電圧Ｖｃｃと電源電圧入力部３との間
に、Ｎチャネル型デプリション電界効果トランジスタＴ
Ｄ５、Ｐチャネル型エンハンスメント電界効果トランジ
スタＴＰ１１及びＮチャネル型デプリション電界効果ト
ランジスタＴＤ６とをこの順に直列に配列し、該トラン
ジスタＴＤ５のゲートに制御信号Ｓ８を接続させると共
に、該トランジスタＴＤ５とＴＮ１０との接続ノード部
Ｎ１０に、ゲートに制御信号Ｓ１０が接続され、当該内
部電源電圧Ｖｃｃに接続されたＮチャネル型エンハンス
メント電界効果トランジスタＴＮ１１が接続されてい
る。又該トランジスタＴＮ１０のゲートには、インバー
タＩＮＶ３を介して該トランジスタＴＤ６のゲートと接
続させると同時に、その共通ノード部に制御信号Ｓ９を
接続させた構成を有している。

【００４４】一方、該トランジスタＴＤ６と該電源電圧
入力部３との接続ノード部１１には、その一端部が接続
している容量素子５を含むブースト手段６が設けられお
り、該容量素子５の他の端部は、クロックＣＬＫ３が入
力されるインバータＩＮＶ４と接続されている。該イン
バータＩＮＶ４は、内部電源電圧Ｖｃｃと接地電源ＧＮ
Ｄとの間にＰチャネル型エンハンスメント電界効果トラ
ンジスタＴＰ１０とＮチャネル型エンハンスメント電界
効果トランジスタＴＮ９とがこの順に直列に接続された
構成を有しており、両トランジスタの各ゲートに該クロ
ックＣＬＫ３が入力されている。

【００４５】係る電源電圧発生回路１０の動作を図７の
ａからｅに示すタイミングチャートに従って説明する
と、今、制御信号Ｓ１０を“Ｌ”レベルとした場合を考
えると、先ず制御信号Ｓ８を“Ｈ”レベル、制御信号Ｓ
９を“Ｈ”レベルに設定して、該接続ノード部Ｎ１１の
電位を時刻ｔ３に於いて図７ｅの実線で示す様にＶｃｃ
に充電する。（第１の電源電圧） この時クロックＣＬＫ３は“Ｈ”レベルの状態にしてお
く。

【００４６】そして、図７のａからｄに示す様に、該接
続ノード部Ｎ１１がＶｃｃに充電された時点ｔ３以降の
適宜の時点ｔ４及びｔ５で、該制御信号Ｓ８とＳ９を
“Ｌ”レベルに変化させ、且つ該クロックＣＬＫ３を時
刻ｔ６で“Ｌ”レベルに変化させると、該インバータＩ
ＮＶ４の出力部Ｎ９の電位は０ＶからＶｃｃとなる。
又、前記具体例と同様に当該電源電圧出力部Ｎ１１と該
出力ノードＮ９とは該容量素子５によって容量結合して
いるので、当該電源電圧出力部Ｎ１１の電位は図７のｆ
に於ける実線で示す様に、Ｖｃｃから２Ｖｃｃに昇圧さ
れ、此処で第２の電源電圧が形成される。

【００４７】次に、制御信号Ｓ１０を“Ｌ”レベル、制
御信号Ｓ８を“Ｌ”レベルに設定する場合、該制御信号
Ｓ８が“Ｌ”レベルであるので、該接続ノード部Ｎ１０
の電位は該トランジスタＴＤ５のしきい値電圧Ｖｔｄと
なり、従って該制御信号Ｓ９を“Ｈ”レベルにしておけ
ば、図７ｅの点線で示される様に、当該電源電圧出力部
Ｎ１１がＶｔｄに充電される。

【００４８】この時、該クロックＣＬＫ３を“Ｈ”レベ
ルの状態にしておき、該電源電圧出力部Ｎ１１の電位
が、十分充電された時点で、該制御信号Ｓ９及びクロッ
クＣＬＫ３を時刻ｔ５とｔ６に於いてそれぞれ“Ｌ”レ
ベルに変化させると、該インバータＩＮＶ４の出力部Ｎ
９の電位は０ＶからＶｃｃとなるので、前記具体例と同
様に当該電源電圧出力部Ｎ１１の電位は図７ｆに示す点
線の様に、ＶｃｃからＶｃｃ＋Ｖｔｄに昇圧され、此処
で第３の電源電圧が形成される。

【００４９】更に、該制御信号Ｓ１０を“Ｈ”レベル、
該制御信号Ｓ８を“Ｌ”レベルに設定する場合、該制御
信号Ｓ１０が“Ｈ”レベルであるので、該接続ノード部
Ｎ１０の電位は、該トランジスタＴＮ１１のしきい値電
圧Ｖｔｎだけ減少した電位、即ちＶｃｃ−Ｖｔｎとな
り、該トランジスタＴＤ５はカットオフされる。但し、
この場合には、Ｖｔｄ＜Ｖｃｃ−Ｖｔｎであると仮定す
る。

【００５０】そして、制御信号Ｓ９を“Ｈ”レベルとし
て当該電源電圧出力部Ｎ１１を図７のｇに示す様に、Ｖ
ｃｃ−Ｖｔｎに充電する。この時、該クロックＣＬＫ３
を“Ｈ”レベルの状態にしておき、該電源電圧出力部Ｎ
１１の電位が、十分充電された時点で、該制御信号Ｓ９
及びクロックＣＬＫ３を時刻ｔ５とｔ６に於いてそれぞ
れ“Ｌ”レベルに変化させると、該インバータＩＮＶ４
の出力部Ｎ９の電位は０ＶからＶｃｃとなるので、前記
具体例と同様に当該電源電圧出力部Ｎ１１の電位は図７
ｈに示す実線の様に、Ｖｃｃから２Ｖｃｃ−Ｖｔｎに昇
圧され、此処で第４の電源電圧が形成される。

【００５１】又、図８は、本発明に係る該電源電圧発生
回路１０の更に他の具体例の構成を示す図であるが、そ
の構成は、該基準電圧発生手段４として図６に示されて
いる基準電圧発生手段４を使用し、又該充電量変更手段
７として図２に示される充電量変更手段を使用して組合
せた構成を有するものであり、その動作原理は、前記し
た各具体例と同一であるので、此処ではその動作につい
ての説明を省略する。

【００５２】本具体例に於いては、制御信号Ｓ１０から
制御信号Ｓ１４迄の５種類の制御信号を使用するので、
該クロックＣＬＫ４とを組み合わせる事によって、９種
もの互いに異なる電源電圧を一つの内部電源電圧Ｖｃｃ
から発生させる事が可能となる。つまり、本発明に係る
各具体例に於いては、各電源電圧間の相対関係は、クロ
ック信号の振幅と充電電圧で決定されるので、当該相対
関係を制御し易いと言う利点がある。

【００５３】尚、本発明に係る該電源電圧発生回路１０
に於いては、数系統の外部電源電圧を別途使用する事も
可能であり、係る内部電源電圧と外部電源電圧とを適宜
組み合わせて使用する事が出来る。又、上記した本発明
に係る該電源電圧発生回路１０は、デコーダの電源電圧
として使用されるものであるが、特に好ましくは、フラ
ッシュメモリに於けるデコーダの電源電圧回路として使
用する事である。

【００５４】図９は、本発明に係る電源電圧発生回路１
０をフラッシュメモリのロウデコーダ２０として用いた
場合の例をしめしたものであり、図中、３０はコラムデ
コーダ、４０がＹ−ゲート、５０はセンスアンプ及びデ
ータアウトバッファ、６０は制御回路、７０は内部電源
回路をそれぞれ示している。更に、図１１は、本発明に
係る該電源電圧発生回路１０を用いた半導体記憶装置の
回路構成をより詳しく説明した図であり、基本的には、
図９と同一である。

【００５５】本発明に係る該基準電圧発生手段４は、前
記した通り、その機能から判断して、当該内部電源電圧
Ｖｃｃ若しくは外部電源電圧Ｖｃｃを該電源電圧出力部
Ｎ３、Ｎ１１に充電させるものであるから、係る機能を
有する回路であれば、如何なる構成を有するもので有っ
ても良いく、例えば、図１２乃至図１５に示される様な
Ｐチャネル型エンハンスメント電界効果トランジスタ、
Ｎチャネル型エンハンスメント電界効果トランジスタ、
或いはＮチャネル型デプリション電界効果トランジスタ
等がそれぞれ単独で使用する事も可能ではある。然しな
がら、図１２に於いては、充電時に制御信号Ｓを“Ｌ”
レベルにして該ブースト手段（昇圧回路）６の出力端Ｎ
１２を該内部電源電圧若しくは外部電源電圧Ｖｃｃに充
電する場合、昇圧時に制御信号Ｓを“Ｈ”レベルとして
も昇圧電圧が制御信号Ｓより当該トランジスタのしきい
値電圧よりも高くなると該Ｐチャネル型エンハンスメン
ト電界効果トランジスタＴＰ２０は、ＯＮし、該出力端
Ｎ１２から電源に電流が流れる事になる。

【００５６】又、該昇圧電圧が制御信号Ｓよりしきい値
電圧以上高くなくても、該昇圧電圧がＶｃｃより、ＰＮ
ジャンクションのＯＮ電圧以上高いと該出力端からＮ−
ｗｅｌｌへ電流が流れる事になるので、消費電力が浪費
される。係る現象を防止する為に、該Ｎ−ｗｅｌｌごと
昇圧しなければならないが、係る構成を採用すると昇圧
回路の能力を相当高める必要があり、昇圧回路の規模が
増大してコストアップになると言う問題がある。

【００５７】又、図１３に於いては、充電時に制御信号
Ｓを“Ｈ”レベルとする事によって、該昇圧回路（ブー
スト手段）６の出力端Ｎ１２を充電するが、昇圧時に
は、該出力端から電源や基板に電流がながれることはな
いが、Ｎチャネル型エンハンスメント電界効果トランジ
スタＴＮ２０を使用しているので、該出力端Ｎ１２を該
Ｎチャネル型エンハンスメント電界効果トランジスタの
しきい値電圧をＶｔｎとするとＶｃｃ−Ｖｔｎまでしか
充電出来ないと言う問題も有った。

【００５８】更に、図１４に於いては、充電時に、制御
信号Ｓを“Ｈ”レベルとする事によって、該昇圧回路６
の出力端Ｎ１２をＶｃｃに充電する事が出来る。そし
て、昇圧時、該制御信号Ｓを“Ｌ”レベルとした時に該
出力端の電位Ｖｃｃが該Ｎチャネル型デプリション電界
効果トランジスタＴＤ２０のしきい値電圧Ｖｔｄより高
ければ、該出力端Ｎ１２から電源に電流は流れないが、
図１５に示す様に、該電源ラインに、デコーダの様な、
貫通電流を流す回路が接続されている場合には、電源電
圧Ｖｃｃが、しきい値電圧Ｖｔｄよりも低くなって、該
出力端Ｎ１２から電源に電流が流れると言う問題も有っ
た。

【００５９】従って、本発明に於ける該電源電圧発生回
路１０の係る基準電圧発生手段４としては、上記問題を
発生させない様な構造にする事が望ましく、その為に望
ましい回路構成としては、既に具体例にも記載した通
り、例えば、当該ブースト手段６に接続される該基準電
圧発生手段４は、ソースが外部電源若しくは、該外部電
源から、例えばＮチャネル型デプリション電界効果トラ
ンジスタＴＤ２２を会して供給される内部電源電圧に接
続され、ゲートに第１の制御信号が入力されるＰチャネ
ル型エンハンスメント電界効果トランジスタＴＰ２１
と、ドレインが該Ｐチャネル型エンハンスメント電界効
果トランジスタＴＰ２１のドレインに接続され、ゲート
に制御信号が入力され、且つソースに昇圧電圧が現れる
ノードＮ１４に接続されるＮチャネル型デプリション電
界効果トランジスタＴＤ２１とから構成されているもの
である。

【００６０】上記具体例に於ける該第１の制御信号２３
と第２の制御信号２４とは、図１７に示す様に、独立に
個別に入力されるもので有っても良く、又図１６に示す
様に、一つの制御信号Ｓ２２を用いて、且つインバータ
ＩＮＶ２０等を介して、その相補信号をそれぞれに入力
する様に構成したもので有っても良い。本発明に於ける
図１７の具体例に於いては、昇圧時に、出力端Ｎ１２か
らのリーク電流はＰチャネル型エンハンスメント電界効
果トランジスタＴＰ２１でカットされ該Ｐチャネル型エ
ンハンスメント電界効果トランジスタＴＰ２１のＰ型領
域からＮ−ｗｅｌｌへのリーク電流は該Ｎチャネル型デ
プリション電界効果トランジスタＴＤ２１のしきい値電
圧Ｖｔｄにより、該Ｐ型領域とＮ−ｗｅｌｌ間の電位差
をＰＮジャンクションのＯＮ電圧以下に抑えるので、発
生しない。

【００６１】又、本具体例に於ける該基準電圧発生手段
４は、Ｐチャネル型エンハンスメント電界効果トランジ
スタＴＰ２１とＮチャネル型デプリション電界効果トラ
ンジスタＴＤ２１とによって構成されているので、該出
力端Ｎ１２の充電電圧を十分に高く採る事が可能であ
る。又図１６の具体例に付いて説明すると、今Ｎチャネ
ル型デプリション電界効果トランジスタＴＤ２２によっ
て、内部電源電圧は当該トランジスタＴＤ２２のしきい
値電圧Ｖｔｄにクランプされているものとする。

【００６２】ここで、クロック信号ＣＬＫ２２を“Ｌ”
レベル、制御信号Ｓ２２を“Ｈ”レベルとして、充電
時、Ｐチャネル型エンハンスメント電界効果トランジス
タＴＰ２１がＯＦＦし該トランジスタＴＤ２１が強くＯ
Ｎすることによって、該トランジスタＴＤ２１と該容量
素子５との接続ノード部Ｎ１４の電位は、Ｖｔｄに充電
される。

【００６３】該接続ノード部Ｎ１４の電位が、充分充電
された時点で、制御信号Ｓ２２を“Ｌ”レベルとする。
この時点で、該トランジスタＴＰ２１がＯＦＦし又該ト
ランジスタＴＤ２１が弱くＯＮする。この後、クロック
信号ＣＬＫ２２を“Ｈ”レベルとすると該接続ノード部
Ｎ１４の電位はＶｔｄから２Ｖｔｄに昇圧される。

【００６４】一方、該トランジスタＴＤ２１のゲートは
０Ｖであるから、該接続ノード部Ｎ１４の電位はＶｔｄ
以上には上がらない。又、該トランジスタＴＰ２１はソ
ース、ドレインともＶｔｄであるので、該接続ノード部
Ｎ１４から該内部電源に向けたリーク電流は流れない。
更に、ＶｔｄとＮ−ｗｅｌｌの電位差をＰＮジャンクシ
ョンのオン電圧以下に設定しておく事によって、該接続
ノード部Ｎ１４からＮ−ｗｅｌｌへのリーク電流もなく
なる事になる。

【００６５】又、本具体例に於いては、第２の制御信号
Ｓ２４が“Ｈ”レベルになった後に該第１の制御信号Ｓ
２３が“Ｌ”レベルとなり、又昇圧時には、該第２の制
御信号Ｓ２４が“Ｌ”レベルになった後に該第１の制御
信号Ｓ２３が“Ｈ”レベルになる様に制御する制御手段
が設けられている事が望ましい。本具体例によれば、該
接続ノード部Ｎ１４を充分高い電圧に充電出来、昇圧時
にリーク電流を流さないと言う効果があり、又該ブース
タ回路の昇圧効率を高める事が可能となる。

【００６６】

【発明の効果】本発明は、上記した様な技術構成を採用
しているので、入力信号や充電電圧の制御のみによって
電源電圧が制御しえるので、電源電圧の設定が容易とな
るばかりでなく、各モードの電源電圧の相対関係をかな
り正確に設定する事が可能となり、それによって、各モ
ードの電源電圧の相対関係をかなり正確に設定すること
が可能となるので、フラッシュメモリに於ける消去不
良、書き込み不良の軽減に大きく寄与する事になる。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体記憶装置に使用さ
れる電源電圧発生回路の一具体例の構成を示すブロック
ダイアグラムである。

【図２】図２は、本発明に係る半導体記憶装置に使用さ
れる電源電圧発生回路の一具体例の詳細な構成を示すブ
ロックダイアグラムである。

【図３】図３は、図２の電源電圧発生回路に於けるタイ
ミングチャートである。

【図４】図４は、本発明に係る半導体記憶装置に使用さ
れる電源電圧発生回路の他の具体例の詳細な構成を示す
ブロックダイアグラムである。

【図５】図５は、図４の電源電圧発生回路に於けるタイ
ミングチャートである。

【図６】図６は、本発明に係る半導体記憶装置に使用さ
れる電源電圧発生回路の別の具体例の詳細な構成を示す
ブロックダイアグラムである。

【図７】図７は、図６の電源電圧発生回路に於けるタイ
ミングチャートである。

【図８】図８は、本発明に係る半導体記憶装置に使用さ
れる電源電圧発生回路の更に他の具体例の詳細な構成を
示すブロックダイアグラムである。

【図９】図９は、本発明に係る電源電圧発生回路を用い
た半導体記憶装置の構成の概略を示すブロックダイアグ
ラムである。

【図１０】図１０は、従来に於ける半導体記憶装置の構
成の例を示すブロックダイアグラムである。

【図１１】図１１は、本発明に係る電源電圧発生回路を
用いた半導体記憶装置の詳細な構成の概略を示すブロッ
クダイアグラムである。

【図１２】図１２は、従来に於ける充電回路の構成の一
例を示す図である。

【図１３】図１３は、従来に於ける充電回路の構成の他
の例を示す図である。

【図１４】図１４は、従来に於ける充電回路の構成の別
の例を示す図である。

【図１５】図１５は、従来に於ける充電回路の構成の更
に他の例を示す図である。

【図１６】図１６は、本発明に於ける充電回路として作
動する基準電圧発生手段の構成の一例を示すブロックダ
イアグラムである。

【図１７】図１７は、本発明に於ける充電回路として作
動する基準電圧発生手段の構成の他の例を示すブロック
ダイアグラムである。

【符号の説明】

１…半導体記憶装置 ２…論理回路部 ３…電源電圧入力部３ ４…基準電圧発生手段 ５…容量素子 ６…ブースト手段 ７…充電量変更手段 ８…充電量選択手段 ９…充電回路 １０…電源電圧発生回路 １１…クロック発生回路 １２…振幅変更回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34 H02M 3/07

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 ワード線とビット線との交差個所に形成
   された不揮発性の消去可能なメモリセルのマトリック
   ス、ロウデーダ、コラムデコーダ、および、該ビット線
   にそれぞれ接続されたセンスアンプを有し、異なる電源
   電圧を要求する複数の読出しモードを含む半導体記憶装
   置であって、 電源電圧入力部、 該電源電圧入力部に接続された基準電圧発生手段、 前記電源電圧入力部および前記基準電圧発生手段に接続
   され、容量素子を含むブースト手段、および、 該ブースト手段に接続され、前記読出しモードに要求さ
   れた異なる電圧に応答して前記容量素子の充電量を複数
   のレベルに変化させる充電量変更手段を備え、該充電量
   変更手段は、該容量素子を充電する充電手段を含むこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、前記基準電圧発生手段は、前記充電手段としても機
   能することを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の半導体記憶装
   置において、前記充電手段に提供される前記充電量変更
   手段は、前記読出しモードに要求された異なる電圧に応
   答して、前記容量素子に提供されるクロックパルスの振
   幅を複数のレベルに変化させる振幅変更手段を含むこと
   を特徴とする半導体記憶装置。
4. 【請求項４】 請求項１または２に記載の半導体記憶装
   置において、前記充電手段に提供される前記充電量変更
   手段は、前記読出しモードに要求された異なる電圧に応
   答して、前記容量素子の充電電圧を複数のレベルに変化
   させる充電量選択手段を含むことを特徴とする半導体記
   憶装置。
5. 【請求項５】 請求項３に記載の半導体記憶装置におい
   て、前記振幅変更手段は、所定の振幅を有するクロック
   パルスを使用することを特徴とする半導体記憶装置。
6. 【請求項６】 請求項４に記載の半導体記憶装置におい
   て、前記充電量選択手段は、クロック回路により制御さ
   れることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１に記載の半導体記憶装置におい
   て、前記読出しモー ドに要求された異なる電圧は、前記
   基準電圧発生手段の出力電圧を前記ブースト手段の出力
   電圧に選択的に加算することにより得られることを特徴
   とする半導体記憶装置。
8. 【請求項８】 請求項１に記載の半導体記憶装置におい
   て、前記ブースト手段に接続された前記基準電圧発生手
   段は、 内部または外部の電源に接続されたソースおよび第１の
   制御信号を受け取るゲートを有するＰチャネル型エンハ
   ンスメント電界効果トランジスタ、および、 該Ｐチャネル型エンハンスメント電界効果トランジスタ
   のドレインに接続されたドレイン、第２の制御信号を受
   け取るゲート、および、昇圧された電圧が現れるノード
   に接続されたソースを有するＮチャネル型デプリション
   電界効果トランジスタを備えることを特徴とする半導体
   記憶装置。
9. 【請求項９】 請求項８に記載の半導体記憶装置におい
   て、さらに、 充電時に、前記第２の制御信号を“Ｈ”レベルにした後
   に前記第１の制御信号を“Ｌ”レベルにし、且つ、昇圧
   時に、該第２の制御信号を“Ｌ”レベルにした後に該第
   １の制御信号を“Ｈ”レベルにする制御手段を備えるこ
   とを特徴とする半導体記憶装置。