JPH08221996A - 半導体記憶装置 - Google Patents
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- JPH08221996A JPH08221996A JP5327095A JP5327095A JPH08221996A JP H08221996 A JPH08221996 A JP H08221996A JP 5327095 A JP5327095 A JP 5327095A JP 5327095 A JP5327095 A JP 5327095A JP H08221996 A JPH08221996 A JP H08221996A
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Abstract
(57)【要約】
【目的】センスアンプで特に大きな面積を必要とするメ
モリセルの電流を検出する部分を、降圧電源をメモリセ
ルに印加することにより不要とし、デバイスの小型化を
図る。 【構成】降圧された電圧にデジット線をプリチャージ
し、そのレベルの変化をリファレンスレベルと比較して
読み出す。
モリセルの電流を検出する部分を、降圧電源をメモリセ
ルに印加することにより不要とし、デバイスの小型化を
図る。 【構成】降圧された電圧にデジット線をプリチャージ
し、そのレベルの変化をリファレンスレベルと比較して
読み出す。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に素子の微細化大容量化が図られたマスクＲＯＭの読
み出し回路に関する。
特に素子の微細化大容量化が図られたマスクＲＯＭの読
み出し回路に関する。
【０００２】
【従来の技術】近年、素子の微細化が進み、マスクＲＯ
Ｍ等の記憶容量の増大も著しい。従来マスクＲＯＭにお
いて、その読み出し回路は、図８に示すように、メモリ
セルに電流が流れるか否かを節点Ａの電位降下をリファ
レンス電圧と比較することにより判定するという電流検
出型の回路を用いていた（「第１の従来例」という）。
Ｍ等の記憶容量の増大も著しい。従来マスクＲＯＭにお
いて、その読み出し回路は、図８に示すように、メモリ
セルに電流が流れるか否かを節点Ａの電位降下をリファ
レンス電圧と比較することにより判定するという電流検
出型の回路を用いていた（「第１の従来例」という）。
【０００３】より詳細には、図８を参照して、読み出し
回路は、メモリセルに接続されたｎチャネル型トランス
ファトランジスタ（「トランスファゲート」という）3-
1と、デプリーション型ｎチャネルＭＯＳトランジスタ
からなる負荷トランジスタ2-1と、インバータ1-1から成
る回路（「バイアス回路」ともいう）を備え、また差動
対を構成するｎチャネルＭＯＳトランジスタNM1、NM2
と、電流ミラー回路を構成し差動対の能動負荷として作
用するｐチャネルＭＯＳトランジスタPM1、PM2と、差動
対トランジスタNM1、NM2の共通接続されたソースと接地
間に接続されセンスアンプ活性化信号ＳＡ−ＳＥＬをゲ
ート入力とし定電流源として作用するｎチャネルＭＯＳ
トランジスタNM3と、からなり、電流ミラー回路の出力
端とｎチャネルＭＯＳトランジスタNM2のドレイン端子
の接続点（節点Ｃ）から出力を取り出す差動増幅器を備
え、さらにリファレンスセルに接続されたｎチャネル型
トランスファゲート3-2と、デプリーション型ｎチャネ
ルＭＯＳトランジスタからなる負荷トランジスタ2-2
と、インバータ1-2から成る回路（「基準電圧発生回
路」ともいう）を備えている。差動増幅器の入力端、す
なわちｎＭＯＳトランジスタNM1、NM2のゲートには、負
荷トランジスタ2-1とトランスファゲート3-1の接続点
（節点Ａ）がデータ入力として、負荷トランジスタ2-2
とトランスファゲート3-2の接続点（節点Ｂ）がリファ
レンス電圧としてそれぞれ接続されている。
回路は、メモリセルに接続されたｎチャネル型トランス
ファトランジスタ（「トランスファゲート」という）3-
1と、デプリーション型ｎチャネルＭＯＳトランジスタ
からなる負荷トランジスタ2-1と、インバータ1-1から成
る回路（「バイアス回路」ともいう）を備え、また差動
対を構成するｎチャネルＭＯＳトランジスタNM1、NM2
と、電流ミラー回路を構成し差動対の能動負荷として作
用するｐチャネルＭＯＳトランジスタPM1、PM2と、差動
対トランジスタNM1、NM2の共通接続されたソースと接地
間に接続されセンスアンプ活性化信号ＳＡ−ＳＥＬをゲ
ート入力とし定電流源として作用するｎチャネルＭＯＳ
トランジスタNM3と、からなり、電流ミラー回路の出力
端とｎチャネルＭＯＳトランジスタNM2のドレイン端子
の接続点（節点Ｃ）から出力を取り出す差動増幅器を備
え、さらにリファレンスセルに接続されたｎチャネル型
トランスファゲート3-2と、デプリーション型ｎチャネ
ルＭＯＳトランジスタからなる負荷トランジスタ2-2
と、インバータ1-2から成る回路（「基準電圧発生回
路」ともいう）を備えている。差動増幅器の入力端、す
なわちｎＭＯＳトランジスタNM1、NM2のゲートには、負
荷トランジスタ2-1とトランスファゲート3-1の接続点
（節点Ａ）がデータ入力として、負荷トランジスタ2-2
とトランスファゲート3-2の接続点（節点Ｂ）がリファ
レンス電圧としてそれぞれ接続されている。
【０００４】メモリセルの読み出し時において、デジッ
ト線は所定の高電位にプリチャージされ選択されたメモ
リセルのワード線が高レベルとされ、例えば選択された
メモリセルが非導通状態の時、トランスファゲート3-1
に接続されるデジット線の電位は降下せず、インバータ
1-1の出力は低レベルとなり、トランスファゲート3-1は
非導通となり、デプリーション型負荷トランジスタ2-1
は導通状態にあるため節点Ａは電源電位ＶCCに近い電位
にプルアップされ、選択されたメモリセルが導通状態の
時、トランスファゲート3-1に接続されるデジット線の
電位は降下し、インバータ1-1の出力は高レベルとな
り、トランスファゲート3-1が導通状態となり、節点Ａ
の電位は降下する。リファレンス回路の出力（節点Ｂ）
の電位は、例えば、選択されたメモリセルが非導通状態
時の節点Ａの電位と、選択されたメモリセルが導通状態
時の節点Ａの電位と、の中間電位となるように設定さ
れ、差動増幅回路は節点Ａの電位とリファレンス電圧と
の差電位を増幅して出力し、メモリセルに書き込まれた
データを読み出す。なお、不図示のリファレンスセルは
メモリセルとおおよそ同一の構造とされる。
ト線は所定の高電位にプリチャージされ選択されたメモ
リセルのワード線が高レベルとされ、例えば選択された
メモリセルが非導通状態の時、トランスファゲート3-1
に接続されるデジット線の電位は降下せず、インバータ
1-1の出力は低レベルとなり、トランスファゲート3-1は
非導通となり、デプリーション型負荷トランジスタ2-1
は導通状態にあるため節点Ａは電源電位ＶCCに近い電位
にプルアップされ、選択されたメモリセルが導通状態の
時、トランスファゲート3-1に接続されるデジット線の
電位は降下し、インバータ1-1の出力は高レベルとな
り、トランスファゲート3-1が導通状態となり、節点Ａ
の電位は降下する。リファレンス回路の出力（節点Ｂ）
の電位は、例えば、選択されたメモリセルが非導通状態
時の節点Ａの電位と、選択されたメモリセルが導通状態
時の節点Ａの電位と、の中間電位となるように設定さ
れ、差動増幅回路は節点Ａの電位とリファレンス電圧と
の差電位を増幅して出力し、メモリセルに書き込まれた
データを読み出す。なお、不図示のリファレンスセルは
メモリセルとおおよそ同一の構造とされる。
【０００５】一方、特開平４−９２２９３号公報には、
動作速度を犠牲とすることなく低消費電力と高集積化を
達成する不揮発性記憶装置を提供することを目的とし
て、センスアンプ及びアドレスデコーダが駆動回路によ
り形成された比較的低い動作電圧により動作させ、それ
以外の回路は外部から供給される電源電圧により動作さ
せるようにした構成（「第２の従来例」という）が提案
されている。
動作速度を犠牲とすることなく低消費電力と高集積化を
達成する不揮発性記憶装置を提供することを目的とし
て、センスアンプ及びアドレスデコーダが駆動回路によ
り形成された比較的低い動作電圧により動作させ、それ
以外の回路は外部から供給される電源電圧により動作さ
せるようにした構成（「第２の従来例」という）が提案
されている。
【０００６】さらに、特開平４−２５２４９７号公報に
は、電源電位よりも低い所定の電圧を発生する内部降圧
回路を備え、センスアンプの負荷トランジスタに降圧さ
れた電源を用いると共に、差動増幅器により負荷トラン
ジスタの電位変化を検出してメモリセルの情報を読み出
すように構成した不揮発性半導体記憶装置（「第３の従
来例」という）が開示されている。
は、電源電位よりも低い所定の電圧を発生する内部降圧
回路を備え、センスアンプの負荷トランジスタに降圧さ
れた電源を用いると共に、差動増幅器により負荷トラン
ジスタの電位変化を検出してメモリセルの情報を読み出
すように構成した不揮発性半導体記憶装置（「第３の従
来例」という）が開示されている。
【０００７】
【発明が解決しようとする課題】マスクＲＯＭにおいて
は、装置の高集積化・高記憶密度化の要求が激しく、大
容量のデバイスを実現するためにデバイスの面積の大部
分を占めるメモリセルの縮小が進められ、メモリセルを
構成する素子（トランジスタ）のサイズも著しく小さく
なってきている。
は、装置の高集積化・高記憶密度化の要求が激しく、大
容量のデバイスを実現するためにデバイスの面積の大部
分を占めるメモリセルの縮小が進められ、メモリセルを
構成する素子（トランジスタ）のサイズも著しく小さく
なってきている。
【０００８】このため、素子の信頼性を保障するためメ
モリセルを構成する素子（トランジスタ）のドレインに
過大なストレスを与えないようにセンスアンプ回路等を
設計することが必要とされ（通常で２Ｖ程度が印加され
るように設計される）、そのため前記第１の従来例で示
したような回路がマスクＲＯＭではこれまで用いられて
きていた。
モリセルを構成する素子（トランジスタ）のドレインに
過大なストレスを与えないようにセンスアンプ回路等を
設計することが必要とされ（通常で２Ｖ程度が印加され
るように設計される）、そのため前記第１の従来例で示
したような回路がマスクＲＯＭではこれまで用いられて
きていた。
【０００９】しかしながら、前記第１の従来例では、メ
モリセルのデジット線と負荷トランジスタ2-1とを接続
するトランスファゲート3-1、デジット線の電位を検知
してトランスファゲート3-1のゲートへフィードバック
する信号を作るインバータ1-1及び負荷トランジスタ2-1
とがそれぞれ充分な能力（駆動能力）を持つように設計
することが必要とされ、センスアンプ回路の面積が非常
に大きくなってしまうという問題があった。
モリセルのデジット線と負荷トランジスタ2-1とを接続
するトランスファゲート3-1、デジット線の電位を検知
してトランスファゲート3-1のゲートへフィードバック
する信号を作るインバータ1-1及び負荷トランジスタ2-1
とがそれぞれ充分な能力（駆動能力）を持つように設計
することが必要とされ、センスアンプ回路の面積が非常
に大きくなってしまうという問題があった。
【００１０】また、前記第１の従来例においては、デジ
ット線に付加した非常に大きな寄生容量を、この回路
（電流検出部）で充電した後でなければ正しい情報が読
み出せないため、高速化が難しいという問題点もある。
ット線に付加した非常に大きな寄生容量を、この回路
（電流検出部）で充電した後でなければ正しい情報が読
み出せないため、高速化が難しいという問題点もある。
【００１１】一方、特開平４−９２２９３号公報に開示
されたＥＰＲＯＭでは、フローティングゲートがメモリ
セルトランジスタにあることから、メモリセルトランジ
スタの能力が低電圧で（降圧回路を用いて）動作させた
場合充分でないため、メモリセルのコントロールゲート
に加わる電圧を外部電圧と同じとし、メモリセルトラン
ジスタの電流駆動能力を増やそうというものであるが、
マスクＲＯＭのセンスアンプ部で増幅器の部分にのみ降
圧電源を用いても前記問題点は解消せず、電流検出部の
電源も降圧してしまうと、デジット線の寄生容量をチャ
ージアップする能力が不足して大幅なスピードの低下を
招いてしまう。
されたＥＰＲＯＭでは、フローティングゲートがメモリ
セルトランジスタにあることから、メモリセルトランジ
スタの能力が低電圧で（降圧回路を用いて）動作させた
場合充分でないため、メモリセルのコントロールゲート
に加わる電圧を外部電圧と同じとし、メモリセルトラン
ジスタの電流駆動能力を増やそうというものであるが、
マスクＲＯＭのセンスアンプ部で増幅器の部分にのみ降
圧電源を用いても前記問題点は解消せず、電流検出部の
電源も降圧してしまうと、デジット線の寄生容量をチャ
ージアップする能力が不足して大幅なスピードの低下を
招いてしまう。
【００１２】さらに、特開平４−２５２４９７号公報に
は、降圧電源がセンスアンプの負荷トランジスタに接続
された回路が示されているが、負荷トランジスタの電源
に降圧された電圧が加わるため、デジット線のチャージ
アップ能力が小さくなり、その結果さらに大きな面積が
必要となり、スピードにも同様に悪影響を与えてしま
う。
は、降圧電源がセンスアンプの負荷トランジスタに接続
された回路が示されているが、負荷トランジスタの電源
に降圧された電圧が加わるため、デジット線のチャージ
アップ能力が小さくなり、その結果さらに大きな面積が
必要となり、スピードにも同様に悪影響を与えてしま
う。
【００１３】従って、本発明は、センスアンプにおい
て、特に大きな面積を必要とするメモリセルの電流検出
部分を、降圧電源をメモリセルに印加することにより不
要とし、デバイスの小型化を達成する半導体記憶装置を
提供することを目的とする。
て、特に大きな面積を必要とするメモリセルの電流検出
部分を、降圧電源をメモリセルに印加することにより不
要とし、デバイスの小型化を達成する半導体記憶装置を
提供することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、メモリセルのデジット線を外部から供給
される電源電圧を内部で降圧した電位にプリチャージ
し、プリチャージが終了した後にメモリセルを選択し、
センスアンプに選択されたメモリセルのデジット線を接
続し該デジット線のレベルをリファレンスレベルと比較
してデータを読み出すことを特徴とする半導体記憶装置
を提供する。
め、本発明は、メモリセルのデジット線を外部から供給
される電源電圧を内部で降圧した電位にプリチャージ
し、プリチャージが終了した後にメモリセルを選択し、
センスアンプに選択されたメモリセルのデジット線を接
続し該デジット線のレベルをリファレンスレベルと比較
してデータを読み出すことを特徴とする半導体記憶装置
を提供する。
【００１５】本発明においては、好ましくは入力信号の
変化を検知して作られるパルス信号に基づき前記デジッ
ト線を前記降圧した電位にプリチャージすることを特徴
とする。
変化を検知して作られるパルス信号に基づき前記デジッ
ト線を前記降圧した電位にプリチャージすることを特徴
とする。
【００１６】また、本発明においては、前記リファレン
スレベルが前記入力信号の変化を検知して作られる前記
パルスにより前記降圧電位にプリチャージすることによ
り作られるように構成してもよい。
スレベルが前記入力信号の変化を検知して作られる前記
パルスにより前記降圧電位にプリチャージすることによ
り作られるように構成してもよい。
【００１７】そして、本発明は、好ましくは、リファレ
ンスセルと、該リファレンスセル用のデジット線を備
え、前記リファレンスセル用のデジット線を前記降圧電
位にプリチャージし、前記リファレンスセル用のデジッ
ト線の電位をセンスアンプのリファレンスレベルとする
ことを特徴とする。この場合、本発明は、好ましくは、
前記センスアンプがデータを取り込み保持する手段を備
えるものとする。
ンスセルと、該リファレンスセル用のデジット線を備
え、前記リファレンスセル用のデジット線を前記降圧電
位にプリチャージし、前記リファレンスセル用のデジッ
ト線の電位をセンスアンプのリファレンスレベルとする
ことを特徴とする。この場合、本発明は、好ましくは、
前記センスアンプがデータを取り込み保持する手段を備
えるものとする。
【００１８】
【作用】本発明によれば、電源電圧を降圧する回路を備
え、アドレス信号あるいは制御信号等の入力信号の変化
を検知して生成されたパルスによりメモリセルのデジッ
ト線を降圧された電位にプリチャージし、このデジット
線のレベルの変化をリファレンスレベルと比較すること
によりデータを読み出すという構成としたことにより、
メモリセルに過大なストレスを加えることなく、且つ小
面積でセンスアンプ回路がレイアウト可能であり、さら
に高速化にも対応できる。
え、アドレス信号あるいは制御信号等の入力信号の変化
を検知して生成されたパルスによりメモリセルのデジッ
ト線を降圧された電位にプリチャージし、このデジット
線のレベルの変化をリファレンスレベルと比較すること
によりデータを読み出すという構成としたことにより、
メモリセルに過大なストレスを加えることなく、且つ小
面積でセンスアンプ回路がレイアウト可能であり、さら
に高速化にも対応できる。
【００１９】また、本発明によれば、リファレンスセル
のデジット線をメモリセルと同様に降圧電位にプリチャ
ージしリファレンスセルに電流を流してリファレンス電
位を発生し、センスアンプをラッチ型としたことによ
り、更なる高速化を達成している。
のデジット線をメモリセルと同様に降圧電位にプリチャ
ージしリファレンスセルに電流を流してリファレンス電
位を発生し、センスアンプをラッチ型としたことによ
り、更なる高速化を達成している。
【００２０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２１】
【実施例１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２２】図１において、１は降圧回路、２ａ〜２ｈ
はプリチャージトランジスタ、３はロウデコーダ、４は
メモリセルアレイ、５はカラムデコーダ、６ａ〜６ｈは
選択トランジスタ、７は基準電圧発生回路、８はセンス
アンプ、９は出力バッファをそれぞれ示している。
はプリチャージトランジスタ、３はロウデコーダ、４は
メモリセルアレイ、５はカラムデコーダ、６ａ〜６ｈは
選択トランジスタ、７は基準電圧発生回路、８はセンス
アンプ、９は出力バッファをそれぞれ示している。
【００２３】図１を参照して、プリチャージトランジス
タ２ａ〜２ｈは、ドレインが共通接続されて降圧回路１
の出力に接続され、ゲートがプリチャージパルスφPRの
入力端子に共通接続され、ソースが対応するデジット線
にそれぞれ接続されている。選択トランジスタ６ａ〜６
ｈは、ドレインが対応するデジット線にそれぞれ接続さ
れ、ゲートがカラムデコーダ５からの選択信号線にそれ
ぞれ接続され、ソースが共通接続されてセンスアンプ８
の一の入力端に入力され、センスアンプ８の他の入力端
には基準電圧発生回路７の出力電圧Ｖrefが入力されて
いる。
タ２ａ〜２ｈは、ドレインが共通接続されて降圧回路１
の出力に接続され、ゲートがプリチャージパルスφPRの
入力端子に共通接続され、ソースが対応するデジット線
にそれぞれ接続されている。選択トランジスタ６ａ〜６
ｈは、ドレインが対応するデジット線にそれぞれ接続さ
れ、ゲートがカラムデコーダ５からの選択信号線にそれ
ぞれ接続され、ソースが共通接続されてセンスアンプ８
の一の入力端に入力され、センスアンプ８の他の入力端
には基準電圧発生回路７の出力電圧Ｖrefが入力されて
いる。
【００２４】図１に示すように、降圧回路１により降圧
された電源ＶCCINTをプリチャージトランジスタ６ａ〜
６ｈを介しメモリセルアレイ４のデジット線に接続す
る。
された電源ＶCCINTをプリチャージトランジスタ６ａ〜
６ｈを介しメモリセルアレイ４のデジット線に接続す
る。
【００２５】すなわち、入力信号（例えばアドレス信号
及び制御信号）の変化を検知して生成されるプリチャー
ジパルスφPRにより、プリチャージトランジスタ２ａ〜
２ｈをオン状態として、デジット線を所定電位ＶCCIAの
レベルにプリチャージする。ＶCCIAのレベルはメモリセ
ルの信頼性等の問題を考えると好ましくは２Ｖ程度とさ
れる。
及び制御信号）の変化を検知して生成されるプリチャー
ジパルスφPRにより、プリチャージトランジスタ２ａ〜
２ｈをオン状態として、デジット線を所定電位ＶCCIAの
レベルにプリチャージする。ＶCCIAのレベルはメモリセ
ルの信頼性等の問題を考えると好ましくは２Ｖ程度とさ
れる。
【００２６】続いて、プリチャージ終了後、ロウデコー
ダ３によりワード線を選択し、カラムデコーダ５にて選
択トランジスタ６ａ〜６ｈを選択することより、センス
アンプ８に接続するデジット線が選択される。
ダ３によりワード線を選択し、カラムデコーダ５にて選
択トランジスタ６ａ〜６ｈを選択することより、センス
アンプ８に接続するデジット線が選択される。
【００２７】次に、センスアンプ活性化信号ＳＡ−ＳＥ
Ｌを、センスアンプ８が活性となる状態とし、基準電圧
発生回路７から出力される基準電圧Ｖrefと、選択され
たデジット線のレベルと、を比較してメモリセルに書き
込まれたデータを読み出す。
Ｌを、センスアンプ８が活性となる状態とし、基準電圧
発生回路７から出力される基準電圧Ｖrefと、選択され
たデジット線のレベルと、を比較してメモリセルに書き
込まれたデータを読み出す。
【００２８】図２に、本実施例における読み出し時のタ
イミングチャートを示す。
イミングチャートを示す。
【００２９】図２を参照して、アドレス信号等の入力信
号の変化に基づきプリチャージパルス信号φPRがアクテ
ィブとなり、これに伴いデジット線の電位が電位ＶCCIN
Tにまで上昇し、選択されたメモリセルが例えば“１”
を記憶する場合、ワード線が高レベルとされた際にもメ
モリセルは非導通とされデジット線は降下せず、また選
択されたメモリセルが例えば“０”を記憶する場合、ワ
ード線が高レベルとされた際にメモリセルは導通状態と
なりデジット線の電位は下降し、センスアンプ活性化信
号ＳＡ−ＳＥＬが高レベル（ＶCC）に遷移した時点で、
センスアンプ８はデジット線の電位を基準電圧Ｖrefと
比較する。
号の変化に基づきプリチャージパルス信号φPRがアクテ
ィブとなり、これに伴いデジット線の電位が電位ＶCCIN
Tにまで上昇し、選択されたメモリセルが例えば“１”
を記憶する場合、ワード線が高レベルとされた際にもメ
モリセルは非導通とされデジット線は降下せず、また選
択されたメモリセルが例えば“０”を記憶する場合、ワ
ード線が高レベルとされた際にメモリセルは導通状態と
なりデジット線の電位は下降し、センスアンプ活性化信
号ＳＡ−ＳＥＬが高レベル（ＶCC）に遷移した時点で、
センスアンプ８はデジット線の電位を基準電圧Ｖrefと
比較する。
【００３０】図３に本実施例におけるセンスアンプ回路
８の構成の一例を示し、図４に本実施例における基準電
圧発生回路７の構成の一例を示す。
８の構成の一例を示し、図４に本実施例における基準電
圧発生回路７の構成の一例を示す。
【００３１】図３を参照して、センスアンプ回路は、差
動対を構成するｎチャネルＭＯＳトランジスタＱ３、Ｑ
４と、電流ミラー回路を構成し差動対の能動負荷として
作用するｐチャネルＭＯＳトランジスタＱ１、Ｑ２と、
センスアンプ活性化信号ＳＡ−ＳＥＬをゲート入力とし
差動対の定電流源として作用するｎチャネルＭＯＳトラ
ンジスタＱ５とから構成され、ｎチャネルＭＯＳトラン
ジスタＱ２ゲートにはデータ（すなわち、選択トランジ
スタ６ａ〜６ｈにより選択されたデジット線の電位）
が、ｎチャネルＭＯＳトランジスタＱ３のゲートには基
準電圧Ｖrefが入力され、ｐチャネルＭＯＳトランジス
タＱ２のドレインとｎチャネルＭＯＳトランジスタＱ４
のドレインの接続点が出力端子Ｄoutに接続されてい
る。
動対を構成するｎチャネルＭＯＳトランジスタＱ３、Ｑ
４と、電流ミラー回路を構成し差動対の能動負荷として
作用するｐチャネルＭＯＳトランジスタＱ１、Ｑ２と、
センスアンプ活性化信号ＳＡ−ＳＥＬをゲート入力とし
差動対の定電流源として作用するｎチャネルＭＯＳトラ
ンジスタＱ５とから構成され、ｎチャネルＭＯＳトラン
ジスタＱ２ゲートにはデータ（すなわち、選択トランジ
スタ６ａ〜６ｈにより選択されたデジット線の電位）
が、ｎチャネルＭＯＳトランジスタＱ３のゲートには基
準電圧Ｖrefが入力され、ｐチャネルＭＯＳトランジス
タＱ２のドレインとｎチャネルＭＯＳトランジスタＱ４
のドレインの接続点が出力端子Ｄoutに接続されてい
る。
【００３２】また、図４を参照して、基準電圧発生回路
７は、電源と接地間に直列形態に接続されたデプリーシ
ョン型ｎチャネルＭＯＳトランジスタＱ６、Ｑ７と、エ
ンハンスメント型ｎチャネルＭＯＳトランジスタＱ８
と、から構成され、トランジスタＱ６、Ｑ７、Ｑ８のゲ
ートは互いに共通に接続されて、トランジスタＱ７のソ
ースとトランジスタＱ８のドレインとの接続点に接続さ
れ、ｎチャネルＭＯＳトランジスタＱ８のドレインから
基準電位Ｖrefが取り出される。
７は、電源と接地間に直列形態に接続されたデプリーシ
ョン型ｎチャネルＭＯＳトランジスタＱ６、Ｑ７と、エ
ンハンスメント型ｎチャネルＭＯＳトランジスタＱ８
と、から構成され、トランジスタＱ６、Ｑ７、Ｑ８のゲ
ートは互いに共通に接続されて、トランジスタＱ７のソ
ースとトランジスタＱ８のドレインとの接続点に接続さ
れ、ｎチャネルＭＯＳトランジスタＱ８のドレインから
基準電位Ｖrefが取り出される。
【００３３】本実施例によれば、メモリセルトランジス
タに印加される電圧は降圧された電位ＶCCINTであり、
かつ前記従来例のような電流検出回路部が不要となり、
小さなプリチャージ用トランジスタ（２ａ〜２ｈ）のみ
がメモリセルアレイ４の廻りに追加されるだけであるた
め、これまで大きな面積を必要としていたセンスアンプ
を小さな面積とすることができ、デバイスの小型化に大
きく寄与する。
タに印加される電圧は降圧された電位ＶCCINTであり、
かつ前記従来例のような電流検出回路部が不要となり、
小さなプリチャージ用トランジスタ（２ａ〜２ｈ）のみ
がメモリセルアレイ４の廻りに追加されるだけであるた
め、これまで大きな面積を必要としていたセンスアンプ
を小さな面積とすることができ、デバイスの小型化に大
きく寄与する。
【００３４】これは、本実施例をページモードやバース
トモードといった特に多くのセンスアンプを必要とする
デバイスに適用した場合、著しい効果をあげることがで
きる。また、本実施例では読み出しに先立って予めデジ
ット線の寄生容量を充電しているため高速にデータを読
み出せるという効果を有する。
トモードといった特に多くのセンスアンプを必要とする
デバイスに適用した場合、著しい効果をあげることがで
きる。また、本実施例では読み出しに先立って予めデジ
ット線の寄生容量を充電しているため高速にデータを読
み出せるという効果を有する。
【００３５】
【実施例２】図５は本発明の第２の実施例を示すブロッ
ク図である。図６は本発明の第２の実施例の動作タイミ
ングチャートを示す図であり、図７は本発明の第２の実
施例におけるセンスアンプ回路の回路構成の一例を示し
ている。
ク図である。図６は本発明の第２の実施例の動作タイミ
ングチャートを示す図であり、図７は本発明の第２の実
施例におけるセンスアンプ回路の回路構成の一例を示し
ている。
【００３６】図５において、１は降圧回路、２ａ〜２ｈ
はプリチャージトランジスタ、３はロウデコーダ、４は
メモリセルアレイ、５はカラムデコーダ、６ａ〜６ｈは
選択トランジスタ、７は基準電圧発生回路、８はセンス
アンプ、９は出力バッファ、１０はリファレンスセルを
それぞれ示し、また２ｉはリファレンスセル用のプリチ
ャージトランジスタ、６ｉはリファレンスセルのデジッ
ト線の選択トランジスタ（「リファレンス選択トランジ
スタ」という）をそれぞれ示している。
はプリチャージトランジスタ、３はロウデコーダ、４は
メモリセルアレイ、５はカラムデコーダ、６ａ〜６ｈは
選択トランジスタ、７は基準電圧発生回路、８はセンス
アンプ、９は出力バッファ、１０はリファレンスセルを
それぞれ示し、また２ｉはリファレンスセル用のプリチ
ャージトランジスタ、６ｉはリファレンスセルのデジッ
ト線の選択トランジスタ（「リファレンス選択トランジ
スタ」という）をそれぞれ示している。
【００３７】図５を参照して、プリチャージトランジス
タ２ａ〜２ｈ、及びリファレンスセル用のプリチャージ
トランジスタ２ｉは、ドレインが共通接続されて降圧回
路１の出力に接続され、ゲートがプリチャージパルスφ
PRに共通接続されている。そして、プリチャージトラン
ジスタ２ａ〜２ｈのソースは対応するデジット線にそれ
ぞれ接続され、リファレンスセル用のプリチャージトラ
ンジスタ２ｉのソースはリファレンスセル１０のデジッ
ト線に接続されている。選択トランジスタ６ａ〜６ｈ
は、ドレインが対応するデジット線にそれぞれ接続さ
れ、ゲートがカラムデコーダ５の選択信号線にそれぞれ
接続され、ソースが共通接続されてセンスアンプ８の一
の入力端に入力され、センスアンプ８の他の入力端に
は、リファレンス選択トランジスタ６ｉのソースが接続
され、リファレンス選択トランジスタ６ｉのゲートにリ
ファレンス選択信号ＲＥＦ−ＳＥＬが入力される。な
お、センスアンプ８にはセンスアンプ活性化信号ＳＡ−
ＳＥＬと出力制御信号ＯＵＴ−ＳＥＬが入力される。
タ２ａ〜２ｈ、及びリファレンスセル用のプリチャージ
トランジスタ２ｉは、ドレインが共通接続されて降圧回
路１の出力に接続され、ゲートがプリチャージパルスφ
PRに共通接続されている。そして、プリチャージトラン
ジスタ２ａ〜２ｈのソースは対応するデジット線にそれ
ぞれ接続され、リファレンスセル用のプリチャージトラ
ンジスタ２ｉのソースはリファレンスセル１０のデジッ
ト線に接続されている。選択トランジスタ６ａ〜６ｈ
は、ドレインが対応するデジット線にそれぞれ接続さ
れ、ゲートがカラムデコーダ５の選択信号線にそれぞれ
接続され、ソースが共通接続されてセンスアンプ８の一
の入力端に入力され、センスアンプ８の他の入力端に
は、リファレンス選択トランジスタ６ｉのソースが接続
され、リファレンス選択トランジスタ６ｉのゲートにリ
ファレンス選択信号ＲＥＦ−ＳＥＬが入力される。な
お、センスアンプ８にはセンスアンプ活性化信号ＳＡ−
ＳＥＬと出力制御信号ＯＵＴ−ＳＥＬが入力される。
【００３８】図５を参照して、本実施例では、基準電圧
をメモリセルと似た構造・形状を持つリファレンスセル
１０を用い、このリファレンスセル１０のデジット線を
メモリセルと同様にプリチャージし、リファレンスセル
１０に電流を流してリファレンス電位のレベルを作って
いる。
をメモリセルと似た構造・形状を持つリファレンスセル
１０を用い、このリファレンスセル１０のデジット線を
メモリセルと同様にプリチャージし、リファレンスセル
１０に電流を流してリファレンス電位のレベルを作って
いる。
【００３９】本実施例においては、リファレンスセル１
０はそのデジット線のレベルがメモリセルに電流が流れ
た時の1／2となるように設計してある。さらにデータを
センスアンプ８か、または出力バッファ９で保持してお
く必要があるため、センスアンプ８としてラッチ型のセ
ンスアンプを用いている。
０はそのデジット線のレベルがメモリセルに電流が流れ
た時の1／2となるように設計してある。さらにデータを
センスアンプ８か、または出力バッファ９で保持してお
く必要があるため、センスアンプ８としてラッチ型のセ
ンスアンプを用いている。
【００４０】図６を参照して、アドレス信号等の入力信
号の変化に基づきプリチャージパルス信号φPRがアクテ
ィブとなり、これに伴いデジット線の電位がリファレン
ス用のデジット線も含めて電位ＶCCINTにまで上昇し、
選択されたメモリセルが例えば“１”の場合、ワード線
が高レベルとされた場合にもメモリセルは非導通とされ
デジット線は降下せず、選択されたメモリセルが例えば
“０”の場合ワード線が高レベルとされた場合にメモリ
セルは導通状態となりデジット線の電位は下降する。リ
ファレンスセルは導通状態とされるためリファレンスセ
ル用のデジット線は降下し始め、リファレンス選択信号
ＲＥＦ−ＳＥＬがアクティブとなり、リファレンス選択
トランジスタ６ｉが導通し、続いてセンスアンプ活性化
信号ＳＡ−ＳＥＬがアクティブとなり、リファレンスセ
ル用のデジット線の電位が基準電圧Ｖrefとして、選択
されたメモリセルのデジット線がデータ入力としてセン
スアンプ８にそれぞれ入力され、センスアンプ８は出力
制御信号ＯＵＴ−ＳＥＬがアクティブとなった時点で出
力する。なお、リファレンスセル用のデジット線の電位
降下は、“０”のデータを保持するメモリセルのデジッ
ト線の電位降下よりも遅く、基準電位Ｖrefは“０”の
データを保持するメモリセルのデジット線の電位よりも
高く保たれ、所定のマージンが確保されている。
号の変化に基づきプリチャージパルス信号φPRがアクテ
ィブとなり、これに伴いデジット線の電位がリファレン
ス用のデジット線も含めて電位ＶCCINTにまで上昇し、
選択されたメモリセルが例えば“１”の場合、ワード線
が高レベルとされた場合にもメモリセルは非導通とされ
デジット線は降下せず、選択されたメモリセルが例えば
“０”の場合ワード線が高レベルとされた場合にメモリ
セルは導通状態となりデジット線の電位は下降する。リ
ファレンスセルは導通状態とされるためリファレンスセ
ル用のデジット線は降下し始め、リファレンス選択信号
ＲＥＦ−ＳＥＬがアクティブとなり、リファレンス選択
トランジスタ６ｉが導通し、続いてセンスアンプ活性化
信号ＳＡ−ＳＥＬがアクティブとなり、リファレンスセ
ル用のデジット線の電位が基準電圧Ｖrefとして、選択
されたメモリセルのデジット線がデータ入力としてセン
スアンプ８にそれぞれ入力され、センスアンプ８は出力
制御信号ＯＵＴ−ＳＥＬがアクティブとなった時点で出
力する。なお、リファレンスセル用のデジット線の電位
降下は、“０”のデータを保持するメモリセルのデジッ
ト線の電位降下よりも遅く、基準電位Ｖrefは“０”の
データを保持するメモリセルのデジット線の電位よりも
高く保たれ、所定のマージンが確保されている。
【００４１】本実施例では前記第１の実施例と比較して
動作タイミング等が若干複雑になるが、リファレンス電
圧のレベルとデジット線のレベルがプリチャージされた
同じ値ＶCCINTから始まるため前記第１の実施例に比べ
さらに高速化に有利という利点を有する。
動作タイミング等が若干複雑になるが、リファレンス電
圧のレベルとデジット線のレベルがプリチャージされた
同じ値ＶCCINTから始まるため前記第１の実施例に比べ
さらに高速化に有利という利点を有する。
【００４２】図７を参照して、図５のセンスアンプ８
は、第１、第２のセンスアンプから構成されている。第
１のセンスアンプは、デジット線とリファレンスセル用
デジット線とを入力とし、センスアンプ活性化信号ＳＡ
−ＳＥＬをゲート入力とするｎチャネルＭＯＳトランジ
スタM1、M2と、ｐチャネルＭＯＳトランジスタM3とｎチ
ャネルＭＯＳトランジスタM5からなる第１のインバータ
と、ｐチャネルＭＯＳトランジスタM4とｎチャネルＭＯ
ＳトランジスタM6からなる第２のインバータとからな
り、第１、第２のインバータは入力と出力を互いに接続
してフリップフロップを構成し、ｎチャネルＭＯＳトラ
ンジスタM5、M6のソースの共通接続点と接地間にはｎチ
ャネルＭＯＳトランジスタM14が接続され、センスアン
プ活性化信号ＳＡ−ＳＥＬがインバータＩＮＶを介して
ｎチャネルＭＯＳトランジスタM14のゲートに接続され
ている。
は、第１、第２のセンスアンプから構成されている。第
１のセンスアンプは、デジット線とリファレンスセル用
デジット線とを入力とし、センスアンプ活性化信号ＳＡ
−ＳＥＬをゲート入力とするｎチャネルＭＯＳトランジ
スタM1、M2と、ｐチャネルＭＯＳトランジスタM3とｎチ
ャネルＭＯＳトランジスタM5からなる第１のインバータ
と、ｐチャネルＭＯＳトランジスタM4とｎチャネルＭＯ
ＳトランジスタM6からなる第２のインバータとからな
り、第１、第２のインバータは入力と出力を互いに接続
してフリップフロップを構成し、ｎチャネルＭＯＳトラ
ンジスタM5、M6のソースの共通接続点と接地間にはｎチ
ャネルＭＯＳトランジスタM14が接続され、センスアン
プ活性化信号ＳＡ−ＳＥＬがインバータＩＮＶを介して
ｎチャネルＭＯＳトランジスタM14のゲートに接続され
ている。
【００４３】また、第２のセンスアンプは第１のセンス
アンプの出力を入力してこれを差動増幅するもので、差
動対トランジスタM11、M12と、電流ミラー回路M9、M10
と、定電流源として作用するｎチャネルＭＯＳトランジ
スタM13とからなる差動増幅器で構成され、デジット
線、リファレンス用デジット線はｎチャネルＭＯＳトラ
ンジスタM7、M8を介して差動増幅器の入力端にそれぞれ
接続されている。そして、ｎチャネルＭＯＳトランジス
タM7、M8のゲートは出力制御信号ＯＵＴ−ＳＥＬに接続
されている。
アンプの出力を入力してこれを差動増幅するもので、差
動対トランジスタM11、M12と、電流ミラー回路M9、M10
と、定電流源として作用するｎチャネルＭＯＳトランジ
スタM13とからなる差動増幅器で構成され、デジット
線、リファレンス用デジット線はｎチャネルＭＯＳトラ
ンジスタM7、M8を介して差動増幅器の入力端にそれぞれ
接続されている。そして、ｎチャネルＭＯＳトランジス
タM7、M8のゲートは出力制御信号ＯＵＴ−ＳＥＬに接続
されている。
【００４４】センスアンプ活性化信号ＳＡ−ＳＥＬがア
クティブ時に、ｎチャネルＭＯＳトランジスタM1、M2が
オン状態となり、デジット線とリファレンスセル用デジ
ット線の電位が第１のセンスアンプ（フリップフロッ
プ）に入力され、出力制御信号ＯＵＴ−ＳＥＬがアクテ
ィブ（高レベル）となると定電流源M13が作動し、差動
増幅回路は第１のセンスアンプの出力を差動増幅して出
力する。そして、センスアンプ活性化信号ＳＡ−ＳＥＬ
がアクティブ状態からインアクティブ時に遷移すると、
ｎチャネルＭＯＳトランジスタM1、M2はオフ状態とな
り、デジット線とリファレンスセル用デジット線は第１
のセンスアンプから切り放され、ｎチャネルＭＯＳトラ
ンジスタM14が導通してｎチャネルＭＯＳトランジスタM
5、M6のソースは接地電位になり、第１のセンスアンプ
を構成するフリップフロップの出力は論理値に対応する
電位を出力するように推移する（例えばデジット線が1.
0Ｖの場合は０Ｖにリファレンスセル用デジット線が1.5
Ｖの場合であればこれを電源電圧ＶCCレベルに引き上げ
るように動作する）。なお、図７において、第１のセン
スアンプ回路における、ｎチャネルＭＯＳトランジスタ
M14及びインバータＩＮＶは動作の安定化を図るために
設けられる回路構成であり、ｎチャネルＭＯＳトランジ
スタM5、M6のソースを直接接地した構成としてもよい。
クティブ時に、ｎチャネルＭＯＳトランジスタM1、M2が
オン状態となり、デジット線とリファレンスセル用デジ
ット線の電位が第１のセンスアンプ（フリップフロッ
プ）に入力され、出力制御信号ＯＵＴ−ＳＥＬがアクテ
ィブ（高レベル）となると定電流源M13が作動し、差動
増幅回路は第１のセンスアンプの出力を差動増幅して出
力する。そして、センスアンプ活性化信号ＳＡ−ＳＥＬ
がアクティブ状態からインアクティブ時に遷移すると、
ｎチャネルＭＯＳトランジスタM1、M2はオフ状態とな
り、デジット線とリファレンスセル用デジット線は第１
のセンスアンプから切り放され、ｎチャネルＭＯＳトラ
ンジスタM14が導通してｎチャネルＭＯＳトランジスタM
5、M6のソースは接地電位になり、第１のセンスアンプ
を構成するフリップフロップの出力は論理値に対応する
電位を出力するように推移する（例えばデジット線が1.
0Ｖの場合は０Ｖにリファレンスセル用デジット線が1.5
Ｖの場合であればこれを電源電圧ＶCCレベルに引き上げ
るように動作する）。なお、図７において、第１のセン
スアンプ回路における、ｎチャネルＭＯＳトランジスタ
M14及びインバータＩＮＶは動作の安定化を図るために
設けられる回路構成であり、ｎチャネルＭＯＳトランジ
スタM5、M6のソースを直接接地した構成としてもよい。
【００４５】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。また、上記実施例ではマスクＲＯＭに基づき本発
明を説明したが、本発明はこれ以外の半導体記憶装置の
読み出し回路に適用可能である。
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。また、上記実施例ではマスクＲＯＭに基づき本発
明を説明したが、本発明はこれ以外の半導体記憶装置の
読み出し回路に適用可能である。
【００４６】
【発明の効果】以上説明したように、本発明は、入力信
号の変化を検知して生成されたパルスによりメモリセル
のデジット線を降圧された電位にプリチャージし、この
デジット線のレベルの変化をリファレンスレベルと比較
することによりデータを読み出すという構成にしたこと
により、メモリセルに過大なストレスを加えることな
く、且つ小面積でセンスアンプ回路がレイアウト可能で
あり、さらに高速化にも有利であるという効果を有す
る。
号の変化を検知して生成されたパルスによりメモリセル
のデジット線を降圧された電位にプリチャージし、この
デジット線のレベルの変化をリファレンスレベルと比較
することによりデータを読み出すという構成にしたこと
により、メモリセルに過大なストレスを加えることな
く、且つ小面積でセンスアンプ回路がレイアウト可能で
あり、さらに高速化にも有利であるという効果を有す
る。
【００４７】また、本発明によれば、リファレンスセル
のデジット線をメモリセルと同様に降圧電位にプリチャ
ージし、リファレンスセルに電流を流してリファレンス
電位を発生し、データラッチ型のセンスアンプとしたこ
とにより、更なる高速化を達成している。
のデジット線をメモリセルと同様に降圧電位にプリチャ
ージし、リファレンスセルに電流を流してリファレンス
電位を発生し、データラッチ型のセンスアンプとしたこ
とにより、更なる高速化を達成している。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例の動作タイミングチャートで
ある。
ある。
【図３】本発明の一実施例のセンスアンプ回路の構成を
示す図である。
示す図である。
【図４】本発明の一実施例の基準電圧発生回路の構成を
示す図である。
示す図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。。
る。。
【図６】本発明の第２の実施例の動作タイミングチャー
トである。
トである。
【図７】本発明の第２の実施例のセンスアンプ回路の構
成を示す図である。
成を示す図である。
【図８】従来のセンスアンプ回路の構成を示す図であ
る。
る。
１ 降圧回路 １−１、１−２ インバータ ２−１、２−２ 負荷トランジスタ ２ａ、２ｂ、２ｃ、２ｇ、２ｈ プリチャージトランジ
スタ ２ｉ リファレンス用プリチャージトランジスタ ３ ロウデコーダ ３−１、３−２ トランスファゲート ４ メモリセルアレイ ５ カラムデコーダ ６ａ、６ｂ、６ｃ、６ｇ、６ｈ 選択トランジスタ ６ｉ リファレンス選択トランジスタ ７ 基準電圧発生回路 ８ センスアンプ ９ 出力バッファ １０ リファレンスセル ＯＵＴ−ＳＥＬ 出力制御信号 ＲＥＦ−ＳＥＬ リファレンス選択信号 ＳＡ−ＳＥＬ センスアンプ活性化信号
スタ ２ｉ リファレンス用プリチャージトランジスタ ３ ロウデコーダ ３−１、３−２ トランスファゲート ４ メモリセルアレイ ５ カラムデコーダ ６ａ、６ｂ、６ｃ、６ｇ、６ｈ 選択トランジスタ ６ｉ リファレンス選択トランジスタ ７ 基準電圧発生回路 ８ センスアンプ ９ 出力バッファ １０ リファレンスセル ＯＵＴ−ＳＥＬ 出力制御信号 ＲＥＦ−ＳＥＬ リファレンス選択信号 ＳＡ−ＳＥＬ センスアンプ活性化信号
Claims (5)
- 【請求項１】メモリセルのデジット線を外部から供給さ
れる電源電圧を内部で降圧した電位にプリチャージし、
プリチャージが終了した後にメモリセルを選択し、セン
スアンプに選択されたメモリセルのデジット線を接続し
該デジット線のレベルをリファレンスレベルと比較して
データを読み出すことを特徴とする半導体記憶装置。 - 【請求項２】入力信号の変化を検知して作られるパルス
信号に基づき前記デジット線を前記降圧した電位にプリ
チャージすることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記リファレンスレベルが、前記入力信号
の変化を検知して作られる前記パルスにより降圧電位に
プリチャージすることにより作られることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】リファレンスセルと、該リファレンスセル
用のデジット線を備え、前記リファレンスセル用のデジ
ット線を前記降圧電位にプリチャージし、前記リファレ
ンスセル用のデジット線の電位をセンスアンプのリファ
レンスレベルとすることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項５】前記センスアンプがデータを取り込み保持
する手段を備えたことを特徴とする請求項１記載の半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327095A JPH08221996A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
| US08/601,855 US5815450A (en) | 1995-02-17 | 1996-02-15 | Semiconductor memory device |
| KR1019960003821A KR960032499A (ko) | 1995-02-17 | 1996-02-16 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327095A JPH08221996A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221996A true JPH08221996A (ja) | 1996-08-30 |
Family
ID=12938066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327095A Pending JPH08221996A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5815450A (ja) |
| JP (1) | JPH08221996A (ja) |
| KR (1) | KR960032499A (ja) |
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| JP2008217944A (ja) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | 半導体記憶装置 |
| US8644094B2 (en) | 2011-05-23 | 2014-02-04 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including precharge using isolated voltages |
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| JP2002100196A (ja) | 2000-09-26 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4133692B2 (ja) * | 2003-08-29 | 2008-08-13 | メンター・グラフィクス・コーポレーション | 不揮発性半導体記憶装置 |
| TWI271602B (en) * | 2004-03-31 | 2007-01-21 | Fujifilm Corp | A correcting method and an exposure method of exposure device, and an exposure device |
| FR2874734A1 (fr) * | 2004-08-26 | 2006-03-03 | St Microelectronics Sa | Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit |
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| JPH0492293A (ja) * | 1990-08-06 | 1992-03-25 | Hitachi Ltd | 不揮発性記憶装置 |
| JPH04252497A (ja) * | 1991-01-28 | 1992-09-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| JP2564067B2 (ja) * | 1992-01-09 | 1996-12-18 | 株式会社東芝 | センス回路を有する読み出し出力回路 |
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
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-
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