JPH09282890A - 昇圧回路を有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、安定したセンシング動作を行なう
センスアンプ回路を有する半導体記憶装置を提供するこ
とを目的とする。 【解決手段】 印加される第１電圧をさらに高電圧であ
る第２電圧に昇圧する回路２２と、第１電圧で動作する
メモリセルアレイ１１と、第１電圧で動作しアドレス信
号に応じてメモリセルアレイより一つのメモリセルを特
定するデコーダ１３、１８と、この第２電圧で動作し特
定されたメモリセルから与えられる電位から電位変化を
検出してメモリセルが記憶しているデータを読み出すセ
ンスアンプ２１と、を具備することを特徴とする半導体
記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 この発明は、半導体記憶装
置であり例えばＳＲＡＭに適用されるもので、データの
読出し精度向上のために電源電圧に昇圧回路を設けた半
導体記憶装置に関するものである。

【０００２】

【従来の技術】 複数個のスタティック型メモリセルを
マトリクス配置してなるスタティックＲＡＭ（以下ＳＲ
ＡＭと略記）において、メモリセルデータの出力によっ
て駆動される相補データ線及び相補コモンデータ線とこ
のデータ線に出力された微小信号を増幅するためのセン
スアンプ回路が設けられる。通常相補データ線にはＮチ
ャネル型ＭＯＳ（以下ＮＭＯＳと称する）が負荷素子と
して結合されるが、低電圧下で動作するＳＲＡＭではメ
モリセルの安定したデータ保持特性を考慮し、Ｐチャン
ネル型ＭＯＳ（以下ＰＭＯＳと称する）を負荷素子とし
て採用する場合が主流である。しかしＰＭＯＳを負荷素
子とした場合、相補データ線／相補コモンデータ線の振
幅動作が電源電圧レベル付近で行われるため、センスア
ンプから十分な増幅信号が得られないという問題がある
（詳細はIEEE Journal Nov.’９２のPage１１５１参
照）。

【０００３】従って、この問題を解消するため、相補コ
モンデータ線の電位を降下させて後段センスアンプに伝
えるレベルシフト回路が採用（センスアンプの多段構成
も一例）されるのが一般的である。尚、上記ＳＲＡＭを
構成する各回路には、外部より供給される電源電圧が一
様に供給されている。

【０００４】

【発明が解決しようとする課題】近年の製造技術の微細
化が進むなかで、素子への信頼性、電池を電源とするよ
うな応用機器への適用を考えると、ＳＲＡＭの内部電源
電圧及び消費電力は可能な限り少ないことが望ましい。
従って、今後はデバイスの低電圧化が進み、低電圧下で
も高速動作を実現できるＳＲＡＭが要求されることは必
須である。

【０００５】相補データ線に結合する負荷素子としてＰ
ＭＯＳを使用した場合、相補データ線が電源電圧レベル
付近で振幅動作を行うため、センスアンプの増幅動作が
得られない。そこで、十分な増幅動作を得るには、相補
コモンデータ線とセンスアンプ間にレベルシフト回路を
挿入することが行われる。しかし、レベルシフト回路で
のデータ転送時間が増えるため、結果的にはアクセスス
ピードの低下を招くという問題がある。このアクセスス
ピードの低下は、図４のタイミングチャートのに示され
ており、レベルシフト回路によるシフト時間ｔＬＳの分
だけスピードが低下する。

【０００６】本発明の目的は、高い増幅率かつ高速な回
路動作が得られ、電源電圧の低電圧化に好適なセンスア
ンプ動作、及びそれを備えた半導体記憶装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明の代表的なものの
概要を、以下に簡単に説明する。

【０００８】本発明は、スタティック型メモリセルから
のデータ読み出しによって相補的に変化される信号を差
動増幅するセンスアンプと、外部より供給される電源電
圧を昇圧して昇圧電圧を発生する昇圧回路を有し、セン
スアンプ（増幅回路）にはこの昇圧電圧を供給する。

【０００９】これらの構成によれば、相補データ線／相
補コモンデータ線の動作は、電源電圧レベル付近で行わ
れる一方、より高電位の供給電圧で動作するセンスアン
プは、より高い電位で動作しているため、センスアンプ
は十分な動作マージンを得るため、十分な増幅率を得る
ことができる。また、動作が安定するため、レベルシフ
ト回路の削除が可能となるので、これによりデータ転送
の高速化が可能となり、全体回路面積を縮小することも
可能となる。

【００１０】なお、この高速化は、図５のタイミングチ
ャートのセンスアンプ出力５６により示される。

【００１１】

【発明の実施の形態】以下、図面を用いて、本発明の発
明の実施の形態を詳細に説明する。

【００１２】図１は、本発明の一実施例であるスタティ
ックＲＡＭを示すブロックダイアグラムである。同図に
示されるＳＲＡＭは特に制限されないが、公知の半導体
集積回路製造技術によってシリコン基板などの一つの半
導体基板に形成されるものである。

【００１３】図１において、メモリセルアレイ１１は、
後に詳述するように、複数個のスタティック型メモリセ
ルをマトリクス配置してなるものである。メモリセルの
選択端子はロウ方向毎にワード線に結合され、メモリセ
ルのデータ入出力端子はカラム方向毎に相補データ線に
結合される。それぞれの相補データ線は、相補データ線
に１対１で結合された複数個のカラム選択スイッチを含
むデータ線スイッチ回路２０を介して相補コモンデータ
線に共通接続されている。外部より入力されるロウアド
レス信号Ｘ０乃至Ｘｎは、それに対応して配置された複
数のロウアドレスバッファ１２を介して後段のロウデコ
ーダ１３に伝達され、そこでデコードされる。図面上省
略されているが、ロウデコーダ１３の後段にはワードド
ライバが配置され、このワードドライバによって入力ア
ドレス信号に対応するワード線が選択レベルに駆動され
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。カラムアドレス信号
Ｙ０乃至Ｙｍは、それに対応して配置された複数のカラ
ムアドレスバッファ１７を介してカラムデコーダ１８に
伝達される。またカラムデコーダ１８は、これに供給さ
れるアドレス信号に対応するカラム選択スイッチ回路２
０をオン動作させて、上記選択された相補コモンデータ
線に導通する。このとき相補コモンデータ線の電位は、
増幅回路２１で増幅され、さらに複数の出力バッファ１
９を介して外部に出力可能とされる。出力データは、Ｄ
Ｏ０乃至ＤＯｉとされる。また入力バッファ１４に外部
から書き込みデータＤＩ０乃至ＤＩｉが与えられると、
ライトコントロール回路１５の制御下でカラム選択スイ
ッチ回路２０に伝達され、その書き込みデータに従って
相補コモンデータ線が駆動され、それによりアドレス信
号によって選択された相補データ線を介して所定のメモ
リセルにそのデータに応ずる電荷情報が蓄積される。

【００１４】上記コントロール回路１５には、ライトイ
ネーブル信号ＷＥ＊（＊はローアクティブ又は信号反転
を示す）、チップセレクト信号ＣＳ＊、アウトプットイ
ネーブル信号ＯＥ＊がそれらの信号に対応して配置され
たバッファ１６を介して入力されるようになっており、
そのような各種制御信号に従って書き込み制御が行われ
る。

【００１５】本発明のスタティックＲＡＭは、外部より
印加される電源電圧Ｖｃｃを所定のレベルにまで昇圧さ
せる昇圧回路２２及び昇圧制御回路２３を有している。
上記昇圧制御回路２３には、ライトイネーブル信号ＷＥ
＊、チップセレクト信号ＣＳ＊がそれらの信号に対応し
て配置されたバッファ１６を介して入力されるようにな
っており、そのような各種制御信号に従って昇圧制御が
行われる。昇圧回路２２は、上記昇圧制御回路２３から
の昇圧活性化信号を受けることにより外部より印加され
る電源電圧Ｖｃｃを所定のレベルまで昇圧させる。ここ
で昇圧された電圧Ｖｓａは昇圧回路２２の出力であり、
上記増幅回路２１へと供給される。従って増幅回路２１
の動作は、昇圧電圧Ｖｓａからグランドまでの電位間で
行われる。

【００１６】尚、スタティックＲＡＭを構成する増幅回
路２１以外の上記全回路には、外部より印加される電源
電圧Ｖｃｃが一様に供給される。従って、増幅回路２１
と昇圧回路２２以外の上記全回路の動作は電源電圧Ｖｃ
ｃからグランドまでの電位間で行われることとなる。

【００１７】このように増幅回路は電源電圧Ｖｃｃより
も高い昇圧電圧Ｖｓａにより動作されるため、相補コモ
ンデータ線が動作する電位に対してマージン（余裕）が
でき、これにより安定した高速の読出し動作を可能とす
る。

【００１８】図２は、本発明の昇圧回路からの電源電圧
により駆動されるＳＲＡＭ読出し回路の一例を示す回路
図である。

【００１９】この図２において、メモリセルアレイ１１
は、複数個のスタティック型メモリセルをマトリクス配
置してなり、そのうちの一つのメモリセル１１−１が代
表的に示されている。このメモリセル１１−１は、ＮＭ
ＯＳ３２，３３とそれの負荷抵抗Ｒ１，Ｒ２とが結合さ
れ、それにＮＭＯＳ３０，３１が結合されて成る。又、
ＮＭＯＳ３０，３１のゲート電極はワード線２７に結合
され、ワード線２７が選択レベルに駆動されることによ
ってＮＭＯＳ３０，３１がオンされ、それによってメモ
リセルが相補データ線６５，６６に導通されるようにな
っている。相補データ線６５，６６は、それぞれ負荷素
子としてのＰＭＯＳ２５，２６を介して電源電圧Ｖｃｃ
に結合される。

【００２０】このＰＭＯＳ２５，２６のゲート電極はグ
ランドレベルとされ、それにより相補データ線６５，６
６はこのＰＭＯＳ２５，２６をを介してプリチャージさ
れるようになっている。更に、この相補データ線６５，
６６は、図１のカラム選択スイッチ回路２０に含まれる
選択スイッチとしてのＰＭＯＳ３４，ＮＭＯＳ３５、及
びＰＭＯＳ３８，ＮＭＯＳ３９を介して相補コモンデー
タ線６３，６４に結合される。図１のカラムデコーダ１
８から出力される相補レベルのスイッチ制御信号は、上
記ＭＯＳ３４，３５，３８，３９のゲート電極に与えら
れ、上記ＭＯＳ３４，３５，３８，３９がオンされた場
合に当該相補データ線６５，６６が相補コモンデータ線
６３，６４に導通されるようになっている。そのような
導通により、相補データ線６５，６６に出力されたメモ
リセルデータが相補コモンデータ線６３，６４に伝達可
能とされる相補コモンデータ線６３，６４間のメモリセ
ルデータの信号レベル差、通常１ボルト以下と小さく、
そのため増幅回路２１で増幅して出力バッファ１９に伝
達される。

【００２１】増幅回路２１は、相補コモンデータ線間の
信号レベル差を増幅させるセンスアンプＭＳＡだけで構
成されている。上記センスアンプＭＳＡは（一例である
が）、ＮＭＯＳ５７，５８が入力初段とされ、このＮＭ
ＯＳ５７，５８の負荷としてＰＭＯＳ５３，５４が結合
され、このＰＭＯＳ５３，５４のゲート電極には回路に
流れる電流が一定となるようにフィードバックがかけら
れて構成されたシングルエンド型の電圧差動形増幅回路
である。上記ＰＭＯＳ５３，５４のソースは図１の昇圧
回路２２の出力である昇圧電圧Ｖｓａへと接続され、ま
た上記ＮＭＯＳ５７，５８のソースにはパワースイッチ
としてのＮＭＯＳ６０を介してグランドに共通接続され
る。このＮＭＯＳ６０は増幅回路活性化信号５９によっ
て動作制御され、当該増幅回路活性化信号５９がハイレ
ベルにアサートされた場合にＮＭＯＳ６０がオンされ、
上記ＮＭＯＳ５７，５８のソースがグランドに導通され
ることによってセンスアンプＭＳＡが動作可能状態とさ
れる。上記ＮＭＯＳ５８のドレインからセンスアンプＭ
ＳＡの出力が得られるようになっており、この出力が後
段に配置されたインバータ６１，６２の直列回路に伝達
されるようになっている。このインバータ６１，６２
は、図１のバッファ１９に属する。尚、ソースが電源電
圧Ｖｃｃに接続され、ドレインがセンスアンプＭＳＡの
出力５６に接続されたＰＭＯＳ５５は増幅回路活性化信
号５９によって動作制御される。このＰＭＯＳ５５は、
増幅回路２１が不活性状態のときに出力５６をハイレベ
ルに固定するためのものである。

【００２２】図５は、本発明を用いた半導体装置の読出
し動作を示すタイミングチャートである。上記した構成
において、図５を参照し以下に読取り動作を説明する。

【００２３】メモリセルのノード２８がローレベル，ノ
ード２９がハイレベルとなるように当該メモリセルにデ
ータが記憶されているものとすると、ワード線２７がロ
ーレベルからハイレベルに移行されＮＭＯＳトランジス
タ３０がオンされることによってＰＭＯＳ２５に電流が
流れる。このとき、カラム選択スイッチとしてのＭＯＳ
３４，３５，３８，３９がオンされた場合にはコモンデ
ータ線６３の電位が低下される。このとき、ノード２９
ハイレベルの関係でコモンデータ線６４の電位は電源電
圧Ｖｃｃレベルとされ、従って電源電圧Ｖｃｃレベル付
近にて、この相補コモンデータ線６３，６４間には電位
差が発生する。今、この相補コモンデータ線６３，６４
の電位差をΔＶとする。この電位差ΔＶは、後段のセン
スアンプＭＳＡの差動入力素子であるＮＭＯＳ５７，５
８へと伝達される。このとき、ＮＭＯＳ５７，５８のゲ
ート電極へ伝達される相補コモンデータ線６３，６４の
動作電位（約Ｖｃｃ）とセンスアンプＭＳＡへと供給さ
れる昇圧電圧Ｖｓａとの関係は、Ｖｃｃ＜Ｖｓａ（大体
Ｖｃｃ＊２＝Ｖｓａ）にある。従って、電源電圧Ｖｃｃ
レベル付近にて相補コモンデータ線６３，６４の電位差
ΔＶが起きても、ＮＭＯＳ５７，５８のオン抵抗比は大
きくなり、増幅率の増大が見込める。こうしてセンスア
ンプＭＳＡの出力ノード５６にはローレベルへと増幅さ
れたメモリセルデータが出力され、後段のインバータ６
１に伝達される。

【００２４】以上の手順により、メモリセル１１−１の
データが読み出されることとなる。

【００２５】又、図３は、一般的な昇圧回路の一例を示
す回路図である。

【００２６】図３において一例として挙げられる昇圧回
路は、クロックを発生するリングオッシレータ回路８０
と複数のインバータ、ＮＡＮＤゲート、ＮＯＲゲート、
ＮＭＯＳ、ＰＭＯＳ、及びコンデンサにより構成されて
いる。このような構成の昇圧回路２２は、昇圧回路制御
信号ＣＰを受けて動作するリングオッシレータ８０から
発生するクロックの周波数と、このクロックを受けて所
定電圧を昇圧させるカップリングコンデンサ９８の容量
との関係により昇圧速度が可変となる。

【００２７】図６は、この昇圧回路における動作タイミ
ングを示すタイミングチャートである。以下にこの昇圧
回路の昇圧動作を図６を参照して説明する。

【００２８】まず、昇圧回路が不活性状態にあるとき、
昇圧回路制御信号ＣＰがローレベルにアサートされてい
るためＮＡＮＤゲート８７はハイレベルを出力してい
る。よって、ＰＭＯＳ９１のゲート電極にはローレベル
が出力されるため昇圧ノードＨＶは供給電源電圧Ｖｃｃ
となる。また、ＰＭＯＳ９２がオフ、ＮＭＯＳ９６がオ
ンにより、ＮＭＯＳ９７のゲート電極にはローレベルが
出力され、ＮＭＯＳ９７はオフする。従って、ＰＭＯＳ
９３のしきい値をＶｔｐとするとＶｃｃ−Ｖｔｐのレベ
ルが昇圧回路の出力Ｖｓａから出力されている。

【００２９】今、昇圧回路制御信号ＣＰがハイレベルに
アサートされ、昇圧回路が活性状態になると、ＮＡＮＤ
ゲート８７の出力はハイレベルからローレベルに切り替
わる。よってＰＭＯＳ９１のゲート電極にはハイレベル
が出力されるためＰＭＯＳ９１はオフし、昇圧ノードＨ
Ｖは供給電源電圧Ｖｃｃを維持したままフローティング
ノードとなる。このときＰＭＯＳ９０がオンするため、
昇圧ノードＨＶはカップリングコンデンサ９８により電
源電圧Ｖｃｃレベルから昇圧電圧Ｖｃｃ＊２のレベルへ
と昇圧される。同時にＰＭＯＳ９２及びＮＭＯＳ９７が
オンしかつＰＭＯＳ９３がオンする。従って、昇圧ノー
ドＨＶの昇圧電圧が、昇圧回路の出力Ｖｓａから出力さ
れる。

【００３０】次に、リングオッシレータの動作よりＮＡ
ＮＤゲート８７の出力はローレベルからハイレベルへと
切り替わる。ＰＭＯＳ９０がオフしＮＭＯＳ９５がオン
するため、昇圧ノードＨＶはカップリングコンデンサ９
８により昇圧電圧Ｖｃｃ＊２のレベルからグランドレベ
ルへと引き下げられようとするが、ＰＭＯＳ９１のゲー
ト電極にはローレベルが出力されるため昇圧ノードＨＶ
は供給電源電圧Ｖｃｃまで降下して落ち着く。同時にＮ
ＭＯＳ９６及びＰＭＯＳ９４がオンすることによりＰＭ
ＯＳ９３のゲート電極にはＶｓａの電圧Ｖｃｃ＊２が出
力されるのでＰＭＯＳ９３はオフする。従って、昇圧回
路の出力Ｖｓａは昇圧電圧Ｖｃｃ＊２のレベルの出力を
維持する。

【００３１】又、この場合の供給電源電位Ｖｃｃの具体
的な値として、最も一般的に考えられるのは、半導体記
憶装置の外部端子から与えられる電源電位ＶＣＣを５Ｖ
として、この電源電位５Ｖを昇圧回路１７で昇圧した昇
圧電圧を約１０Ｖとする場合である。

【００３２】又、更に近年増加している電源電位とし
て、３ＶのＶＣＣで動作させる半導体記憶装置が考えら
れる。この場合の昇圧電圧の値は一例として約６Ｖが考
えられる。

【００３３】しかし、昇圧電圧は電源電位よりも大きけ
ればセンスアンプ回路の動作の安定性が得られるもので
あり、上記の電圧値の例に限定されることはない。

【００３４】なお、本発明は、ＳＲＡＭに限るものでは
なく、センスアンプ回路を有する半導体記憶装置であれ
ば、同様の主旨で実施が可能であることは言うまでもな
い。

【００３５】本発明は、上記した主旨に基づき以下のよ
うな８つの態様を含むものである。

【００３６】態様１ 約５Ｖ電圧が印加される電源入力
端子；と、リングオッシレータ回路によりクロックを発
生して昇圧動作を行なう昇圧回路であって、前記電源入
力端子から前記約５Ｖ電圧を供給され、これをさらに高
電圧である約６Ｖ電圧に昇圧する昇圧回路；と、前記約
６Ｖ電圧が供給されることで動作し、外部のメモリセル
から与えられる電位から電位変化を検出し、この電位変
化により前記メモリセルが記憶しているデータを読み出
す手段；と、を具備することを特徴とするセンスアンプ
回路。

【００３７】態様２ 約３Ｖ電圧が印加される電源入力
端子；と、リングオッシレータ回路によりクロックを発
生して昇圧動作を行なう昇圧回路であって、前記電源入
力端子から前記約３Ｖ電圧を供給され、これをさらに高
電圧である約４Ｖ電圧に昇圧する昇圧回路；と、前記約
４Ｖ電圧が供給されることで動作し、外部のメモリセル
から与えられる電位から電位変化を検出し、この電位変
化により前記メモリセルが記憶しているデータを読み出
す手段；と、を具備することを特徴とするセンスアンプ
回路。

【００３８】態様３ 第１所定電圧が印加される電源入
力手段；と、前記電源入力手段から前記第１所定電圧を
供給され、これをさらに高電圧である第２所定電圧に昇
圧する手段；と、前記第１所定電圧が供給されることで
動作し、データを記憶する複数のメモリセルがマトリッ
クス状に構成されるメモリセルアレイ；と、前記第１所
定電圧が供給されることで動作し、アドレス信号に応じ
て前記メモリセルアレイより一つのメモリセルを特定す
る手段；と、前記第２所定電圧が供給されることで動作
し、前記特定されたメモリセルから与えられる電位から
電位変化を検出し、この電位変化により前記メモリセル
が記憶しているデータを読み出す手段；と、を具備する
ことを特徴とする半導体記憶装置。

【００３９】態様４ 第１所定電圧が印加される電源入
力手段；と、リングオッシレータ回路によりクロックを
発生して昇圧動作を行なう昇圧回路であって、前記電源
入力手段から前記第１所定電圧を供給され、これをさら
に高電圧である第２所定電圧に昇圧する昇圧回路；と、
前記第１所定電圧が供給されることで動作し、データを
記憶する複数のメモリセルがマトリックス状に構成され
るメモリセルアレイ；と、前記第１所定電圧が供給され
ることで動作し、アドレス信号に応じて前記メモリセル
アレイより一つのメモリセルを特定する手段；と、前記
第２所定電圧が供給されることで動作し、前記特定され
たメモリセルから与えられる電位から電位変化を検出
し、この電位変化により前記メモリセルが記憶している
データを読み出す手段；と、を具備することを特徴とす
る半導体記憶装置。

【００４０】態様５ 約５Ｖ電圧が印加される電源入力
端子；と、リングオッシレータ回路によりクロックを発
生して昇圧動作を行なう昇圧回路であって、前記電源入
力端子から前記約５Ｖ電圧を供給され、これをさらに高
電圧である第約６Ｖ電圧に昇圧する昇圧回路；と、前記
約５Ｖ電圧が供給されることで動作し、データを記憶す
る複数のメモリセルがマトリックス状に構成されるメモ
リセルアレイ；と、前記約５Ｖ電圧が供給されることで
動作し、アドレス信号に応じて前記メモリセルアレイよ
り一つのメモリセルを特定する手段；と、前記約６Ｖ電
圧が供給されることで動作し、前記特定されたメモリセ
ルから与えられる電位から電位変化を検出し、この電位
変化により前記メモリセルが記憶しているデータを読み
出す手段；と、を具備することを特徴とする半導体記憶
装置。

【００４１】態様６ 約３Ｖ電圧が印加される電源入力
端子；と、リングオッシレータ回路によりクロックを発
生して昇圧動作を行なう昇圧回路であって、前記電源入
力端子から前記約３Ｖ電圧を供給され、これをさらに高
電圧である約４Ｖ電圧に昇圧する昇圧回路；と、前記約
３Ｖ電圧が供給されることで動作し、データを記憶する
複数のメモリセルがマトリックス状に構成されるメモリ
セルアレイ；と、前記約３Ｖ電圧が供給されることで動
作し、アドレス信号に応じて前記メモリセルアレイより
一つのメモリセルを特定する手段；と、前記約４Ｖ電圧
が供給されることで動作し、前記特定されたメモリセル
から与えられる電位から電位変化を検出し、この電位変
化により前記メモリセルが記憶しているデータを読み出
す手段；と、を具備することを特徴とする半導体記憶装
置。

【００４２】態様７ 第１所定電圧が印加される電源入
力手段；と、昇圧を行なうべく昇圧制御信号を発生する
手段；と、前記昇圧制御信号を受けこれに応じて、前記
電源入力手段から供給された前記第１所定電圧をさらに
高電圧である第２所定電圧に昇圧する手段；と、前記第
１所定電圧が供給されることで動作し、データを記憶す
る複数のメモリセルがマトリックス状に構成されるメモ
リセルアレイ；と、前記第１所定電圧が供給されること
で動作し、アドレス信号に応じて前記メモリセルアレイ
より一つのメモリセルを特定する手段；と、前記第２所
定電圧が供給されることで動作し、前記特定されたメモ
リセルから与えられる電位から電位変化を検出し、この
電位変化により前記メモリセルが記憶しているデータを
読み出す手段；と、を具備することを特徴とする半導体
記憶装置。

【００４３】態様８ 第１所定電圧が印加される電源入
力手段；と、昇圧を行なうべく昇圧制御信号を発生する
手段；と、前記昇圧制御信号を受けこれに応じてリング
オッシレータ回路によりクロックを発生して昇圧動作を
行なう昇圧回路であって、前記電源入力手段から前記第
１所定電圧を供給され、これをさらに高電圧である第２
所定電圧に昇圧する昇圧回路；と、前記第１所定電圧が
供給されることで動作し、データを記憶する複数のメモ
リセルがマトリックス状に構成されるメモリセルアレ
イ；と、前記第１所定電圧が供給されることで動作し、
アドレス信号に応じて前記メモリセルアレイより一つの
メモリセルを特定する手段；と、前記第２所定電圧が供
給されることで動作し、前記特定されたメモリセルから
与えられる電位から電位変化を検出し、この電位変化に
より前記メモリセルが記憶しているデータを読み出す手
段；と、を具備することを特徴とする半導体記憶装置。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
電源電位を昇圧した昇圧電圧でセンスアンプ回路を駆動
させるため、メモリセルからの電源電位付近のデータに
対しても安定した読み出し動作を実現することができ、
データの降圧回路を設ける等の必要のない半導体記憶装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明の昇圧回路を有する半導体記憶装置の一
例を示すブロック図。

【図２】本発明の昇圧回路からの電源電圧により駆動さ
れるＳＲＡＭ読出し回路の一例を示す回路図。

【図３】本発明の半導体記憶装置に用いる昇圧回路の一
例を示す回路図。

【図４】従来の半導体装置の読出し動作を示すタイミン
グチャート。

【図５】本発明を用いた半導体装置の読出し動作を示す
タイミングチャート。

【図６】本発明に用いられる昇圧回路の動作タイミング
を示すタイミングチャート。

【図７】従来の半導体記憶装置を示すブロックダイアグ
ラム。

【図８】従来の半導体記憶装置の読出し回路の一例を示
す回路図。

【符号の説明】

１１… メモリセルアレイ ２１… センスアンプ回路 １３… ロウデコーダ １５… ライトコントロール回路 １８… カラムデコーダ ２２… 昇圧回路 ２３… 昇圧制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１所定電圧が印加される電源入力手
   段；と、 前記電源入力手段から前記第１所定電圧を供給され、こ
   れをさらに高電圧である第２所定電圧に昇圧する手段；
   と、 前記第２所定電圧が供給されることで動作し、外部のメ
   モリセルから与えられる電位から電位変化を検出し、こ
   の電位変化により前記メモリセルが記憶しているデータ
   を読み出す手段；と、を具備することを特徴とするセン
   スアンプ回路。
2. 【請求項２】 第１所定電圧が印加される電源入力手
   段；と、 リングオッシレータ回路によりクロックを発生して昇圧
   動作を行なう昇圧回路であって、前記電源入力手段から
   前記第１所定電圧を供給され、これをさらに高電圧であ
   る第２所定電圧に昇圧する昇圧回路；と、 前記第２所定電圧が供給されることで動作し、外部のメ
   モリセルから与えられる電位から電位変化を検出し、こ
   の電位変化により前記メモリセルが記憶しているデータ
   を読み出す手段；と、を具備することを特徴とするセン
   スアンプ回路。
3. 【請求項３】 第１所定電圧が印加される電源入力手
   段；と、 昇圧を行なうべく昇圧制御信号を発生する手段；と、 前記昇圧制御信号を受けこれに応じてリングオッシレー
   タ回路によりクロックを発生して昇圧動作を行なう昇圧
   回路であって、前記電源入力手段から前記第１所定電圧
   を供給され、これをさらに高電圧である第２所定電圧に
   昇圧する昇圧回路；と、 前記第２所定電圧が供給されることで動作し、外部のメ
   モリセルから与えられる電位から電位変化を検出し、こ
   の電位変化により前記メモリセルが記憶しているデータ
   を読み出す手段；と、を具備することを特徴とするセン
   スアンプ回路。