JP3351643B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- G—PHYSICS
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- G—PHYSICS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
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Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に係
り、特にゲートアレイやスタンダードセルを用いて構成
されるロジック回路と混載される半導体メモリマクロを
用いた半導体メモリ装置及びその製造方法に関する。
り、特にゲートアレイやスタンダードセルを用いて構成
されるロジック回路と混載される半導体メモリマクロを
用いた半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】１チップ化された従来のロジック混載半
導体メモリ装置について図１５を用いて説明する。この
ロジック混載半導体メモリ装置はゲートアレイやスタン
ダードセルを用いて構成されたロジック部と半導体メモ
リマクロ（以下、単にメモリマクロと称する）とを同一
半導体チップ上に集積したものであり、図１５はその代
表例であるエンベデッドメモリを示している。
導体メモリ装置について図１５を用いて説明する。この
ロジック混載半導体メモリ装置はゲートアレイやスタン
ダードセルを用いて構成されたロジック部と半導体メモ
リマクロ（以下、単にメモリマクロと称する）とを同一
半導体チップ上に集積したものであり、図１５はその代
表例であるエンベデッドメモリを示している。
【０００３】図において、半導体チップ 150の周囲には
パッド、Ｉ／Ｏ（入出力回路）部 151が配置されてい
る。また、このパッド、Ｉ／Ｏ部 151の内側には各種制
御回路が構成されたゲートアレイ部 156が配置されてい
る。このゲートアレイ部 156とは、予め半導体基板にＰ
チャネル、ＮチャネルＭＯＳトランジスタを多数形成し
ておき、半導体集積回路の製造工程の最終工程の一つで
ある配線形成工程の際に、これらＭＯＳトランジスタの
ソース、ドレイン及びゲート間に所望の配線を施すこと
によって任意の機能を持つように構成されるものであ
る。なお、このゲートアレイ部 156の代わりスタンダー
ドセル部が設けられる場合もある。
パッド、Ｉ／Ｏ（入出力回路）部 151が配置されてい
る。また、このパッド、Ｉ／Ｏ部 151の内側には各種制
御回路が構成されたゲートアレイ部 156が配置されてい
る。このゲートアレイ部 156とは、予め半導体基板にＰ
チャネル、ＮチャネルＭＯＳトランジスタを多数形成し
ておき、半導体集積回路の製造工程の最終工程の一つで
ある配線形成工程の際に、これらＭＯＳトランジスタの
ソース、ドレイン及びゲート間に所望の配線を施すこと
によって任意の機能を持つように構成されるものであ
る。なお、このゲートアレイ部 156の代わりスタンダー
ドセル部が設けられる場合もある。
【０００４】また、上記ゲートアレイ部 156の中央部に
はメモリとしての機能を持つメモリマクロ 157及び任意
の回路機能を持つマクロセル 158、 159が設けられてい
る。これらメモリマクロやマクロセルは、予め用意され
たライブラリと称される回路モジュールの中から選択さ
れて配置形成されるものであり、マクロセルとしては例
えばＰＬＬ（Phase Locked Loop ）回路モジュール等が
ある。
はメモリとしての機能を持つメモリマクロ 157及び任意
の回路機能を持つマクロセル 158、 159が設けられてい
る。これらメモリマクロやマクロセルは、予め用意され
たライブラリと称される回路モジュールの中から選択さ
れて配置形成されるものであり、マクロセルとしては例
えばＰＬＬ（Phase Locked Loop ）回路モジュール等が
ある。
【０００５】また、上記メモリマクロ 157の記憶容量は
チップの用途に応じて定められ、従来では図１６に示す
ようにこのメモリマクロ 157を複数のサブメモリマクロ
160で構成するようにしている。この例では、メモリマ
クロ 157は４つのサブメモリマクロ（サブメモリマクロ
１〜４） 160で構成されている。これら各サブマクロ16
0はそれぞれ独立したメモリとしての機能を有してい
る。すなわち、各サブマクロは、アドレス入力ｉ（ｉ＝
１〜４）及び制御信号ｉが供給されることによってデー
タ入出力ｉを行う。そして、例えば８Ｍビットの記憶容
量のメモリマクロが必要な場合には、各サブマクロの記
憶容量を例えば２Ｍビットとして４つのサブメモリマク
ロを組み合わせればよい。このようにすれば、多種の記
憶容量のメモリマクロを短い設計期間で提供することが
できる。
チップの用途に応じて定められ、従来では図１６に示す
ようにこのメモリマクロ 157を複数のサブメモリマクロ
160で構成するようにしている。この例では、メモリマ
クロ 157は４つのサブメモリマクロ（サブメモリマクロ
１〜４） 160で構成されている。これら各サブマクロ16
0はそれぞれ独立したメモリとしての機能を有してい
る。すなわち、各サブマクロは、アドレス入力ｉ（ｉ＝
１〜４）及び制御信号ｉが供給されることによってデー
タ入出力ｉを行う。そして、例えば８Ｍビットの記憶容
量のメモリマクロが必要な場合には、各サブマクロの記
憶容量を例えば２Ｍビットとして４つのサブメモリマク
ロを組み合わせればよい。このようにすれば、多種の記
憶容量のメモリマクロを短い設計期間で提供することが
できる。
【０００６】図１７は図１６のサブメモリマクロの従来
の構成例を示したものである。この例では上記サブメモ
リマクロ 160としてＤＲＡＭ構成のものが使用されてい
る。このサブメモリマクロは、図示しない多数のＤＲＡ
Ｍメモリセルが設けられたＤＲＡＭメモリセルアレイ2
1、ローアドレスバッファ22、ロー系制御回路23、ロー
デコーダ24、カラムアドレスバッファ25、カラム系制御
回路26、カラムデコーダ27、センスアンプ回路28、カラ
ムゲート回路29、データ入出力バッファ30、ワード線昇
圧回路31及び直流電位発生回路32等で構成されている。
の構成例を示したものである。この例では上記サブメモ
リマクロ 160としてＤＲＡＭ構成のものが使用されてい
る。このサブメモリマクロは、図示しない多数のＤＲＡ
Ｍメモリセルが設けられたＤＲＡＭメモリセルアレイ2
1、ローアドレスバッファ22、ロー系制御回路23、ロー
デコーダ24、カラムアドレスバッファ25、カラム系制御
回路26、カラムデコーダ27、センスアンプ回路28、カラ
ムゲート回路29、データ入出力バッファ30、ワード線昇
圧回路31及び直流電位発生回路32等で構成されている。
【０００７】ここで、上記直流電位発生回路32はＤＲＡ
Ｍ特有の回路であり、例えば３種類の直流電位ＶBB、Ｖ
BL、ＶPLを発生する。上記直流電位ＶBBは半導体基板の
Ｐウエル領域内に作り込まれるＮチャネルＭＯＳトラン
ジスタの閾値電圧を所定値に制御するためにＰウエル領
域に供給されるバイアス電位であり、上記直流電位ＶBL
はビット線充電用の電位であり、上記直流電位ＶPLはＤ
ＲＡＭメモリセルを構成するキャパシタのプレート電極
に供給される電位である。このような３種の直流電位Ｖ
BB、ＶPL、ＶBLを発生する直流電位発生回路32やワード
線電位を生成するワード線昇圧回路31は、上記各サブメ
モリマクロ 160内にそれぞれ設けられている。
Ｍ特有の回路であり、例えば３種類の直流電位ＶBB、Ｖ
BL、ＶPLを発生する。上記直流電位ＶBBは半導体基板の
Ｐウエル領域内に作り込まれるＮチャネルＭＯＳトラン
ジスタの閾値電圧を所定値に制御するためにＰウエル領
域に供給されるバイアス電位であり、上記直流電位ＶBL
はビット線充電用の電位であり、上記直流電位ＶPLはＤ
ＲＡＭメモリセルを構成するキャパシタのプレート電極
に供給される電位である。このような３種の直流電位Ｖ
BB、ＶPL、ＶBLを発生する直流電位発生回路32やワード
線電位を生成するワード線昇圧回路31は、上記各サブメ
モリマクロ 160内にそれぞれ設けられている。
【０００８】しかしながら、これら直流電位発生回路32
及びワード線昇圧回路31は、一般に、半導体チップ上で
大きな面積を必要とする。このために、従来技術による
サブメモリマクロ及びこれを用いて構成されたメモリマ
クロは面積が大きくなり、チップコストを増大させると
いう問題点を持っている。
及びワード線昇圧回路31は、一般に、半導体チップ上で
大きな面積を必要とする。このために、従来技術による
サブメモリマクロ及びこれを用いて構成されたメモリマ
クロは面積が大きくなり、チップコストを増大させると
いう問題点を持っている。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、短
い設計期間で任意の記憶容量が実現でき、かつ半導体チ
ップ上でそれ程大きな面積を必要とせずにチップコスト
が低減できるメモリマクロ方式の半導体メモリ装置及び
その製造方法を提供することにある。
な事情を考慮してなされたものであり、その目的は、短
い設計期間で任意の記憶容量が実現でき、かつ半導体チ
ップ上でそれ程大きな面積を必要とせずにチップコスト
が低減できるメモリマクロ方式の半導体メモリ装置及び
その製造方法を提供することにある。
【００１０】
【課題を解決するための手段】この発明の半導体メモリ
装置は、ゲートアレイもしくはスタンダードセルを用い
て構成された論理回路部と、それぞれＮビットの記憶容
量を持つメモリセルアレイとこのメモリセルアレイの中
から任意のメモリセルを選択する選択手段とを少なくと
も有する複数のサブメモリマクロと、上記複数のサブメ
モリマクロが動作する際に必要とする各種直流電位を発
生する直流電位発生手段を少なくとも有する制御部マク
ロとを具備し、２個以上の上記サブメモリマクロと上記
制御部マクロとを組み合わせることにより、Ｎビットの
任意の正数倍の総記憶容量を持つメモリを１チップで構
成するようにしたことを特徴とする。
装置は、ゲートアレイもしくはスタンダードセルを用い
て構成された論理回路部と、それぞれＮビットの記憶容
量を持つメモリセルアレイとこのメモリセルアレイの中
から任意のメモリセルを選択する選択手段とを少なくと
も有する複数のサブメモリマクロと、上記複数のサブメ
モリマクロが動作する際に必要とする各種直流電位を発
生する直流電位発生手段を少なくとも有する制御部マク
ロとを具備し、２個以上の上記サブメモリマクロと上記
制御部マクロとを組み合わせることにより、Ｎビットの
任意の正数倍の総記憶容量を持つメモリを１チップで構
成するようにしたことを特徴とする。
【００１１】この発明の半導体メモリ装置は、ゲートア
レイもしくはスタンダートセルを用いて構成された論理
回路部と、それぞれ行方向、列方向に配列されたワード
線及びビット線と、これらワード線及びビット線に接続
されたＮ個のメモリセルからなりＮビットの記憶容量を
持つメモリセルアレイと、このメモリセルアレイの中か
ら任意のメモリセルを選択する選択手段とを少なくとも
有する複数のサブメモリマクロと、上記複数のサブメモ
リマクロのワード線に供給するためのワード線電位を発
生するワード線電位発生手段を少なくとも有する制御部
マクロとを具備し、２個以上の上記サブメモリマクロと
上記制御部マクロとを組み合わせることにより、Ｎビッ
トの任意の正数倍の総記憶容量を持つメモリを１チップ
で構成するようにしたことを特徴とする。
レイもしくはスタンダートセルを用いて構成された論理
回路部と、それぞれ行方向、列方向に配列されたワード
線及びビット線と、これらワード線及びビット線に接続
されたＮ個のメモリセルからなりＮビットの記憶容量を
持つメモリセルアレイと、このメモリセルアレイの中か
ら任意のメモリセルを選択する選択手段とを少なくとも
有する複数のサブメモリマクロと、上記複数のサブメモ
リマクロのワード線に供給するためのワード線電位を発
生するワード線電位発生手段を少なくとも有する制御部
マクロとを具備し、２個以上の上記サブメモリマクロと
上記制御部マクロとを組み合わせることにより、Ｎビッ
トの任意の正数倍の総記憶容量を持つメモリを１チップ
で構成するようにしたことを特徴とする。
【００１２】この発明の半導体メモリ装置は、ゲートア
レイもしくはスタンダートセルを用いて構成された論理
回路部と、それぞれＮビットの記憶容量を持つメモリセ
ルアレイと、このメモリセルアレイの中から任意のメモ
リセルを選択する選択手段と、テスト制御信号を受けて
メモリセルアレイ内のメモリセルに対するデータの読み
書きが行われる通常の動作モードとメモリセルアレイ内
の不良メモリセルのスクリーニングもしくは故障検出を
行うためのテストモードとを切り替える制御を行うテス
トモード切替制御手段とを少なくとも有する複数のサブ
メモリマクロと、上記複数のサブメモリマクロの動作モ
ードを決定するための上記テスト制御信号を入力信号に
基づいて発生するテスト回路を少なくとも有する制御部
マクロとを具備し、２個以上の上記サブメモリマクロと
上記制御部マクロとを組み合わせることにより、Ｎビッ
トの任意の正数倍の総記憶容量を持つメモリを１チップ
で構成するようにしたことを特徴とする。
レイもしくはスタンダートセルを用いて構成された論理
回路部と、それぞれＮビットの記憶容量を持つメモリセ
ルアレイと、このメモリセルアレイの中から任意のメモ
リセルを選択する選択手段と、テスト制御信号を受けて
メモリセルアレイ内のメモリセルに対するデータの読み
書きが行われる通常の動作モードとメモリセルアレイ内
の不良メモリセルのスクリーニングもしくは故障検出を
行うためのテストモードとを切り替える制御を行うテス
トモード切替制御手段とを少なくとも有する複数のサブ
メモリマクロと、上記複数のサブメモリマクロの動作モ
ードを決定するための上記テスト制御信号を入力信号に
基づいて発生するテスト回路を少なくとも有する制御部
マクロとを具備し、２個以上の上記サブメモリマクロと
上記制御部マクロとを組み合わせることにより、Ｎビッ
トの任意の正数倍の総記憶容量を持つメモリを１チップ
で構成するようにしたことを特徴とする。
【００１３】
【作用】この発明の半導体メモリ装置では、直流電位発
生手段を少なくとも有する制御部マクロ又はワード線電
位を発生するワード線電位発生手段を少なくとも有する
制御部マクロ又はテスト回路を少なくとも有する制御部
マクロをサブメモリマクロと組み合わせて集積化するこ
とにより、半導体チップ上で大きな面積を必要とする直
流電位発生手段又はワード線電位発生手段は、制御部マ
クロのみに設ければ良く、各サブメモリマクロには設け
る必要がなくなるために、半導体チップ上でそれ程大き
な面積を必要とせず、チップコストが低減できる。
生手段を少なくとも有する制御部マクロ又はワード線電
位を発生するワード線電位発生手段を少なくとも有する
制御部マクロ又はテスト回路を少なくとも有する制御部
マクロをサブメモリマクロと組み合わせて集積化するこ
とにより、半導体チップ上で大きな面積を必要とする直
流電位発生手段又はワード線電位発生手段は、制御部マ
クロのみに設ければ良く、各サブメモリマクロには設け
る必要がなくなるために、半導体チップ上でそれ程大き
な面積を必要とせず、チップコストが低減できる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明に係る半導体メモリ装置の
第１の実施例を示すブロック図である。この実施例の半
導体メモリ装置は、従来と同様にロジック回路と半導体
メモリマクロとを同一半導体チップ上に混載して形成さ
れるものであるが、図１ではそのうちのメモリマクロ付
近の構成のみを示している。メモリマクロ10はそれぞれ
独立したメモリとしての機能を有し、一列に配置された
第１ないし第４のサブメモリマクロ11〜14で構成されて
いる。また、第２のサブメモリマクロ12と第３のサブメ
モリマクロ13との間には制御部マクロ15が配置されてい
る。
り説明する。図１はこの発明に係る半導体メモリ装置の
第１の実施例を示すブロック図である。この実施例の半
導体メモリ装置は、従来と同様にロジック回路と半導体
メモリマクロとを同一半導体チップ上に混載して形成さ
れるものであるが、図１ではそのうちのメモリマクロ付
近の構成のみを示している。メモリマクロ10はそれぞれ
独立したメモリとしての機能を有し、一列に配置された
第１ないし第４のサブメモリマクロ11〜14で構成されて
いる。また、第２のサブメモリマクロ12と第３のサブメ
モリマクロ13との間には制御部マクロ15が配置されてい
る。
【００１５】上記制御部マクロ15には、上記各サブメモ
リマクロが動作する際に必要とする各種直流電位を発生
する直流電位発生回路、上記各サブメモリマクロのワー
ド線に供給するためのワード線電位を発生するワード線
電位発生回路、上記各サブメモリマクロの動作モードを
決定するためのテスト制御信号を入力信号に基づいて発
生するテスト回路等が設けられる。そして、この制御部
マクロ15で発生される各種電位や信号が上記第１ないし
第４のサブメモリマクロ11〜14に供給される。これらの
各サブメモリマクロはそれぞれ、例えば２Ｍビットの記
憶容量を有しており、４個のサブメモリマクロ11〜14で
８Ｍビットの総記憶容量が得られる。
リマクロが動作する際に必要とする各種直流電位を発生
する直流電位発生回路、上記各サブメモリマクロのワー
ド線に供給するためのワード線電位を発生するワード線
電位発生回路、上記各サブメモリマクロの動作モードを
決定するためのテスト制御信号を入力信号に基づいて発
生するテスト回路等が設けられる。そして、この制御部
マクロ15で発生される各種電位や信号が上記第１ないし
第４のサブメモリマクロ11〜14に供給される。これらの
各サブメモリマクロはそれぞれ、例えば２Ｍビットの記
憶容量を有しており、４個のサブメモリマクロ11〜14で
８Ｍビットの総記憶容量が得られる。
【００１６】また、上記第１ないし第４のサブメモリマ
クロ11〜14及び制御部マクロ15に隣接して配線部16が設
けられている。この配線部16内には図示しない複数の配
線が設けられており、これらの配線を経由して、上記制
御部マクロ15で発生される各種電位や信号及び半導体チ
ップ内部で発生される各種信号が上記第１ないし第４の
サブメモリマクロ11〜14に、また、半導体チップ内部で
発生される信号が制御部マクロ15にそれぞれ供給される
ようになっている。
クロ11〜14及び制御部マクロ15に隣接して配線部16が設
けられている。この配線部16内には図示しない複数の配
線が設けられており、これらの配線を経由して、上記制
御部マクロ15で発生される各種電位や信号及び半導体チ
ップ内部で発生される各種信号が上記第１ないし第４の
サブメモリマクロ11〜14に、また、半導体チップ内部で
発生される信号が制御部マクロ15にそれぞれ供給される
ようになっている。
【００１７】このように、上記実施例の半導体メモリ装
置は、４個のサブメモリマクロと１個の制御部マクロと
を組み合わせて構成されている。図２は上記第１の実施
例の発明の第１の変形例を示すブロック図である。この
変形例の半導体メモリ装置は、２個のサブメモリマク
ロ、つまり第１及び第２のサブメモリマクロ11、12と１
個の制御部マクロ15とを組み合わせて構成されている。
すなわち、この第１の変形例の半導体メモリ装置は、第
１の実施例とはサブメモリマクロの個数が異なり、メモ
リとしての記憶容量が図１の半分にされている例であ
る。この場合、制御部マクロ15は第１及び第２のサブメ
モリマクロ11、12の間に配置されている。
置は、４個のサブメモリマクロと１個の制御部マクロと
を組み合わせて構成されている。図２は上記第１の実施
例の発明の第１の変形例を示すブロック図である。この
変形例の半導体メモリ装置は、２個のサブメモリマク
ロ、つまり第１及び第２のサブメモリマクロ11、12と１
個の制御部マクロ15とを組み合わせて構成されている。
すなわち、この第１の変形例の半導体メモリ装置は、第
１の実施例とはサブメモリマクロの個数が異なり、メモ
リとしての記憶容量が図１の半分にされている例であ
る。この場合、制御部マクロ15は第１及び第２のサブメ
モリマクロ11、12の間に配置されている。
【００１８】図３は上記第１の実施例の発明の第２の変
形例を示すブロック図である。この変形例の半導体メモ
リ装置は、１個のサブメモリマクロ11と１個の制御部マ
クロ15とを組み合わせて構成されている。すなわち、こ
の第２の変形例の半導体メモリ装置は、第１の実施例と
はサブメモリマクロの個数が異なり、メモリとしての記
憶容量が図２のさらに半分にされている例である。この
場合、制御部マクロ15はサブメモリマクロ11に隣接して
配置されている。
形例を示すブロック図である。この変形例の半導体メモ
リ装置は、１個のサブメモリマクロ11と１個の制御部マ
クロ15とを組み合わせて構成されている。すなわち、こ
の第２の変形例の半導体メモリ装置は、第１の実施例と
はサブメモリマクロの個数が異なり、メモリとしての記
憶容量が図２のさらに半分にされている例である。この
場合、制御部マクロ15はサブメモリマクロ11に隣接して
配置されている。
【００１９】このように、上記第１及び第２の変形例を
含む上記第１の実施例の半導体メモリ装置は、メモリマ
クロの必要な記憶容量に応じて、１個ないし４個のサブ
メモリマクロと制御部マクロ及び配線部を組み合わせて
構成されている。このため、予めサブメモリマクロと制
御部マクロとを設計してライブラリ化しておけば、任意
の記憶容量のメモリマクロを短い設計期間（実質的には
配線部のみ設計すれば良い）で実現できるという従来技
術の特長は失われることなく、そのまま維持できる。し
かも、上記実施例では、半導体チップ上で大きな面積を
必要とする直流電位発生回路やワード線電位発生回路
が、制御部マクロのみに設けられており、各サブメモリ
マクロには設けていないために、メモリマクロは半導体
チップ上でそれ程大きな面積を必要とせず、チップコス
トが低減できる。
含む上記第１の実施例の半導体メモリ装置は、メモリマ
クロの必要な記憶容量に応じて、１個ないし４個のサブ
メモリマクロと制御部マクロ及び配線部を組み合わせて
構成されている。このため、予めサブメモリマクロと制
御部マクロとを設計してライブラリ化しておけば、任意
の記憶容量のメモリマクロを短い設計期間（実質的には
配線部のみ設計すれば良い）で実現できるという従来技
術の特長は失われることなく、そのまま維持できる。し
かも、上記実施例では、半導体チップ上で大きな面積を
必要とする直流電位発生回路やワード線電位発生回路
が、制御部マクロのみに設けられており、各サブメモリ
マクロには設けていないために、メモリマクロは半導体
チップ上でそれ程大きな面積を必要とせず、チップコス
トが低減できる。
【００２０】次に上記第１の実施例の半導体メモリ装置
の詳細な回路構成について説明する。図４はその一例と
して、前記図２に示した第１の実施例の第１の変形例、
すなわち、サブメモリマクロが２個設けられている場合
の半導体メモリ装置の詳細な回路構成を示している。な
お、サブメモリマクロとして、ＤＲＡＭ構成のものが使
用されている。
の詳細な回路構成について説明する。図４はその一例と
して、前記図２に示した第１の実施例の第１の変形例、
すなわち、サブメモリマクロが２個設けられている場合
の半導体メモリ装置の詳細な回路構成を示している。な
お、サブメモリマクロとして、ＤＲＡＭ構成のものが使
用されている。
【００２１】第１のサブメモリマクロ11内には、前記図
１７に示す従来のものと同様に、図示しない多数のＤＲ
ＡＭメモリセルが設けられたＤＲＡＭメモリセルアレイ
21、ローアドレスバッファ22、ロー系制御回路23、ロー
デコーダ24、カラムアドレスバッファ25、カラム系制御
回路26、カラムデコーダ27、センスアンプ回路28、カラ
ムゲート回路29、データ入出力バッファ30が設けられて
いる。
１７に示す従来のものと同様に、図示しない多数のＤＲ
ＡＭメモリセルが設けられたＤＲＡＭメモリセルアレイ
21、ローアドレスバッファ22、ロー系制御回路23、ロー
デコーダ24、カラムアドレスバッファ25、カラム系制御
回路26、カラムデコーダ27、センスアンプ回路28、カラ
ムゲート回路29、データ入出力バッファ30が設けられて
いる。
【００２２】上記ＤＲＡＭメモリセルアレイ21内には図
示しない複数のワード線と複数対のビット線とが設けら
れており、これらワード線とビット線対との各交点に図
示しないＤＲＡＭメモリセルが接続されている。
示しない複数のワード線と複数対のビット線とが設けら
れており、これらワード線とビット線対との各交点に図
示しないＤＲＡＭメモリセルが接続されている。
【００２３】上記ローアドレスバッファ22は、ローアド
レス入力１とロー系制御回路23からの出力に応じて上記
ローデコーダ24に内部ローアドレスを供給する。上記ロ
ー系制御回路23は、ローアドレスストローブ信号／ＲＡ
Ｓを受け、上記ローアドレスバッファ22で上記ローアド
レス入力１を取り込むためのタイミング制御信号を上記
ローアドレスバッファ22に出力する。
レス入力１とロー系制御回路23からの出力に応じて上記
ローデコーダ24に内部ローアドレスを供給する。上記ロ
ー系制御回路23は、ローアドレスストローブ信号／ＲＡ
Ｓを受け、上記ローアドレスバッファ22で上記ローアド
レス入力１を取り込むためのタイミング制御信号を上記
ローアドレスバッファ22に出力する。
【００２４】上記ローデコーダ24は、上記ローデコーダ
24のデコード出力に応じて上記ＤＲＡＭメモリセルアレ
イ21内のワード線を選択的に駆動する。上記カラムアド
レスバッファ25は、カラムアドレス入力１とカラム系制
御回路26からの出力に応じて上記カラムデコーダ27に内
部カラムアドレスを供給する。
24のデコード出力に応じて上記ＤＲＡＭメモリセルアレ
イ21内のワード線を選択的に駆動する。上記カラムアド
レスバッファ25は、カラムアドレス入力１とカラム系制
御回路26からの出力に応じて上記カラムデコーダ27に内
部カラムアドレスを供給する。
【００２５】上記カラム系制御回路26は、カラムアドレ
スストローブ信号／ＣＡＳ１と上記上記カラムアドレス
バッファ25からの出力を受け、上記カラムアドレスバッ
ファ25で上記カラムアドレス入力１を取り込むためのタ
イミング制御信号を上記カラムアドレスバッファ25に出
力する。
スストローブ信号／ＣＡＳ１と上記上記カラムアドレス
バッファ25からの出力を受け、上記カラムアドレスバッ
ファ25で上記カラムアドレス入力１を取り込むためのタ
イミング制御信号を上記カラムアドレスバッファ25に出
力する。
【００２６】上記センスアンプ回路28は、上記ローデコ
ーダ24によって駆動されるワード線に接続されたＤＲＡ
Ｍメモリセルから読み出され、上記ビット線対に伝達さ
れた読み出し電位を上記ロー系制御回路23からの出力に
応じて増幅し、データのセンスを行うものである。な
お、図示しないが、このセンスアンプ回路28には、前記
ビット線対の電位を初期化及び平衡化するためのビット
線イコライズ回路が設けられている。
ーダ24によって駆動されるワード線に接続されたＤＲＡ
Ｍメモリセルから読み出され、上記ビット線対に伝達さ
れた読み出し電位を上記ロー系制御回路23からの出力に
応じて増幅し、データのセンスを行うものである。な
お、図示しないが、このセンスアンプ回路28には、前記
ビット線対の電位を初期化及び平衡化するためのビット
線イコライズ回路が設けられている。
【００２７】上記カラムゲート回路29は、図示のように
各ソース・ドレイン間が上記カラムデコーダ27と上記セ
ンスアンプ回路28との間に接続された複数個のＮチャネ
ルＭＯＳトランジスタで構成されている。そして、これ
ら複数個のＭＯＳトランジスタのゲートは、上記カラム
デコーダ27の複数のデコード出力端にそれぞれ接続され
ている。
各ソース・ドレイン間が上記カラムデコーダ27と上記セ
ンスアンプ回路28との間に接続された複数個のＮチャネ
ルＭＯＳトランジスタで構成されている。そして、これ
ら複数個のＭＯＳトランジスタのゲートは、上記カラム
デコーダ27の複数のデコード出力端にそれぞれ接続され
ている。
【００２８】上記入出力データバッファ30は、ライトイ
ネーブル信号／ＷＥ１を受け、データの書き込み時には
書き込み用データを上記信号／ＷＥ１に基づいて取り込
み、上記カラムゲート回路29を介して上記センスアンプ
回路28に供給し、データの読み出し時には上記センスア
ンプ回路28で増幅され、上記カラムゲート回路29を介し
て出力される読み出しデータを出力する。
ネーブル信号／ＷＥ１を受け、データの書き込み時には
書き込み用データを上記信号／ＷＥ１に基づいて取り込
み、上記カラムゲート回路29を介して上記センスアンプ
回路28に供給し、データの読み出し時には上記センスア
ンプ回路28で増幅され、上記カラムゲート回路29を介し
て出力される読み出しデータを出力する。
【００２９】ここで上記第１のサブメモリマクロ11が前
記図１７に示す従来のものと異なる点は、従来のサブメ
モリマクロ内に設けられていたワード線昇圧回路31と直
流電位発生回路32が設けられていないことである。
記図１７に示す従来のものと異なる点は、従来のサブメ
モリマクロ内に設けられていたワード線昇圧回路31と直
流電位発生回路32が設けられていないことである。
【００３０】また、第２のサブメモリマクロ12の内部構
成は上記第１のサブメモリマクロ11と同様であり、ロー
アドレス入力１、カラムアドレス入力１、カラムアドレ
スストローブ信号／ＣＡＳ１、ライトイネーブル信号／
ＷＥ１に代えてローアドレス入力２、カラムアドレス入
力２、カラムアドレスストローブ信号／ＣＡＳ２、ライ
トイネーブル信号／ＷＥ２が入力される点が異なるだけ
である。
成は上記第１のサブメモリマクロ11と同様であり、ロー
アドレス入力１、カラムアドレス入力１、カラムアドレ
スストローブ信号／ＣＡＳ１、ライトイネーブル信号／
ＷＥ１に代えてローアドレス入力２、カラムアドレス入
力２、カラムアドレスストローブ信号／ＣＡＳ２、ライ
トイネーブル信号／ＷＥ２が入力される点が異なるだけ
である。
【００３１】上記制御部マクロ15内には、ワード線昇圧
回路31、直流電位発生回路32及びＡＮＤゲート回路33が
設けられている。上記直流電位発生回路32はＤＲＡＭ特
有の回路であり、ここでは従来と同様に例えば３種類の
直流電位ＶBB、ＶBL、ＶPLを発生するものが示されてい
る。そして、上記直流電位ＶBBは半導体基板のＰウエル
領域内に作り込まれるＮチャネルＭＯＳトランジスタの
閾値電圧を所定値に制御するためにＰウエル領域に供給
されるバイアス電位であり、上記直流電位ＶBLはビット
線充電用の電位であり、上記直流電位ＶPLはＤＲＡＭメ
モリセルを構成するキャパシタのプレート電極に供給さ
れる電位であり、これら３種の直流電位ＶBB、ＶPL、Ｖ
BLは、上記第１及び第２のサブメモリマクロ11、12に供
給される。
回路31、直流電位発生回路32及びＡＮＤゲート回路33が
設けられている。上記直流電位発生回路32はＤＲＡＭ特
有の回路であり、ここでは従来と同様に例えば３種類の
直流電位ＶBB、ＶBL、ＶPLを発生するものが示されてい
る。そして、上記直流電位ＶBBは半導体基板のＰウエル
領域内に作り込まれるＮチャネルＭＯＳトランジスタの
閾値電圧を所定値に制御するためにＰウエル領域に供給
されるバイアス電位であり、上記直流電位ＶBLはビット
線充電用の電位であり、上記直流電位ＶPLはＤＲＡＭメ
モリセルを構成するキャパシタのプレート電極に供給さ
れる電位であり、これら３種の直流電位ＶBB、ＶPL、Ｖ
BLは、上記第１及び第２のサブメモリマクロ11、12に供
給される。
【００３２】上記ワード線昇圧回路31は、前記ローデコ
ーダ24によって駆動されるワード線に供給するための高
電位を発生するための回路である。すなわち、このワー
ド線昇圧回路31は電源電位ＶCCを昇圧することによって
上記高電位を発生し、その昇圧動作は上記ＡＮＤゲート
回路33の出力によって制御される。上記ＡＮＤゲート回
路33は４入力のものであり、そのうち２つの入力端子に
は上記第１及び第２のサブメモリマクロ11、12内のロー
系制御回路23の出力がそれぞれ供給される。また、残り
２つの入力端子は電源電位ＶCCに常時、固定されてい
る。
ーダ24によって駆動されるワード線に供給するための高
電位を発生するための回路である。すなわち、このワー
ド線昇圧回路31は電源電位ＶCCを昇圧することによって
上記高電位を発生し、その昇圧動作は上記ＡＮＤゲート
回路33の出力によって制御される。上記ＡＮＤゲート回
路33は４入力のものであり、そのうち２つの入力端子に
は上記第１及び第２のサブメモリマクロ11、12内のロー
系制御回路23の出力がそれぞれ供給される。また、残り
２つの入力端子は電源電位ＶCCに常時、固定されてい
る。
【００３３】上記配線部16には、各種入力信号、例えば
ローアドレス入力１、２やカラムアドレス入力１、２を
第１及び第２のサブメモリマクロ11、12に伝達するため
の配線や、第１及び第２のサブメモリマクロ11、12と制
御部マクロ15との間で授受される各種信号、例えばロー
系制御回路23の出力信号を伝達するための配線等が設け
られている。
ローアドレス入力１、２やカラムアドレス入力１、２を
第１及び第２のサブメモリマクロ11、12に伝達するため
の配線や、第１及び第２のサブメモリマクロ11、12と制
御部マクロ15との間で授受される各種信号、例えばロー
系制御回路23の出力信号を伝達するための配線等が設け
られている。
【００３４】このような構成において、第１、第２のサ
ブメモリマクロ11、12のＤＲＡＭメモリセルアレイ21内
のメモリセルがアクセスされる場合、ローアドレススト
ローブ信号／ＲＡＳが入力されることにより、第１及び
第２のサブメモリマクロ11、12内のロー系制御回路23か
ら信号が出力され、これらの信号が配線部16内の配線を
通じて、制御部マクロ15内のＡＮＤゲート回路33に入力
することにより、ワード線昇圧回路31が昇圧動作を開始
する。そして、このワード線昇圧回路31で発生された昇
圧電位は、配線部16内の配線を通じて、第１及び第２の
サブメモリマクロ11、12内のローデコーダ24に供給さ
れ、ローアドレスバッファ22から出力される内部ローア
ドレスに応じて選択されるワード線にこの昇圧電位が駆
動信号として出力される。
ブメモリマクロ11、12のＤＲＡＭメモリセルアレイ21内
のメモリセルがアクセスされる場合、ローアドレススト
ローブ信号／ＲＡＳが入力されることにより、第１及び
第２のサブメモリマクロ11、12内のロー系制御回路23か
ら信号が出力され、これらの信号が配線部16内の配線を
通じて、制御部マクロ15内のＡＮＤゲート回路33に入力
することにより、ワード線昇圧回路31が昇圧動作を開始
する。そして、このワード線昇圧回路31で発生された昇
圧電位は、配線部16内の配線を通じて、第１及び第２の
サブメモリマクロ11、12内のローデコーダ24に供給さ
れ、ローアドレスバッファ22から出力される内部ローア
ドレスに応じて選択されるワード線にこの昇圧電位が駆
動信号として出力される。
【００３５】なお、上記ＡＮＤゲート回路33に４つの入
力端子が設けられている理由は、前記図１に示すよう
に、サブメモリマクロが４個設けられる場合にも対処で
きるようにしているからである。
力端子が設けられている理由は、前記図１に示すよう
に、サブメモリマクロが４個設けられる場合にも対処で
きるようにしているからである。
【００３６】また、制御部マクロ15内の直流電位発生回
路32は前記のような３種類の直流電位ＶBB、ＶBL、ＶPL
を発生する。そして、これらの直流電位は第１及び第２
のサブメモリマクロ11、12内の所定の回路に供給され
る。なお、これらの直流電位は、制御部マクロと各サブ
メモリマクロとを直接に接続する配線を経由して各サブ
メモリマクロに供給される例を示しているが、配線部16
内にこれらの直流電位を伝達するための配線を設けて各
サブメモリマクロに供給するようにしても良い。
路32は前記のような３種類の直流電位ＶBB、ＶBL、ＶPL
を発生する。そして、これらの直流電位は第１及び第２
のサブメモリマクロ11、12内の所定の回路に供給され
る。なお、これらの直流電位は、制御部マクロと各サブ
メモリマクロとを直接に接続する配線を経由して各サブ
メモリマクロに供給される例を示しているが、配線部16
内にこれらの直流電位を伝達するための配線を設けて各
サブメモリマクロに供給するようにしても良い。
【００３７】図５は、図４中のＤＲＡＭメモリセルアレ
イ21内の一対のビット線付近の回路構成を示している。
１つのワード線ＷＬと一対のビット線ＢＬ、／ＢＬとの
交点にはＤＲＡＭメモリセル41が設けられている。この
ＤＲＡＭメモリセル41は良く知られているように、ドレ
インが一対のビット線ＢＬ、／ＢＬの一方（この例では
ＢＬ）に、ゲートがワード線ＷＬにそれぞれ接続された
ＮチャネルＭＯＳトランジスタ42と、このＭＯＳトラン
ジスタ42のソースである記憶ノードに接続されたデータ
記憶用のキャパシタ43とから構成されている。
イ21内の一対のビット線付近の回路構成を示している。
１つのワード線ＷＬと一対のビット線ＢＬ、／ＢＬとの
交点にはＤＲＡＭメモリセル41が設けられている。この
ＤＲＡＭメモリセル41は良く知られているように、ドレ
インが一対のビット線ＢＬ、／ＢＬの一方（この例では
ＢＬ）に、ゲートがワード線ＷＬにそれぞれ接続された
ＮチャネルＭＯＳトランジスタ42と、このＭＯＳトラン
ジスタ42のソースである記憶ノードに接続されたデータ
記憶用のキャパシタ43とから構成されている。
【００３８】上記ＭＯＳトランジスタのバックゲート、
すなわち、このＭＯＳトランジスタが形成されているＰ
ウエル領域には、前記直流電位発生回路32で発生される
直流電位ＶBBが供給されている。また、上記キャパシタ
43の上記記憶ノードとは反対側のノードは一般にキャパ
シタプレート電極と称されており、このキャパシタプレ
ート電極には、前記直流電位発生回路32で発生される直
流電位ＶPLが供給されている。
すなわち、このＭＯＳトランジスタが形成されているＰ
ウエル領域には、前記直流電位発生回路32で発生される
直流電位ＶBBが供給されている。また、上記キャパシタ
43の上記記憶ノードとは反対側のノードは一般にキャパ
シタプレート電極と称されており、このキャパシタプレ
ート電極には、前記直流電位発生回路32で発生される直
流電位ＶPLが供給されている。
【００３９】上記一対のビット線には前記センスアンプ
回路28内に多数設けられているうちの１つのセンス増幅
器44が接続されている。このセンス増幅器44も良く知ら
れた構成のものであり、Ｐチャネル側センス制御信号Ｓ
ＡＰに応じて制御される２個のＰチャネルＭＯＳトラン
ジスタ45、46と、Ｎチャネル側センス制御信号／ＳＡＮ
に応じて制御される２個のＮチャネルＭＯＳトランジス
タ47、48とから構成されている。そして、上記両Ｎチャ
ネルＭＯＳトランジスタ47、48のバックゲート、すなわ
ち、これらＭＯＳトランジスタが形成されているＰウエ
ル領域にも前記直流電位ＶBBが供給されている。
回路28内に多数設けられているうちの１つのセンス増幅
器44が接続されている。このセンス増幅器44も良く知ら
れた構成のものであり、Ｐチャネル側センス制御信号Ｓ
ＡＰに応じて制御される２個のＰチャネルＭＯＳトラン
ジスタ45、46と、Ｎチャネル側センス制御信号／ＳＡＮ
に応じて制御される２個のＮチャネルＭＯＳトランジス
タ47、48とから構成されている。そして、上記両Ｎチャ
ネルＭＯＳトランジスタ47、48のバックゲート、すなわ
ち、これらＭＯＳトランジスタが形成されているＰウエ
ル領域にも前記直流電位ＶBBが供給されている。
【００４０】ビット線イコライズ回路49は、前記のよう
にビット線対の電位を初期化及び平衡化するための良く
知られた構成のものであり、前記直流電位発生回路32で
発生される直流電位ＶBLが供給されるノードと一方のビ
ット線ＢＬとの間に挿入されたＮチャネルＭＯＳトラン
ジスタ50と、上記電位ＶBLが供給されるノードと他方の
ビット線／ＢＬとの間に挿入されたＮチャネルＭＯＳト
ランジスタ51と、ビット線対間に挿入されたＮチャネル
ＭＯＳトランジスタ52からなる３個のＭＯＳトランジス
タで構成されている。そして、これらのＭＯＳトランジ
スタのゲートにはイコライズ制御信号ＢＥＱが供給さ
れ、さらにこれらＭＯＳトランジスタのバックゲート
（Ｐウエル領域）にも前記直流電位ＶBBが供給されてい
る。
にビット線対の電位を初期化及び平衡化するための良く
知られた構成のものであり、前記直流電位発生回路32で
発生される直流電位ＶBLが供給されるノードと一方のビ
ット線ＢＬとの間に挿入されたＮチャネルＭＯＳトラン
ジスタ50と、上記電位ＶBLが供給されるノードと他方の
ビット線／ＢＬとの間に挿入されたＮチャネルＭＯＳト
ランジスタ51と、ビット線対間に挿入されたＮチャネル
ＭＯＳトランジスタ52からなる３個のＭＯＳトランジス
タで構成されている。そして、これらのＭＯＳトランジ
スタのゲートにはイコライズ制御信号ＢＥＱが供給さ
れ、さらにこれらＭＯＳトランジスタのバックゲート
（Ｐウエル領域）にも前記直流電位ＶBBが供給されてい
る。
【００４１】このような構成でなる回路では、ＤＲＡＭ
メモリセル41のアクセスに先立ち、イコライズ制御信号
ＢＥＱが活性化されることにより、ビット線イコライズ
回路49内の３個のＭＯＳトランジスタ50〜52が導通す
る。この導通期間に一対のビット線が電位ＶBLで充電さ
れ、かつ同電位にされる。この後、ワード線ＷＬに前記
昇圧された高電位が供給されることによってＤＲＡＭメ
モリセル41が選択され、ＤＲＡＭメモリセル41内のキャ
パシタ43の記憶ノードがビット線ＢＬに接続される。デ
ータ読み出し時の場合には、予めキャパシタ43に蓄積さ
れている電荷がビット線ＢＬに読み出され、その後、Ｐ
チャネル側センス制御信号ＳＡＰ及びＮチャネル側セン
ス制御信号／ＳＡＮが活性化されることにより、ビット
線対間の電位差がセンス増幅器44で増幅されてデータセ
ンスが行われる。他方、データ書き込み時の場合には、
書き込み用データがビット線対に供給されることによ
り、ＤＲＡＭメモリセル41内で、ＭＯＳトランジスタ42
を介してこのデータに基づく電荷がキャパシタ43の記憶
ノードに蓄積される。
メモリセル41のアクセスに先立ち、イコライズ制御信号
ＢＥＱが活性化されることにより、ビット線イコライズ
回路49内の３個のＭＯＳトランジスタ50〜52が導通す
る。この導通期間に一対のビット線が電位ＶBLで充電さ
れ、かつ同電位にされる。この後、ワード線ＷＬに前記
昇圧された高電位が供給されることによってＤＲＡＭメ
モリセル41が選択され、ＤＲＡＭメモリセル41内のキャ
パシタ43の記憶ノードがビット線ＢＬに接続される。デ
ータ読み出し時の場合には、予めキャパシタ43に蓄積さ
れている電荷がビット線ＢＬに読み出され、その後、Ｐ
チャネル側センス制御信号ＳＡＰ及びＮチャネル側セン
ス制御信号／ＳＡＮが活性化されることにより、ビット
線対間の電位差がセンス増幅器44で増幅されてデータセ
ンスが行われる。他方、データ書き込み時の場合には、
書き込み用データがビット線対に供給されることによ
り、ＤＲＡＭメモリセル41内で、ＭＯＳトランジスタ42
を介してこのデータに基づく電荷がキャパシタ43の記憶
ノードに蓄積される。
【００４２】ところで、制御部マクロ15内に設けられて
いる直流電位発生回路32は、前記のように３種類の直流
電位を発生するものであり、図６はそのうちの直流電位
ＶBLを発生する回路部分の詳細な構成を示している。上
記直流電位ＶBLの値は、通常のＤＲＡＭの場合には電源
電位をＶCCとすると (1/2)ＶCCに設定される。これを実
現するために、この図６の直流電位発生回路は、値が異
なる２種類のバイアス電位ＶB1、ＶB2を発生するバイア
ス電位発生部61と、それぞれ上記両バイアス電位ＶB1、
ＶB2を受けてそれぞれの電位の電流駆動能力を増加させ
るための第１ないし第４の駆動部62〜65とから構成され
ている。
いる直流電位発生回路32は、前記のように３種類の直流
電位を発生するものであり、図６はそのうちの直流電位
ＶBLを発生する回路部分の詳細な構成を示している。上
記直流電位ＶBLの値は、通常のＤＲＡＭの場合には電源
電位をＶCCとすると (1/2)ＶCCに設定される。これを実
現するために、この図６の直流電位発生回路は、値が異
なる２種類のバイアス電位ＶB1、ＶB2を発生するバイア
ス電位発生部61と、それぞれ上記両バイアス電位ＶB1、
ＶB2を受けてそれぞれの電位の電流駆動能力を増加させ
るための第１ないし第４の駆動部62〜65とから構成され
ている。
【００４３】上記バイアス電位発生部61は、抵抗66、Ｎ
チャネルＭＯＳトランジスタ67、ＰチャネルＭＯＳトラ
ンジスタ68及び抵抗69をこの順で電源電位ＶCCと接地電
位との間に直列に挿入して構成され、上記２種類のバイ
アス電位ＶB1、ＶB2を抵抗66とＭＯＳトランジスタ67と
の直列接続ノード、ＭＯＳトランジスタ68と抵抗69との
直列接続ノードにそれぞれ発生する。
チャネルＭＯＳトランジスタ67、ＰチャネルＭＯＳトラ
ンジスタ68及び抵抗69をこの順で電源電位ＶCCと接地電
位との間に直列に挿入して構成され、上記２種類のバイ
アス電位ＶB1、ＶB2を抵抗66とＭＯＳトランジスタ67と
の直列接続ノード、ＭＯＳトランジスタ68と抵抗69との
直列接続ノードにそれぞれ発生する。
【００４４】第１ないし第４の駆動部62〜65はそれぞれ
同様に構成されており、第１の駆動部62で例示するよう
に、出力段に設けられたＮチャネルＭＯＳトランジスタ
70及びＰチャネルＭＯＳトランジスタ71と、上記両ＭＯ
Ｓトランジスタ70、71の共通ソースと電位ＶBLの出力ノ
ードとの間に挿入されたヒューズ素子72と、上記バイア
ス電位ＶB1を上記ＭＯＳトランジスタ70のゲートに供給
制御するＣＭＯＳトランスファゲート73と、上記バイア
ス電位ＶB2を上記ＭＯＳトランジスタ71のゲートに供給
制御するＣＭＯＳトランスファゲート74と、Ｎチャネル
ＭＯＳトランジスタ75と、ＰチャネルＭＯＳトランジス
タ76及びインバータ77等で構成されている。
同様に構成されており、第１の駆動部62で例示するよう
に、出力段に設けられたＮチャネルＭＯＳトランジスタ
70及びＰチャネルＭＯＳトランジスタ71と、上記両ＭＯ
Ｓトランジスタ70、71の共通ソースと電位ＶBLの出力ノ
ードとの間に挿入されたヒューズ素子72と、上記バイア
ス電位ＶB1を上記ＭＯＳトランジスタ70のゲートに供給
制御するＣＭＯＳトランスファゲート73と、上記バイア
ス電位ＶB2を上記ＭＯＳトランジスタ71のゲートに供給
制御するＣＭＯＳトランスファゲート74と、Ｎチャネル
ＭＯＳトランジスタ75と、ＰチャネルＭＯＳトランジス
タ76及びインバータ77等で構成されている。
【００４５】ここで、78はＡｌ（アルミ）オプションス
イッチと称され、Ａｌ配線形成工程時にノード79を電源
電位もしくは接地電位に選択的に接続するものである。
例えば、このＡｌオプションスイッチのノード79を電源
電位側に接続した場合には、上記両ＣＭＯＳトランスフ
ァゲート73、74が導通し、上記両バイアス電位ＶB1、Ｖ
B2が出力段のＮチャネル、ＰチャネルＭＯＳトランジス
タ70、71のゲートに供給される。従って、この場合には
上記両ＭＯＳトランジスタ70、71の共通ソースに (1/2)
ＶCCの電位が得られ、ヒューズ素子72を介して出力され
る。
イッチと称され、Ａｌ配線形成工程時にノード79を電源
電位もしくは接地電位に選択的に接続するものである。
例えば、このＡｌオプションスイッチのノード79を電源
電位側に接続した場合には、上記両ＣＭＯＳトランスフ
ァゲート73、74が導通し、上記両バイアス電位ＶB1、Ｖ
B2が出力段のＮチャネル、ＰチャネルＭＯＳトランジス
タ70、71のゲートに供給される。従って、この場合には
上記両ＭＯＳトランジスタ70、71の共通ソースに (1/2)
ＶCCの電位が得られ、ヒューズ素子72を介して出力され
る。
【００４６】他方、Ａｌオプションスイッチのノード79
を接地電位側に接続した場合には、上記両ＣＭＯＳトラ
ンスファゲート73、74が非導通となり、上記両バイアス
電位ＶB1、ＶB2は出力段のＮチャネル、ＰチャネルＭＯ
Ｓトランジスタ70、71には供給されない。従って、この
場合、出力はフローティング状態になる。なお、このと
き、ＮチャネルＭＯＳトランジスタ75及びＰチャネルＭ
ＯＳトランジスタ76がそれぞれ導通し、出力段のＭＯＳ
トランジスタ70、71のゲートがそれぞれ接地電位及び電
源電位に固定されるため、両ＭＯＳトランジスタ70、71
は確実に非導通状態になる。
を接地電位側に接続した場合には、上記両ＣＭＯＳトラ
ンスファゲート73、74が非導通となり、上記両バイアス
電位ＶB1、ＶB2は出力段のＮチャネル、ＰチャネルＭＯ
Ｓトランジスタ70、71には供給されない。従って、この
場合、出力はフローティング状態になる。なお、このと
き、ＮチャネルＭＯＳトランジスタ75及びＰチャネルＭ
ＯＳトランジスタ76がそれぞれ導通し、出力段のＭＯＳ
トランジスタ70、71のゲートがそれぞれ接地電位及び電
源電位に固定されるため、両ＭＯＳトランジスタ70、71
は確実に非導通状態になる。
【００４７】すなわち、上記構成でなる電位ＶBLの発生
回路は、第１ないし第４の駆動部６２〜６５をＡｌオプ
ションスイッチ78とヒューズ素子72を用いて選択的に活
性化させることにより、電位ＶBLの駆動能力の総和を、
前記サブメモリマクロの個数に応じて調整することがで
きる。例えば、サブメモリマクロを１つしか使用しない
場合には、第２ないし第４の駆動部63〜65内のヒューズ
素子72を全て切断し、かつＡｌオプションスイッチ78の
ノード79をそれぞれ接地電位側に接続する。これによ
り、第１の駆動部62のみが活性化され、第２ないし第４
の駆動部63〜65は非活性となり、これら非活性の駆動部
63〜65では電源電位と接地電位との間に流れる直流電流
の発生が防止される。
回路は、第１ないし第４の駆動部６２〜６５をＡｌオプ
ションスイッチ78とヒューズ素子72を用いて選択的に活
性化させることにより、電位ＶBLの駆動能力の総和を、
前記サブメモリマクロの個数に応じて調整することがで
きる。例えば、サブメモリマクロを１つしか使用しない
場合には、第２ないし第４の駆動部63〜65内のヒューズ
素子72を全て切断し、かつＡｌオプションスイッチ78の
ノード79をそれぞれ接地電位側に接続する。これによ
り、第１の駆動部62のみが活性化され、第２ないし第４
の駆動部63〜65は非活性となり、これら非活性の駆動部
63〜65では電源電位と接地電位との間に流れる直流電流
の発生が防止される。
【００４８】また、４つのサブメモリマクロを全て使用
する場合には、第１ないし第４の駆動部62〜65内のヒュ
ーズ素子72は全て切断せず、かつＡｌオプションスイッ
チ78のノード79をそれぞれ電源電位側に接続する。これ
により、第１ないし第４の駆動部62〜65が全て活性化さ
れ、十分な電流駆動能力を有する直流電位ＶBLが得られ
る。
する場合には、第１ないし第４の駆動部62〜65内のヒュ
ーズ素子72は全て切断せず、かつＡｌオプションスイッ
チ78のノード79をそれぞれ電源電位側に接続する。これ
により、第１ないし第４の駆動部62〜65が全て活性化さ
れ、十分な電流駆動能力を有する直流電位ＶBLが得られ
る。
【００４９】このように、図６に示す電位発生回路で
は、Ａｌオプションスイッチとヒューズ素子の設定のみ
で直流電位ＶBLの駆動能力の最適化を図ることができ
る。なお、直流電位ＶBLの駆動能力の調整が不要な場合
には、バイアス電位発生部61の他に駆動部を１つのみ設
け、この駆動部内では上記ＣＭＯＳトランスファゲート
73、74、ＭＯＳトランジスタ75、76、インバータ77、Ａ
ｌオプションスイッチ78及びヒューズ素子72を省略し、
この駆動部内には出力用のＭＯＳトランジスタ70、71の
みを設けるようにするか、又はバイアス電位発生部61の
他に４つの駆動部を設け、これら各駆動部では上記と同
様にＣＭＯＳトランスファゲート73、74、ＭＯＳトラン
ジスタ75、76、インバータ77、Ａｌオプションスイッチ
78及びヒューズ素子72を省略して、各出力を並列接続す
るようにしてもよい。すなわち、前者は出力用のＭＯＳ
トランジスタ70、71として電流駆動能力が十分に大き
な、すなわち素子面積が大きなものを使用する場合であ
り、後者は複数の駆動部に分割して出力用のＭＯＳトラ
ンジスタ70、71として電流駆動能力が比較的小さな、す
なわち素子面積が比較的小さなものを使用する場合であ
る。
は、Ａｌオプションスイッチとヒューズ素子の設定のみ
で直流電位ＶBLの駆動能力の最適化を図ることができ
る。なお、直流電位ＶBLの駆動能力の調整が不要な場合
には、バイアス電位発生部61の他に駆動部を１つのみ設
け、この駆動部内では上記ＣＭＯＳトランスファゲート
73、74、ＭＯＳトランジスタ75、76、インバータ77、Ａ
ｌオプションスイッチ78及びヒューズ素子72を省略し、
この駆動部内には出力用のＭＯＳトランジスタ70、71の
みを設けるようにするか、又はバイアス電位発生部61の
他に４つの駆動部を設け、これら各駆動部では上記と同
様にＣＭＯＳトランスファゲート73、74、ＭＯＳトラン
ジスタ75、76、インバータ77、Ａｌオプションスイッチ
78及びヒューズ素子72を省略して、各出力を並列接続す
るようにしてもよい。すなわち、前者は出力用のＭＯＳ
トランジスタ70、71として電流駆動能力が十分に大き
な、すなわち素子面積が大きなものを使用する場合であ
り、後者は複数の駆動部に分割して出力用のＭＯＳトラ
ンジスタ70、71として電流駆動能力が比較的小さな、す
なわち素子面積が比較的小さなものを使用する場合であ
る。
【００５０】図７は、前記制御部マクロ15内に設けられ
ているワード線昇圧回路31の詳細な構成を示している。
この回路は、キャパシタを用いたブートストラップ形式
のものであり、縦続接続された４個のインバータ81〜84
と、縦続接続された３個のインバータ85〜87と、４個の
キャパシタ88〜91と、３個のスイッチ92〜94と、２個の
ＰチャネルＭＯＳトランジスタ95、96及び１個のＮチャ
ネルＭＯＳトランジスタ97で構成されている。このワー
ド線昇圧回路31は、前記ＡＮＤゲート回路33の出力を受
けて電源電位ＶCCを昇圧することにより高電圧ＶH を発
生する。この高電圧ＶH は前記ローデコーダ24に供給さ
れる。
ているワード線昇圧回路31の詳細な構成を示している。
この回路は、キャパシタを用いたブートストラップ形式
のものであり、縦続接続された４個のインバータ81〜84
と、縦続接続された３個のインバータ85〜87と、４個の
キャパシタ88〜91と、３個のスイッチ92〜94と、２個の
ＰチャネルＭＯＳトランジスタ95、96及び１個のＮチャ
ネルＭＯＳトランジスタ97で構成されている。このワー
ド線昇圧回路31は、前記ＡＮＤゲート回路33の出力を受
けて電源電位ＶCCを昇圧することにより高電圧ＶH を発
生する。この高電圧ＶH は前記ローデコーダ24に供給さ
れる。
【００５１】次に図７の回路の動作を説明する。前記Ａ
ＮＤゲート回路33の出力がＬレベルのとき、縦続接続さ
れた３個のインバータ85〜87の最終段のインバータ87の
出力がＨレベルとなり、この出力をゲートに受けるＮチ
ャネルＭＯＳトランジスタ97が導通し、このＭＯＳトラ
ンジスタ97を介してＰチャネルＭＯＳトランジスタ95の
ゲートが接地電位に設定される。このとき、このＭＯＳ
トランジスタ95が導通し、電位ＶH のノードは電源電位
ＶCCに設定される。
ＮＤゲート回路33の出力がＬレベルのとき、縦続接続さ
れた３個のインバータ85〜87の最終段のインバータ87の
出力がＨレベルとなり、この出力をゲートに受けるＮチ
ャネルＭＯＳトランジスタ97が導通し、このＭＯＳトラ
ンジスタ97を介してＰチャネルＭＯＳトランジスタ95の
ゲートが接地電位に設定される。このとき、このＭＯＳ
トランジスタ95が導通し、電位ＶH のノードは電源電位
ＶCCに設定される。
【００５２】次にＡＮＤゲート回路33の出力がＬレベル
からＨレベルに立ち上がると、縦続接続された４個のイ
ンバータ81〜84の最終段のインバータ84の出力がＨレベ
ルになる。このとき、キャパシタ91によるカップリング
により、電位ＶH のノードはＶCCよりも高い電位に昇圧
される。
からＨレベルに立ち上がると、縦続接続された４個のイ
ンバータ81〜84の最終段のインバータ84の出力がＨレベ
ルになる。このとき、キャパシタ91によるカップリング
により、電位ＶH のノードはＶCCよりも高い電位に昇圧
される。
【００５３】この例では３個のスイッチ92〜94の設定に
より、電位ＶH の電荷供給能力が可変となっている。す
なわち、スイッチ92〜94を選択的に導通させることによ
り、電位ＶH の電荷供給能力の総和を、前記サブメモリ
マクロの個数に応じて調整することができる。例えば、
サブメモリマクロを１つしか使用しない場合には、スイ
ッチ92〜94を全て非導通にする。これにより、電位ＶH
のノードには１つのキャパシタ91のみを介して電荷が供
給される。
より、電位ＶH の電荷供給能力が可変となっている。す
なわち、スイッチ92〜94を選択的に導通させることによ
り、電位ＶH の電荷供給能力の総和を、前記サブメモリ
マクロの個数に応じて調整することができる。例えば、
サブメモリマクロを１つしか使用しない場合には、スイ
ッチ92〜94を全て非導通にする。これにより、電位ＶH
のノードには１つのキャパシタ91のみを介して電荷が供
給される。
【００５４】また、４つのサブメモリマクロを使用する
場合には、スイッチ92〜94を全て導通状態にする。これ
により、電位ＶH のノードには４つのキャパシタ88〜91
を介して電荷が供給され、電荷の供給能力は最大とな
る。
場合には、スイッチ92〜94を全て導通状態にする。これ
により、電位ＶH のノードには４つのキャパシタ88〜91
を介して電荷が供給され、電荷の供給能力は最大とな
る。
【００５５】このように、図７に示すワード線昇圧回路
では、スイッチの設定によって、使用するサブメモリマ
クロの個数に応じて高電位ＶH の電荷供給能力を容易に
最適化することができる。
では、スイッチの設定によって、使用するサブメモリマ
クロの個数に応じて高電位ＶH の電荷供給能力を容易に
最適化することができる。
【００５６】図８は、前記図２に示した第１の実施例の
第１の変形例による半導体メモリ装置の、前記図４とは
異なる詳細な回路構成を示している。なお、この場合、
サブメモリマクロは、クロック同期式ＤＲＡＭ構成のも
のが使用されている。
第１の変形例による半導体メモリ装置の、前記図４とは
異なる詳細な回路構成を示している。なお、この場合、
サブメモリマクロは、クロック同期式ＤＲＡＭ構成のも
のが使用されている。
【００５７】ここで、第１のサブメモリマクロ11内に
は、前記図４に示すものと同様に、ＤＲＡＭメモリセル
アレイ21、ローアドレスバッファ22、ロー系制御回路2
3、ローデコーダ24、カラムアドレスバッファ25、カラ
ム系制御回路26、カラムデコーダ27、センスアンプ回路
28、カラムゲート回路29、データ入出力バッファ30が設
けられている、また、前記制御部マクロ15内に設けられ
ていたワード線昇圧回路31は、この例ではこの第１のサ
ブメモリマクロ11内に設けられている。さらに、上記第
１のサブメモリマクロ11内には、これらの回路以外に、
クロックバッファ34及び４個のフリップフロップ35〜38
が新たに追加されている。なお、この場合、データ入出
力バッファ30の動作は、ライトイネーブル信号／ＷＥ１
とカラム系制御回路26の出力に基づいて制御される。
は、前記図４に示すものと同様に、ＤＲＡＭメモリセル
アレイ21、ローアドレスバッファ22、ロー系制御回路2
3、ローデコーダ24、カラムアドレスバッファ25、カラ
ム系制御回路26、カラムデコーダ27、センスアンプ回路
28、カラムゲート回路29、データ入出力バッファ30が設
けられている、また、前記制御部マクロ15内に設けられ
ていたワード線昇圧回路31は、この例ではこの第１のサ
ブメモリマクロ11内に設けられている。さらに、上記第
１のサブメモリマクロ11内には、これらの回路以外に、
クロックバッファ34及び４個のフリップフロップ35〜38
が新たに追加されている。なお、この場合、データ入出
力バッファ30の動作は、ライトイネーブル信号／ＷＥ１
とカラム系制御回路26の出力に基づいて制御される。
【００５８】上記４個の各フリップフロップ35〜38のう
ち３個のフリップフロップ35〜37は、前記ローアドレス
バッファ22、カラムアドレスバッファ25、カラムデコー
ダ27それぞれの前段に設けられており、残りのフリップ
フロップ38は前記入出力データバッファ30の後段に設け
られている。上記各フリップフロップ35〜37は、クロッ
ク信号に同期してローアドレス入力１、カラムアドレス
入力１及びカラムアドレスバッファ25の出力のそれぞれ
をいったん記憶し、それぞれ記憶した内容を後段のロー
アドレスバッファ22、カラムアドレスバッファ25、カラ
ムデコーダ27にそれぞれ供給する。また、上記フリップ
フロップ38は、クロック信号に同期してデータの読み出
し時には入出力データバッファ30からの読み出しデータ
を、データの書き込み時には書き込み用データをそれぞ
れいったん記憶し、データの読み出し時には記憶データ
をサブメモリマクロ外部に出力し、データの書き込み時
には記憶データを入出力データバッファ30に供給する。
ち３個のフリップフロップ35〜37は、前記ローアドレス
バッファ22、カラムアドレスバッファ25、カラムデコー
ダ27それぞれの前段に設けられており、残りのフリップ
フロップ38は前記入出力データバッファ30の後段に設け
られている。上記各フリップフロップ35〜37は、クロッ
ク信号に同期してローアドレス入力１、カラムアドレス
入力１及びカラムアドレスバッファ25の出力のそれぞれ
をいったん記憶し、それぞれ記憶した内容を後段のロー
アドレスバッファ22、カラムアドレスバッファ25、カラ
ムデコーダ27にそれぞれ供給する。また、上記フリップ
フロップ38は、クロック信号に同期してデータの読み出
し時には入出力データバッファ30からの読み出しデータ
を、データの書き込み時には書き込み用データをそれぞ
れいったん記憶し、データの読み出し時には記憶データ
をサブメモリマクロ外部に出力し、データの書き込み時
には記憶データを入出力データバッファ30に供給する。
【００５９】上記クロックバッファ34はクロック信号Ｃ
ＬＫを受けて、上記４個の各フリップフロップ35〜38の
動作を制御するために使用される内部クロック信号を発
生する。
ＬＫを受けて、上記４個の各フリップフロップ35〜38の
動作を制御するために使用される内部クロック信号を発
生する。
【００６０】この場合にもこの第１のサブメモリマクロ
11が前記図１７に示す従来のものと異なる点は、従来の
サブメモリマクロ内に設けられていた直流電位発生回路
32が設けられていないことである。
11が前記図１７に示す従来のものと異なる点は、従来の
サブメモリマクロ内に設けられていた直流電位発生回路
32が設けられていないことである。
【００６１】また、第２のサブメモリマクロ12の内部構
成は上記第１のサブメモリマクロ11と同様であるために
その説明は省略する。上記制御部マクロ15内には、直流
電位発生回路32とテスト回路39が設けられている。
成は上記第１のサブメモリマクロ11と同様であるために
その説明は省略する。上記制御部マクロ15内には、直流
電位発生回路32とテスト回路39が設けられている。
【００６２】直流電位発生回路32は、前記と同様に３種
類の直流電位ＶBB、ＶBL、ＶPLを発生する。また、上記
テスト回路39は、第１及び第２のサブメモリマクロ11、
12のメモリ機能をテストするために使用されるものであ
り、テスト制御入力Ｔ1 、Ｔ2 に応じて４つのテスト信
号ＴＣ1 〜ＴＣ4 のいずれか１つを活性化する。この４
つのテスト信号のうちの１つの信号ＴＣ1 は、前記配線
部16に設けられた配線を介して、第１及び第２のサブメ
モリマクロ11、12内の前記クロックバッファ34に供給さ
れる。
類の直流電位ＶBB、ＶBL、ＶPLを発生する。また、上記
テスト回路39は、第１及び第２のサブメモリマクロ11、
12のメモリ機能をテストするために使用されるものであ
り、テスト制御入力Ｔ1 、Ｔ2 に応じて４つのテスト信
号ＴＣ1 〜ＴＣ4 のいずれか１つを活性化する。この４
つのテスト信号のうちの１つの信号ＴＣ1 は、前記配線
部16に設けられた配線を介して、第１及び第２のサブメ
モリマクロ11、12内の前記クロックバッファ34に供給さ
れる。
【００６３】このような構成において、通常のデータ読
み出し、書き込み動作は、クロック信号ＣＬＫを供給す
ることにより行われる。図９はデータの読み出し時の動
作波形例を示すものである。クロック信号ＣＬＫに同期
してローアドレスストローブ信号／ＲＡＳ１、／ＲＡＳ
２、ローアドレス入力１、２及びカラムアドレス入力
１、２が入力されると、各カラムアドレスに対応した出
力データが、クロック信号に同期して、カラムアドレス
の確定後の３クロックサイクルの後に確定する。このと
きの第１及び第２のサブメモリマクロ11、12内の、カラ
ムアドレス確定からデータ出力までの信号の流れはパイ
プラインが適用されている。
み出し、書き込み動作は、クロック信号ＣＬＫを供給す
ることにより行われる。図９はデータの読み出し時の動
作波形例を示すものである。クロック信号ＣＬＫに同期
してローアドレスストローブ信号／ＲＡＳ１、／ＲＡＳ
２、ローアドレス入力１、２及びカラムアドレス入力
１、２が入力されると、各カラムアドレスに対応した出
力データが、クロック信号に同期して、カラムアドレス
の確定後の３クロックサイクルの後に確定する。このと
きの第１及び第２のサブメモリマクロ11、12内の、カラ
ムアドレス確定からデータ出力までの信号の流れはパイ
プラインが適用されている。
【００６４】すなわち、図９中に示したフリップフロッ
プ36、37及び38によって、この信号の流れは３段のパイ
プラインステージに分割され、各パイプラインステージ
の間を、各信号はクロック信号に同期して１クロックサ
イクル毎に１段ずつ順次伝播する。このようにして、ク
ロック同期式ＤＲＡＭは、５０ＭＨｚ以上の高周波クロ
ックに同期した高速データ転送を可能にしている。
プ36、37及び38によって、この信号の流れは３段のパイ
プラインステージに分割され、各パイプラインステージ
の間を、各信号はクロック信号に同期して１クロックサ
イクル毎に１段ずつ順次伝播する。このようにして、ク
ロック同期式ＤＲＡＭは、５０ＭＨｚ以上の高周波クロ
ックに同期した高速データ転送を可能にしている。
【００６５】ここで、このようなクロック同期式のサブ
メモリマクロ11、12には、それぞれのメモリ機能をテス
トする際に問題点が生じる。それは、クロック同期式Ｄ
ＲＡＭでは、各パイプラインステージのフリップフロッ
プのために外部から入力した信号の経路が遮断され、こ
のことが故障解析の妨げになることである。
メモリマクロ11、12には、それぞれのメモリ機能をテス
トする際に問題点が生じる。それは、クロック同期式Ｄ
ＲＡＭでは、各パイプラインステージのフリップフロッ
プのために外部から入力した信号の経路が遮断され、こ
のことが故障解析の妨げになることである。
【００６６】そこで、図８に示す第１及び第２のサブメ
モリマクロ11、12では、フリップフロップ36、37及び38
をスルー状態に固定するテストモードを設けている。そ
して、通常の動作モードとテストモードとを切り換える
ために、テスト制御入力Ｔ1、Ｔ2 を供給し、制御部マ
クロ15内に設けたテスト回路39でこれをデコードして、
各サブメモリマクロ11、12内のクロックバッファ34の動
作を制御するテスト信号ＴＣ1 を発生させている。この
テスト回路39とクロックバッファ34の詳細な構成を図１
０及び図１１にそれぞれ示す。
モリマクロ11、12では、フリップフロップ36、37及び38
をスルー状態に固定するテストモードを設けている。そ
して、通常の動作モードとテストモードとを切り換える
ために、テスト制御入力Ｔ1、Ｔ2 を供給し、制御部マ
クロ15内に設けたテスト回路39でこれをデコードして、
各サブメモリマクロ11、12内のクロックバッファ34の動
作を制御するテスト信号ＴＣ1 を発生させている。この
テスト回路39とクロックバッファ34の詳細な構成を図１
０及び図１１にそれぞれ示す。
【００６７】図１０に示したテスト回路は、６個のイン
バータ 101〜 106とデコード用の４個のＮＡＮＤゲート
回路 107〜 110とから構成されている。上記インバータ
101及び 102は一方及び他方のテスト制御入力Ｔ1 、Ｔ
2 をそれぞれ反転し、テスト制御入力Ｔ1 、Ｔ2 それぞ
れの反転信号／Ｔ1 、／Ｔ2 を得る。上記ＮＡＮＤゲー
ト回路 107には上記テスト制御入力Ｔ1 、Ｔ2 が供給さ
れる。上記ＮＡＮＤゲート回路 108には反転信号／Ｔ1
とテスト制御入力Ｔ2 が供給される。上記ＮＡＮＤゲー
ト回路 109にはテスト制御入力Ｔ1 と反転信号／Ｔ2 が
供給される。上記ＮＡＮＤゲート回路 110には反転信号
／Ｔ1 及び／Ｔ2 が供給される。上記インバータ 103〜
106は、上記ＮＡＮＤゲート回路 107〜 110の出力を反
転してテスト信号ＴＣ1 〜ＴＣ4 を発生する。
バータ 101〜 106とデコード用の４個のＮＡＮＤゲート
回路 107〜 110とから構成されている。上記インバータ
101及び 102は一方及び他方のテスト制御入力Ｔ1 、Ｔ
2 をそれぞれ反転し、テスト制御入力Ｔ1 、Ｔ2 それぞ
れの反転信号／Ｔ1 、／Ｔ2 を得る。上記ＮＡＮＤゲー
ト回路 107には上記テスト制御入力Ｔ1 、Ｔ2 が供給さ
れる。上記ＮＡＮＤゲート回路 108には反転信号／Ｔ1
とテスト制御入力Ｔ2 が供給される。上記ＮＡＮＤゲー
ト回路 109にはテスト制御入力Ｔ1 と反転信号／Ｔ2 が
供給される。上記ＮＡＮＤゲート回路 110には反転信号
／Ｔ1 及び／Ｔ2 が供給される。上記インバータ 103〜
106は、上記ＮＡＮＤゲート回路 107〜 110の出力を反
転してテスト信号ＴＣ1 〜ＴＣ4 を発生する。
【００６８】ここで、テスト制御入力Ｔ1 、Ｔ2 を共に
Ｈレベルに設定することによって、ＮＡＮＤゲート回路
107の出力のみがＬレベルとなり、さらにインバータ 1
03の出力のみがＨレベルとなって、テスト信号ＴＣ1 が
活性化される。なお、この場合、残りのテスト信号ＴＣ
2 〜ＴＣ4 は、将来、他のテストモードに使用するため
の予備用に設けられている。
Ｈレベルに設定することによって、ＮＡＮＤゲート回路
107の出力のみがＬレベルとなり、さらにインバータ 1
03の出力のみがＨレベルとなって、テスト信号ＴＣ1 が
活性化される。なお、この場合、残りのテスト信号ＴＣ
2 〜ＴＣ4 は、将来、他のテストモードに使用するため
の予備用に設けられている。
【００６９】図１１に示したクロックバッファは、７個
のインバータ 111〜 117と、それぞれ１個のＮＡＮＤゲ
ート回路 118及びＮＯＲゲート回路 119とから構成され
ている。上記インバータ 111は、上記図１０に示したテ
スト回路39で得られるテスト信号ＴＣ1 を反転する。上
記ＮＡＮＤゲート回路 118には前記クロック信号ＣＬＫ
と上記インバータ 111の出力が供給され、上記ＮＯＲゲ
ート回路 119には前記クロック信号ＣＬＫとテスト信号
ＴＣ1 が供給される。
のインバータ 111〜 117と、それぞれ１個のＮＡＮＤゲ
ート回路 118及びＮＯＲゲート回路 119とから構成され
ている。上記インバータ 111は、上記図１０に示したテ
スト回路39で得られるテスト信号ＴＣ1 を反転する。上
記ＮＡＮＤゲート回路 118には前記クロック信号ＣＬＫ
と上記インバータ 111の出力が供給され、上記ＮＯＲゲ
ート回路 119には前記クロック信号ＣＬＫとテスト信号
ＴＣ1 が供給される。
【００７０】上記７個のインバータ 111〜 117のうちの
３個のインバータ 112〜 114は縦続接続されており、そ
の初段には上記ＮＡＮＤゲート回路 118の出力が供給さ
れ、その最終段から第１の内部クロック信号ＣＬＫ１が
出力されるようになっている。また、上記７個のインバ
ータ 111〜 117のうちの３個のインバータ 115〜 117も
縦続接続されており、その初段には上記ＮＯＲゲート回
路 11)の出力が供給され、その最終段から第２の内部ク
ロック信号ＣＬＫ２が出力されるようになっている。そ
して、このクロックバッファ34で得られる第１及び第２
の内部クロック信号ＣＬＫ１、ＣＬＫ２が、前記各フリ
ップフロップ35〜38にクロック信号として供給される。
３個のインバータ 112〜 114は縦続接続されており、そ
の初段には上記ＮＡＮＤゲート回路 118の出力が供給さ
れ、その最終段から第１の内部クロック信号ＣＬＫ１が
出力されるようになっている。また、上記７個のインバ
ータ 111〜 117のうちの３個のインバータ 115〜 117も
縦続接続されており、その初段には上記ＮＯＲゲート回
路 11)の出力が供給され、その最終段から第２の内部ク
ロック信号ＣＬＫ２が出力されるようになっている。そ
して、このクロックバッファ34で得られる第１及び第２
の内部クロック信号ＣＬＫ１、ＣＬＫ２が、前記各フリ
ップフロップ35〜38にクロック信号として供給される。
【００７１】この図１１のクロックバッファにおいて、
テスト信号ＴＣ1 がＬレベルにされている時、すなわち
通常モードの時には、ＮＡＮＤゲート回路 118及びＮＯ
Ｒゲート回路 119は入力クロック信号ＣＬＫを単に反転
するインバータとして動作し、第１及び第２の内部クロ
ック信号ＣＬＫ１、ＣＬＫ２として入力クロック信号Ｃ
ＬＫと同相の信号が得られる。このとき、この第１及び
第２の内部クロック信号ＣＬＫ１、ＣＬＫ２が供給され
る第１及び第２のサブメモリマクロ11、12内の各フリッ
プフロップ35〜38はそれぞれ、マスタースレーブ型フリ
ップフロップとして動作し、クロック信号に同期して入
力信号を後段に伝播させる。
テスト信号ＴＣ1 がＬレベルにされている時、すなわち
通常モードの時には、ＮＡＮＤゲート回路 118及びＮＯ
Ｒゲート回路 119は入力クロック信号ＣＬＫを単に反転
するインバータとして動作し、第１及び第２の内部クロ
ック信号ＣＬＫ１、ＣＬＫ２として入力クロック信号Ｃ
ＬＫと同相の信号が得られる。このとき、この第１及び
第２の内部クロック信号ＣＬＫ１、ＣＬＫ２が供給され
る第１及び第２のサブメモリマクロ11、12内の各フリッ
プフロップ35〜38はそれぞれ、マスタースレーブ型フリ
ップフロップとして動作し、クロック信号に同期して入
力信号を後段に伝播させる。
【００７２】他方、テスト信号ＴＣ1 がＨレベルとなる
テストモードの時には、入力クロック信号ＣＬＫのレベ
ルとは無関係にＮＡＮＤゲート回路 118の出力がＨレベ
ル、さらに第１の内部クロック信号ＣＬＫ１がＬレベル
に固定され、ＮＯＲゲート回路 119の出力がＬレベル
に、さらに第２の内部クロック信号ＣＬＫ２がＨレベル
にそれぞれ固定される。このとき、この第１及び第２の
内部クロック信号ＣＬＫ１、ＣＬＫ２が供給される第１
及び第２のサブメモリマクロ11、12内の各フリップフロ
ップ35〜38はそれぞれ、入力信号をそのまま後段に伝播
させるスルー状態になる。
テストモードの時には、入力クロック信号ＣＬＫのレベ
ルとは無関係にＮＡＮＤゲート回路 118の出力がＨレベ
ル、さらに第１の内部クロック信号ＣＬＫ１がＬレベル
に固定され、ＮＯＲゲート回路 119の出力がＬレベル
に、さらに第２の内部クロック信号ＣＬＫ２がＨレベル
にそれぞれ固定される。このとき、この第１及び第２の
内部クロック信号ＣＬＫ１、ＣＬＫ２が供給される第１
及び第２のサブメモリマクロ11、12内の各フリップフロ
ップ35〜38はそれぞれ、入力信号をそのまま後段に伝播
させるスルー状態になる。
【００７３】図１２は（ａ）、上記各フリップフロップ
35〜38の詳細な回路構成を示している。これらはそれぞ
れマスター段Ｍとスレーブ段Ｓからなるマスタースレー
ブ型フリップフロップであり、マスター段Ｍとスレーブ
段Ｓとは同じ回路構成にされている。すなわち、マスタ
ー段Ｍ及びスレーブ段Ｓには、それぞれ４個のＰチャネ
ルＭＯＳトランジスタ 121〜 124及びＮチャネルＭＯＳ
トランジスタ 125〜 128と２個のインバータ 129、 130
が設けられている。
35〜38の詳細な回路構成を示している。これらはそれぞ
れマスター段Ｍとスレーブ段Ｓからなるマスタースレー
ブ型フリップフロップであり、マスター段Ｍとスレーブ
段Ｓとは同じ回路構成にされている。すなわち、マスタ
ー段Ｍ及びスレーブ段Ｓには、それぞれ４個のＰチャネ
ルＭＯＳトランジスタ 121〜 124及びＮチャネルＭＯＳ
トランジスタ 125〜 128と２個のインバータ 129、 130
が設けられている。
【００７４】上記のそれぞれ２個のＰチャネルＭＯＳト
ランジスタ 121、 122とＮチャネルＭＯＳトランジスタ
125、 126は、電源電位ＶCCと接地電位との間に直列に
挿入されている。同様に上記のそれぞれ２個のＰチャネ
ルＭＯＳトランジスタ 123、124とＮチャネルＭＯＳト
ランジスタ 127、 128は、電源電位ＶCCと接地電位との
間に直列に挿入されている。また、上記ＰチャネルＭＯ
Ｓトランジスタ 121とＮチャネルＭＯＳトランジスタ 1
26のゲートが共通に接続され、上記ＰチャネルＭＯＳト
ランジスタ 122とＮチャネルＭＯＳトランジスタ 127の
ゲートが共通に接続され、上記ＰチャネルＭＯＳトラン
ジスタ 124とＮチャネルＭＯＳトランジスタ 125のゲー
トが共通に接続され、さらに上記ＰチャネルＭＯＳトラ
ンジスタ123とＮチャネルＭＯＳトランジスタ 128のゲ
ートが共通に接続されている。上記ＭＯＳトランジスタ
122、 125の直列接続ノード及びＭＯＳトランジスタ 1
24、 127の直列接続ノードは共通に接続され、この共通
接続ノードがインバータ 130の入力端に接続されてい
る。このインバータ 130の出力端は上記ＭＯＳトランジ
スタ 123と 128のゲート共通接続ノードに接続されてい
る。
ランジスタ 121、 122とＮチャネルＭＯＳトランジスタ
125、 126は、電源電位ＶCCと接地電位との間に直列に
挿入されている。同様に上記のそれぞれ２個のＰチャネ
ルＭＯＳトランジスタ 123、124とＮチャネルＭＯＳト
ランジスタ 127、 128は、電源電位ＶCCと接地電位との
間に直列に挿入されている。また、上記ＰチャネルＭＯ
Ｓトランジスタ 121とＮチャネルＭＯＳトランジスタ 1
26のゲートが共通に接続され、上記ＰチャネルＭＯＳト
ランジスタ 122とＮチャネルＭＯＳトランジスタ 127の
ゲートが共通に接続され、上記ＰチャネルＭＯＳトラン
ジスタ 124とＮチャネルＭＯＳトランジスタ 125のゲー
トが共通に接続され、さらに上記ＰチャネルＭＯＳトラ
ンジスタ123とＮチャネルＭＯＳトランジスタ 128のゲ
ートが共通に接続されている。上記ＭＯＳトランジスタ
122、 125の直列接続ノード及びＭＯＳトランジスタ 1
24、 127の直列接続ノードは共通に接続され、この共通
接続ノードがインバータ 130の入力端に接続されてい
る。このインバータ 130の出力端は上記ＭＯＳトランジ
スタ 123と 128のゲート共通接続ノードに接続されてい
る。
【００７５】そして、マスター段Ｍでは、上記ＭＯＳト
ランジスタ 121、 126のゲート共通接続ノードに入力信
号が供給され、上記インバータ 130の出力端からスレー
ブ段Ｓへの出力信号が出力され、上記ＭＯＳトランジス
タ 122、 127のゲート共通接続ノードには前記図１１に
示したクロックバッファ34で得られる第１の内部クロッ
ク信号ＣＬＫ１が供給され、上記ＭＯＳトランジスタ 1
25、 124のゲート共通接続ノードにはこの第１の内部ク
ロック信号ＣＬＫ１が上記インバータ 129を介して供給
される。また、スレーブ段Ｓでは、ＭＯＳトランジスタ
121、 126のゲート共通接続ノードに入力信号として上
記マスター段Ｍからの出力信号が供給され、ＭＯＳトラ
ンジスタ 124、 125のゲート共通接続ノードには前記図
１１に示したクロックバッファ34で得られる第２の内部
クロック信号ＣＬＫ２が供給され、ＭＯＳトランジスタ
122、 127のゲート共通接続ノードにはこの第２の内部
クロック信号ＣＬＫ２がインバータ 129を介して供給さ
れる。
ランジスタ 121、 126のゲート共通接続ノードに入力信
号が供給され、上記インバータ 130の出力端からスレー
ブ段Ｓへの出力信号が出力され、上記ＭＯＳトランジス
タ 122、 127のゲート共通接続ノードには前記図１１に
示したクロックバッファ34で得られる第１の内部クロッ
ク信号ＣＬＫ１が供給され、上記ＭＯＳトランジスタ 1
25、 124のゲート共通接続ノードにはこの第１の内部ク
ロック信号ＣＬＫ１が上記インバータ 129を介して供給
される。また、スレーブ段Ｓでは、ＭＯＳトランジスタ
121、 126のゲート共通接続ノードに入力信号として上
記マスター段Ｍからの出力信号が供給され、ＭＯＳトラ
ンジスタ 124、 125のゲート共通接続ノードには前記図
１１に示したクロックバッファ34で得られる第２の内部
クロック信号ＣＬＫ２が供給され、ＭＯＳトランジスタ
122、 127のゲート共通接続ノードにはこの第２の内部
クロック信号ＣＬＫ２がインバータ 129を介して供給さ
れる。
【００７６】すなわち、マスター段Ｍ及びスレーブ段Ｓ
において、それぞれ２個のＰチャネルＭＯＳトランジス
タ 121、 122及びＮチャネルＭＯＳトランジスタ 125、
126と、それぞれ２個のＰチャネルＭＯＳトランジスタ
123、 124及びＮチャネルＭＯＳトランジスタ 127、 1
28は、内部クロック信号ＣＬＫ１又はＣＬＫ２に同期し
て動作するクロックドインバータとして機能する。
において、それぞれ２個のＰチャネルＭＯＳトランジス
タ 121、 122及びＮチャネルＭＯＳトランジスタ 125、
126と、それぞれ２個のＰチャネルＭＯＳトランジスタ
123、 124及びＮチャネルＭＯＳトランジスタ 127、 1
28は、内部クロック信号ＣＬＫ１又はＣＬＫ２に同期し
て動作するクロックドインバータとして機能する。
【００７７】上記図１２（ａ）のフリップフロップを等
価回路で示したものが図１２（ｂ）である。なお、この
図１２（ｂ）において、上記両クロックドインバータは
符号ＩＮＶ１、ＩＮＶ２で示されている。
価回路で示したものが図１２（ｂ）である。なお、この
図１２（ｂ）において、上記両クロックドインバータは
符号ＩＮＶ１、ＩＮＶ２で示されている。
【００７８】このような構成のフリップフロップにおい
て、通常モード時はマスター段Ｍ及びスレーブ段Ｓで
は、クロックドインバータＩＮＶ１、ＩＮＶ２がクロッ
ク信号ＣＬＫ１又はＣＬＫ２に同期して反転動作し、そ
れぞれ入力をラッチし、フリップフロップとして動作す
る。
て、通常モード時はマスター段Ｍ及びスレーブ段Ｓで
は、クロックドインバータＩＮＶ１、ＩＮＶ２がクロッ
ク信号ＣＬＫ１又はＣＬＫ２に同期して反転動作し、そ
れぞれ入力をラッチし、フリップフロップとして動作す
る。
【００７９】一方、テストモード時には、前記のように
第１のクロック信号ＣＬＫ１がＬレベルに、第２のクロ
ック信号ＣＬＫ２がＨレベルにそれぞれ固定されるた
め、マスター段Ｍ及びスレーブ段Ｓではそれぞれクロッ
クドインバータＩＮＶ１のみがインバータとして動作可
能となり、クロックドインバータＩＮＶ２は動作しない
ため、図１２（ｂ）に示した回路は全体として４個のイ
ンバータが縦続接続された構成となり、入力信号がその
まま出力として得られるスルー状態になる。
第１のクロック信号ＣＬＫ１がＬレベルに、第２のクロ
ック信号ＣＬＫ２がＨレベルにそれぞれ固定されるた
め、マスター段Ｍ及びスレーブ段Ｓではそれぞれクロッ
クドインバータＩＮＶ１のみがインバータとして動作可
能となり、クロックドインバータＩＮＶ２は動作しない
ため、図１２（ｂ）に示した回路は全体として４個のイ
ンバータが縦続接続された構成となり、入力信号がその
まま出力として得られるスルー状態になる。
【００８０】図１３は、制御部マクロとして前記図８の
ものと同様にテスト回路と直流電位発生回路とが設けら
れたものが使用され、さらにサブメモリマクロとしてＤ
ＲＡＭ構成のものが４個設けられている場合のチップ全
体のブロック構成を示している。
ものと同様にテスト回路と直流電位発生回路とが設けら
れたものが使用され、さらにサブメモリマクロとしてＤ
ＲＡＭ構成のものが４個設けられている場合のチップ全
体のブロック構成を示している。
【００８１】半導体チップ 150の周囲にはパッド、Ｉ／
Ｏ（入出力回路）部 151が配置されている。このパッ
ド、Ｉ／Ｏ部 151の内側には、ゲートアレイで構成され
たメモリ制御信号発生回路 152、メモリアドレス入力生
成回路 153及びデータ処理回路154、ゲートアレイ又は
マクロセルで構成されたＰＬＬ回路 155が設けられてい
る。さらに、チップ 150の中央部には前記第１ないし第
４のサブメモリマクロ11〜14、前記制御部マクロ15及び
これらに隣接して配線部16が設けられている。
Ｏ（入出力回路）部 151が配置されている。このパッ
ド、Ｉ／Ｏ部 151の内側には、ゲートアレイで構成され
たメモリ制御信号発生回路 152、メモリアドレス入力生
成回路 153及びデータ処理回路154、ゲートアレイ又は
マクロセルで構成されたＰＬＬ回路 155が設けられてい
る。さらに、チップ 150の中央部には前記第１ないし第
４のサブメモリマクロ11〜14、前記制御部マクロ15及び
これらに隣接して配線部16が設けられている。
【００８２】上記メモリ制御信号発生回路 152は、チッ
プ外部からの入力信号に基づいて前記ライトイネーブル
信号／ＷＥ１、／ＷＥ２及びローアドレスストローブ信
号／ＲＡＳ１、／ＲＡＳ２等を発生する。上記メモリア
ドレス入力生成回路 153は、チップ外部からのアドレス
入力に基づいて前記カラムアドレス入力１、２及びロー
アドレス入力１、２等を生成する。データ処理回路 154
は、第１ないし第４のサブメモリマクロ11〜14とチップ
外部との間の読み出し／書き込み用データの授受を行
う。
プ外部からの入力信号に基づいて前記ライトイネーブル
信号／ＷＥ１、／ＷＥ２及びローアドレスストローブ信
号／ＲＡＳ１、／ＲＡＳ２等を発生する。上記メモリア
ドレス入力生成回路 153は、チップ外部からのアドレス
入力に基づいて前記カラムアドレス入力１、２及びロー
アドレス入力１、２等を生成する。データ処理回路 154
は、第１ないし第４のサブメモリマクロ11〜14とチップ
外部との間の読み出し／書き込み用データの授受を行
う。
【００８３】図１４は、この発明の第２の実施例のブロ
ック図である。この実施例は第１ないし第４のサブメモ
リマクロ11〜14、制御部マクロ15及び配線部16が設けら
れた前記図１の実施例において、それぞれ両端に位置す
る第１及び第４のサブメモリマクロ11、14に隣接して電
源配線マクロ17、18を設けるようにしたものである。上
記両電源配線マクロ17、18内には電源電位ＶCC及び接地
電位ＶSSそれぞれを伝達する配線幅が他の信号用配線
（例えば、配線部16に設けられる配線）よりも大きくさ
れた電源配線19及び接地配線20がそれぞれ設けられてい
る。上記両電源配線マクロ17、18内の電源配線19及び接
地配線20は、電源端子及び接地端子にそれぞれ接続され
ている。
ック図である。この実施例は第１ないし第４のサブメモ
リマクロ11〜14、制御部マクロ15及び配線部16が設けら
れた前記図１の実施例において、それぞれ両端に位置す
る第１及び第４のサブメモリマクロ11、14に隣接して電
源配線マクロ17、18を設けるようにしたものである。上
記両電源配線マクロ17、18内には電源電位ＶCC及び接地
電位ＶSSそれぞれを伝達する配線幅が他の信号用配線
（例えば、配線部16に設けられる配線）よりも大きくさ
れた電源配線19及び接地配線20がそれぞれ設けられてい
る。上記両電源配線マクロ17、18内の電源配線19及び接
地配線20は、電源端子及び接地端子にそれぞれ接続され
ている。
【００８４】そして、電源電位ＶCC及び接地電位ＶSS
は、電源配線マクロ17、18内のこれら電源配線19及び接
地配線20を経由して、各サブメモリマクロ11〜14及び制
御部マクロ15に供給される。
は、電源配線マクロ17、18内のこれら電源配線19及び接
地配線20を経由して、各サブメモリマクロ11〜14及び制
御部マクロ15に供給される。
【００８５】このようにメモリマクロの両端に太い電源
電位及び接地電位用の配線領域を確保することにより、
電流が集中する電源端子及び接地端子付近での電源電位
及び接地電位用の配線の配線抵抗によるノイズの発生や
配線のエレクトロマイグレーション効果を緩和すること
ができる。
電位及び接地電位用の配線領域を確保することにより、
電流が集中する電源端子及び接地端子付近での電源電位
及び接地電位用の配線の配線抵抗によるノイズの発生や
配線のエレクトロマイグレーション効果を緩和すること
ができる。
【００８６】なお、図２に示す第１の変形例及び図３に
示す第２の変形例においても、上記第２の実施例のもの
と同様に、メモリマクロの両端に電源配線マクロを配置
するようにしても良い。
示す第２の変形例においても、上記第２の実施例のもの
と同様に、メモリマクロの両端に電源配線マクロを配置
するようにしても良い。
【００８７】
【発明の効果】以上説明したようにこの発明によれば、
短い設計期間で任意の記憶容量が実現でき、かつ半導体
チップ上でそれ程大きな面積を必要とせずにチップコス
トが低減できるメモリマクロ方式の半導体メモリ装置及
びその製造方法が提供できる。
短い設計期間で任意の記憶容量が実現でき、かつ半導体
チップ上でそれ程大きな面積を必要とせずにチップコス
トが低減できるメモリマクロ方式の半導体メモリ装置及
びその製造方法が提供できる。
【図１】この発明に係る半導体メモリ装置の第１の実施
例を示すブロック図。
例を示すブロック図。
【図２】この発明の第１の実施例の第１の変形例を示す
ブロック図。
ブロック図。
【図３】この発明の第１の実施例の第２の変形例を示す
ブロック図。
ブロック図。
【図４】第１の実施例の半導体メモリ装置の詳細な回路
図。
図。
【図５】図４中のＤＲＡＭメモリセルアレイ内の一対の
ビット線付近の構成を示す回路図。
ビット線付近の構成を示す回路図。
【図６】第１の実施例の半導体メモリ装置の直流電位発
生回路の一部の詳細な構成を示す回路図。
生回路の一部の詳細な構成を示す回路図。
【図７】第１の実施例の半導体メモリ装置のワード線昇
圧回路の詳細な構成を示す回路図。
圧回路の詳細な構成を示す回路図。
【図８】第１の実施例の第１の変形例による半導体メモ
リ装置の詳細な構成を示す回路図。
リ装置の詳細な構成を示す回路図。
【図９】図８の半導体メモリ装置のデータの読み出し時
の動作波形図。
の動作波形図。
【図１０】図８の半導体メモリ装置内のテスト回路の詳
細な構成を示す回路図。
細な構成を示す回路図。
【図１１】図８の半導体メモリ装置内のクロックバッフ
ァの詳細な構成を示す回路図。
ァの詳細な構成を示す回路図。
【図１２】図８の半導体メモリ装置内のフリップフロッ
プの詳細な構成を示す回路図。
プの詳細な構成を示す回路図。
【図１３】制御部マクロとして図８のものが設けられた
チップ全体の構成を示すブロック図。
チップ全体の構成を示すブロック図。
【図１４】この発明の第２の実施例の構成を示すブロッ
ク図。
ク図。
【図１５】従来のロジック混載半導体メモリ装置である
エンベデッドメモリを示すブロック図。
エンベデッドメモリを示すブロック図。
【図１６】図１５中のメモリマクロの構成を示すブロッ
ク図。
ク図。
【図１７】図１６中のサブメモリマクロの従来の構成例
を示す回路図。
を示す回路図。
10…メモリマクロ、11〜14…サブメモリマクロ、15…制
御部マクロ、16…配線部、17、18…電源配線マクロ、19
…電源配線、20…接地配線、21…ＤＲＡＭメモリセルア
レイ、22…ローアドレスバッファ、23…ロー系制御回
路、24…ローデコーダ、25…カラムアドレスバッファ、
26…カラム系制御回路、27…カラムデコーダ、28…セン
スアンプ回路、29…カラムゲート回路、30…データ入出
力バッファ、31…ワード線昇圧回路、32…直流電位発生
回路、33…ＡＮＤゲート回路、34…クロックバッファ、
35〜38…フリップフロップ、39…テスト回路、41…ＤＲ
ＡＭメモリセル、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワー
ド線、42…ＮチャネルＭＯＳトランジスタ、43…データ
記憶用のキャパシタ、44…センス増幅器、49…ビット線
イコライズ回路、61…バイアス電位発生部、62〜65…第
１ないし第４の駆動部、81〜84、85〜87…インバータ、
88〜91…キャパシタ、92〜94…スイッチ、95、96…Ｐチ
ャネルＭＯＳトランジスタ、97…ＮチャネルＭＯＳトラ
ンジスタ、 101〜 106…インバータ、 107〜 110…デコ
ード用のＮＡＮＤゲート回路、 111〜 117…インバー
タ、 118…ＮＡＮＤゲート回路、 119…ＮＯＲゲート回
路、Ｍ…マスター段、Ｓ…スレーブ段、 121〜 124…Ｐ
チャネルＭＯＳトランジスタ、 125〜 128…Ｎチャネル
ＭＯＳトランジスタ、 129、 130…インバータ、ＩＮＶ
１、ＩＮＶ２…クロックドインバータ、 150…半導体チ
ップ、 151…パッド、Ｉ／Ｏ（入出力回路）部、 152…
メモリ制御信号発生回路、 153…メモリアドレス入力生
成回路、 154…データ処理回路、 155…ＰＬＬ回路。
御部マクロ、16…配線部、17、18…電源配線マクロ、19
…電源配線、20…接地配線、21…ＤＲＡＭメモリセルア
レイ、22…ローアドレスバッファ、23…ロー系制御回
路、24…ローデコーダ、25…カラムアドレスバッファ、
26…カラム系制御回路、27…カラムデコーダ、28…セン
スアンプ回路、29…カラムゲート回路、30…データ入出
力バッファ、31…ワード線昇圧回路、32…直流電位発生
回路、33…ＡＮＤゲート回路、34…クロックバッファ、
35〜38…フリップフロップ、39…テスト回路、41…ＤＲ
ＡＭメモリセル、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワー
ド線、42…ＮチャネルＭＯＳトランジスタ、43…データ
記憶用のキャパシタ、44…センス増幅器、49…ビット線
イコライズ回路、61…バイアス電位発生部、62〜65…第
１ないし第４の駆動部、81〜84、85〜87…インバータ、
88〜91…キャパシタ、92〜94…スイッチ、95、96…Ｐチ
ャネルＭＯＳトランジスタ、97…ＮチャネルＭＯＳトラ
ンジスタ、 101〜 106…インバータ、 107〜 110…デコ
ード用のＮＡＮＤゲート回路、 111〜 117…インバー
タ、 118…ＮＡＮＤゲート回路、 119…ＮＯＲゲート回
路、Ｍ…マスター段、Ｓ…スレーブ段、 121〜 124…Ｐ
チャネルＭＯＳトランジスタ、 125〜 128…Ｎチャネル
ＭＯＳトランジスタ、 129、 130…インバータ、ＩＮＶ
１、ＩＮＶ２…クロックドインバータ、 150…半導体チ
ップ、 151…パッド、Ｉ／Ｏ（入出力回路）部、 152…
メモリ制御信号発生回路、 153…メモリアドレス入力生
成回路、 154…データ処理回路、 155…ＰＬＬ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 健二 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平２−246151（ＪＰ，Ａ) 特開 平４−330716（ＪＰ，Ａ) 特開 平２−111061（ＪＰ，Ａ) 特開 平１−207947（ＪＰ，Ａ) 特開 平２−66970（ＪＰ，Ａ) 特開 平２−246149（ＪＰ，Ａ) 特開 昭61−97849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 27/10 H01L 27/04 H01L 21/8242 H01L 27/108 H01L 21/82 H01L 21/822 G11C 11/34
Claims (12)
- 【請求項１】 ゲートアレイもしくはスタンダードセル
を用いて構成された論理回路部と、 それぞれＮビットの記憶容量を持つメモリセルアレイと
このメモリセルアレイの中から任意のメモリセルを選択
する選択手段とを少なくとも有する複数のサブメモリマ
クロと、 上記複数のサブメモリマクロが動作する際に必要とする
各種直流電位を発生する直流電位発生手段を少なくとも
有する制御部マクロとを具備し、 ２個以上の上記サブメモリマクロと上記制御部マクロと
を組み合わせることにより、Ｎビットの任意の正数倍の
総記憶容量を持つメモリを１チップで構成するようにし
たことを特徴とする半導体メモリ装置。 - 【請求項２】 ゲートアレイもしくはスタンダートセル
を用いて構成された論理回路部と、 それぞれ行方向、列方向に配列されたワード線及びビッ
ト線と、これらワード線及びビット線に接続されたＮ個
のメモリセルからなりＮビットの記憶容量を持つメモリ
セルアレイと、このメモリセルアレイの中から任意のメ
モリセルを選択する選択手段とを少なくとも有する複数
のサブメモリマクロと、 上記複数のサブメモリマクロのワード線に供給するため
のワード線電位を発生するワード線電位発生手段を少な
くとも有する制御部マクロとを具備し、 ２個以上の上記サブメモリマクロと上記制御部マクロと
を組み合わせることにより、Ｎビットの任意の正数倍の
総記憶容量を持つメモリを１チップで構成するようにし
たことを特徴とする半導体メモリ装置。 - 【請求項３】 ゲートアレイもしくはスタンダートセル
を用いて構成された論理回路部と、 それぞれＮビットの記憶容量を持つメモリセルアレイ
と、このメモリセルアレイの中から任意のメモリセルを
選択する選択手段と、テスト制御信号を受けてメモリセ
ルアレイ内のメモリセルに対するデータの読み書きが行
われる通常の動作モードとメモリセルアレイ内の不良メ
モリセルのスクリーニングもしくは故障検出を行うため
のテストモードとを切り替える制御を行うテストモード
切替制御手段とを少なくとも有する複数のサブメモリマ
クロと、 上記複数のサブメモリマクロの動作モードを決定するた
めの上記テスト制御信号を入力信号に基づいて発生する
テスト回路を少なくとも有する制御部マクロとを具備
し、 ２個以上の上記サブメモリマクロと上記制御部マクロと
を組み合わせることにより、Ｎビットの任意の正数倍の
総記憶容量を持つメモリを１チップで構成するようにし
たことを特徴とする半導体メモリ装置。 - 【請求項４】 ゲートアレイもしくはスタンダードセル
を用いて構成された論理回路部と、 それぞれ行方向、列方向に配列されたワード線及びビッ
ト線と、これらワード線及びビット線に接続されたＮ個
のメモリセルからなりＮビットの記憶容量を持つメモリ
セルアレイと、このメモリセルアレイの中から任意のメ
モリセルを選択する選択手段とを少なくとも有する複数
のサブメモリマクロと、 上記複数のサブメモリマクロが動作する際に必要とする
各種直流電位を発生する直流電位発生手段と上記サブメ
モリマクロのワード線に供給するためのワード線電位を
発生するワード線電位発生手段とを少なくとも有する制
御部マクロとを具備し、 ２個以上の上記サブメモリマクロと上記制御部マクロと
を組み合わせることにより、Ｎビットの任意の正数倍の
総記憶容量を持つメモリを１チップで構成するようにし
たことを特徴とする半導体メモリ装置。 - 【請求項５】 前記制御部マクロ内の前記直流電位発生
手段は、この制御部マクロと組み合わされる前記サブメ
モリマクロの個数に応じてその電流供給能力を切り換え
設定できることを特徴とする請求項１又は４に記載の半
導体メモリ装置。 - 【請求項６】 前記制御部マクロ内の前記ワード線電位
発生手段は、この制御部マクロと組み合わされる前記サ
ブメモリマクロの個数に応じてその電流供給能力を切り
換え設定できることを特徴とする請求項２又は４に記載
の半導体メモリ装置。 - 【請求項７】 前記サブメモリマクロと前記制御部マク
ロとを接続するための配線が設けられる配線部を、前記
サブメモリマクロ及び前記制御部マクロに隣接して設け
るように構成したことを特徴とする請求項１ないし６の
いずれか１つに記載の半導体メモリ装置。 - 【請求項８】 前記サブメモリマクロと前記制御部マク
ロに電源電位を供給するための電源配線が設けられた電
源配線マクロを、前記サブメモリマクロ及び又は前記制
御部マクロに隣接して設けるように構成したことを特徴
とする請求項１ないし７のいずれか１つに記載の半導体
メモリ装置。 - 【請求項９】 前記サブメモリマクロ内のメモリセルが
ＤＲＡＭメモリセルであることを特徴とする請求項１な
いし８のいずれか１つに記載の半導体メモリ装置。 - 【請求項１０】 ゲートアレイもしくはスタンダードセ
ルを用いて構成された論理回路部とそれぞれＮビットの
記憶容量を持つメモリセルアレイとこのメモリセルアレ
イの中から任意のメモリセルを選択する選択手段とを少
なくとも有する複数のサブメモリマクロと、上記複数の
サブメモリマクロが動作する際に必要とする各種直流電
位を発生する直流電位発生手段を少なくとも有する制御
部マクロとを形成する際に上記制御部マクロを２個以上
の上記サブメモリマクロと組み合わせて形成し、 前記制御部マクロ内の前記直流電位発生手段の電流供給
能力を前記サブメモリマクロの個数に応じて切り換え設
定する ことを特徴とする半導体メモリ装置の製造方法。 - 【請求項１１】 ゲートアレイもしくはスタンダートセ
ルを用いて構成された論理回路部とそれぞれ行方向、列
方向に配列されたワード線及びビット線とこれらワード
線及びビット線に接続されたＮ個のメモリセルからなり
Ｎビットの記憶容量を持つメモリセルアレイとこのメモ
リセルアレイの中から任意のメモリセルを選択する選択
手段とを少なくとも有する複数のサブメモリマクロと、
上記複数のサブメモリマクロのワード線に供給するため
のワード線電位を発生するワード線電位発生手段を少な
くとも有する制御部マクロとを形成する際に上記制御部
マクロを２個以上の上記サブメモリマクロと組み合わせ
て形成し、 前記制御部マクロ内の前記ワード線電位発生手段の電流
供給能力を前記サブメ モリマクロの個数に応じて切り換
え設定する ことを特徴とする半導体メモリ装置の製造方
法。 - 【請求項１２】 ゲートアレイもしくはスタンダードセ
ルを用いて構成された論理回路部とそれぞれ行方向、列
方向に配列されたワード線及びビット線とこれらワード
線及びビット線に接続されたＮ個のメモリセルからなり
Ｎビットの記憶容量を持つメモリセルアレイとこのメモ
リセルアレイの中から任意のメモリセルを選択する選択
手段とを少なくとも有する複数のサブメモリマクロと、
上記複数のサブメモリマクロが動作する際に必要とする
各種直流電位を発生する直流電位発生手段と上記サブメ
モリマクロのワード線に供給するためのワード線電位を
発生するワード線電位発生手段とを少なくとも有する制
御部マクロとを形成する際に上記制御部マクロを２個以
上の上記サブメモリマクロと組み合わせて形成し、 前記制御部マクロ内の前記直流電位発生手段及びワード
線電位発生手段の電流供給能力を前記サブメモリマクロ
の個数に応じて切り換え設定する ことを特徴とする半導
体メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01373895A JP3351643B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体メモリ装置及びその製造方法 |
| US08/576,477 US5698876A (en) | 1995-01-31 | 1995-12-21 | Memory standard cell macro for semiconductor device |
| KR1019960002292A KR100203208B1 (ko) | 1995-01-31 | 1996-01-31 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01373895A JP3351643B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204161A JPH08204161A (ja) | 1996-08-09 |
| JP3351643B2 true JP3351643B2 (ja) | 2002-12-03 |
Family
ID=11841610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01373895A Expired - Lifetime JP3351643B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体メモリ装置及びその製造方法 |
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|---|---|
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| JP (1) | JP3351643B2 (ja) |
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| JP3597706B2 (ja) | 1997-07-25 | 2004-12-08 | 株式会社東芝 | ロジック混載メモリ |
| US5970052A (en) * | 1997-09-19 | 1999-10-19 | International Business Machines Corporation | Method for dynamic bandwidth testing |
| JP3556446B2 (ja) * | 1997-10-31 | 2004-08-18 | 株式会社東芝 | 半導体集積回路 |
| JP2000156085A (ja) * | 1998-11-20 | 2000-06-06 | Toshiba Corp | 半導体記憶装置 |
| JP4437565B2 (ja) | 1998-11-26 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体 |
| JP2000182370A (ja) * | 1998-12-16 | 2000-06-30 | Toshiba Corp | 半導体記憶装置 |
| JP4627827B2 (ja) | 1999-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US6658544B2 (en) | 2000-12-27 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Techniques to asynchronously operate a synchronous memory |
| US6798257B1 (en) * | 2001-03-21 | 2004-09-28 | Cisco Technology, Inc. | Method and apparatus for providing multiple clock signals on a chip using a second PLL library circuit connected to a buffered reference clock output of a first PLL library circuit |
| JP4170600B2 (ja) * | 2001-03-29 | 2008-10-22 | 株式会社東芝 | 半導体集積回路及びその設計方法 |
| JP4791733B2 (ja) * | 2005-01-14 | 2011-10-12 | 株式会社東芝 | 半導体集積回路装置 |
| JP2008299476A (ja) | 2007-05-30 | 2008-12-11 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| US8645893B1 (en) * | 2012-10-23 | 2014-02-04 | Arm Limited | Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance |
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|---|---|---|---|---|
| US4295149A (en) * | 1978-12-29 | 1981-10-13 | International Business Machines Corporation | Master image chip organization technique or method |
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1995
- 1995-01-31 JP JP01373895A patent/JP3351643B2/ja not_active Expired - Lifetime
- 1995-12-21 US US08/576,477 patent/US5698876A/en not_active Expired - Lifetime
-
1996
- 1996-01-31 KR KR1019960002292A patent/KR100203208B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR960030379A (ko) | 1996-08-17 |
| KR100203208B1 (ko) | 1999-06-15 |
| US5698876A (en) | 1997-12-16 |
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