JP4437565B2 - 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体 - Google Patents
半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、詳しくは、複数のメモリとロジック回路とを混載したシステムLSIに関する。
【0002】
近年、メモリ・ロジック混載型のシステムLSIの需要が高まっている。このようなLSIでは、更なる低消費電力化や高機能化の要求により、1つのデバイスに複数個のメモリが搭載される。そして、このようなシステムLSIの試験時間を短縮することが求められている。
【0003】
【従来の技術】
図5は、従来のシステムLSIの一例を示す。システムLSI1は、記憶容量が2MBの2つのメモリマクロ2,3、記憶容量が8MBのメモリマクロ4、2つのロジック回路5,6を備え、各回路2〜6はそれぞれチップ上の所定位置に配置される。各メモリマクロ2〜4は、図6に示すように一般的な構成であって、メモリセルアレイ10、ロウデコーダ11、コラムデコーダ12、入出力回路13、入力バッファ回路14、ミキサ15、及び、電源系回路16を備える。メモリマクロ2(,3)とメモリマクロ4は、記憶容量が異なるが基本構成は同じであり、それぞれの回路規模が記憶容量に応じて異なるだけである。
【0004】
前記電源系回路16には、例えば図7に示すような降圧回路20が備えられる。降圧回路20は、トリミング回路21、基準電位発生回路22、制御回路23、及び、電源ドライバ回路24を備える。制御回路23にはイネーブル信号ENが入力され、制御回路23はそのイネーブル信号ENに基づいて電源ドライバ回路24を活性・非活性に切り替える。電源ドライバ回路24は、基準電圧発生回路22からの基準電圧Vrに基づいて、外部電源を降圧した内部電源Vinを生成し、その内部電源Vinをメモリセルアレイ10等の動作電源として供給する。
【0005】
前記トリミング回路21及び基準電圧発生回路22は、図8に示すように構成される。詳述すると、トリミング回路21は、2つのヒューズ回路31,32、及び、4つのAND回路33〜36を備える。
【0006】
ヒューズ回路31は、NMOSトランジスタTr1、ヒューズf01、及び、2つのインバータ回路31a,31bを備える。NMOSトランジスタTr1は、ソースが低電位側電源VSSに接続され、ドレインがヒューズf01を介して高電位側電源VCCに接続される。NMOSトランジスタTr1のドレインは、インバータ回路31aを介して自身のゲートに接続される。そして、NMOSトランジスタTr1のドレインからは、検出信号n01zが出力されるとともに、インバータ回路31bを介して検出信号n01xが出力される。
【0007】
ヒューズ回路32は、NMOSトランジスタTr2、ヒューズf02、及び、2つのインバータ回路32a,32bで構成され、前記ヒューズ回路31と同様に接続される。そして、NMOSトランジスタTr2のドレインからは、検出信号n02zが出力されるとともに、インバータ回路32bを介して検出信号n02xが出力される。
【0008】
前記AND回路33には、検出信号n01x,n02zが入力され、出力端子から各信号n01x,n02zに基づいた出力電圧V1を出力する。前記AND回路34には、検出信号n01z,n02zが入力され、出力端子から各信号n01z,n02zに基づいた出力電圧V2を出力する。前記AND回路35には、検出信号n01z,n02xが入力され、出力端子から各信号n01z,n02xに基づいた出力電圧V3を出力する。前記AND回路36には、検出信号n01x,n02xが入力され、出力端子から各信号n01x,n02xに基づいた出力電圧V4を出力する。そして、AND回路33〜35の出力端子は次段の基準電圧発生回路22に接続される。
【0009】
基準電圧発生回路22は、抵抗R、及び、8つのNMOSトランジスタTr3〜Tr9を備える。電源VCC,VSS間には、抵抗R、及び、4つのNMOSトランジスタTr3〜Tr6が直列に接続される。各NMOSトランジスタTr3〜Tr6は、そのゲートがそれぞれ自身のドレインに接続、即ちダイオード接続される。
【0010】
又、NMOSトランジスタTr3のソースは、NMOSトランジスタTr7を介して低電位側電源VSSに接続される。このNMOSトランジスタTr7のゲートには、前記出力電圧V1が入力される。NMOSトランジスタTr4のソースは、NMOSトランジスタTr8を介して低電位側電源VSSに接続される。このNMOSトランジスタTr8のゲートには、前記出力電圧V2が入力される。NMOSトランジスタTr5のソースは、NMOSトランジスタTr9を介して低電位側電源VSSに接続される。このNMOSトランジスタTr9のゲートには、前記出力電圧V3が入力される。
【0011】
そして、前記NMOSトランジスタTr3のドレインは出力ノードであって、該ノードから前記電源ドライバ回路24に基準電圧Vrを出力するとともに、同基準電圧Vrをチップに設けられた測定用パッドPに出力する。
【0012】
このようなトリミング回路21及び基準電圧発生回路22では、図9に示すように、両ヒューズf01,f02がトリミング処理無しの場合、出力電圧V2のみがHレベルとなる。従って、NMOSトランジスタTr8がオンされ、基準電圧Vrは、電源VCC,VSS間の電位差を、抵抗Rと、ダイオード接続された2つのNMOSトランジスタTr3,Tr4のオン抵抗とで分圧したレベルとなる。
【0013】
又、ヒューズf01のみがトリミング処理がなされた場合、出力電圧V1のみがHレベルとなる。従って、NMOSトランジスタTr7がオンされ、基準電圧Vrは、電源VCC,VSS間の電位差を、抵抗Rと、ダイオード接続された1つのNMOSトランジスタTr3のオン抵抗とで分圧したレベルとなる。
【0014】
又、ヒューズf02のみがトリミング処理がなされた場合、出力電圧V3のみがHレベルとなる。従って、NMOSトランジスタTr9がオンされ、基準電圧Vrは、電源VCC,VSS間の電位差を、抵抗Rと、ダイオード接続された3つのNMOSトランジスタTr3〜Tr5のオン抵抗とで分圧したレベルとなる。
【0015】
更に、両ヒューズf01,f02がトリミング処理がなされた場合、出力電圧V4のみがHレベルとなる。即ち、出力電圧V1〜V3は全てLレベルとなる。従って、NMOSトランジスタTr7〜Tr9がオフ状態に保持され、基準電圧Vrは、電源VCC,VSS間の電位差を、抵抗Rと、ダイオード接続された4つのNMOSトランジスタTr3〜Tr6のオン抵抗とで分圧したレベルとなる。
【0016】
そして、システムLSI1の出荷試験時には、前記測定用パッドPから出力される基準電圧Vrを図示しない測定装置によって測定し、該基準電圧Vrが所定範囲内であるか否かが判定される。このとき、基準電圧Vrが所定範囲内から外れていると、そのずれに応じてヒューズf01,f02のトリミング処理がなされる。基準電圧発生回路22は、各ヒューズf01,f02のトリミング処理の有無の組み合わせに基づいたレベル、即ち略所定の電圧値となる基準電圧Vrを生成する。このようなトリミング処理は各メモリマクロ2〜4毎に同様に行われる。
【0017】
【発明が解決しようとする課題】
ところで、このシステムLSI1をレイアウト設計装置(CAD装置)で設計するにあたり、図5に示すように、ライブラリLbには、上記のメモリマクロ2〜4を含む種々のメモリマクロ、ロジック回路等のライブラリデータが予め登録されている。ライブラリデータは、レイアウトデータ,ネット情報等の各種情報を含む。
【0018】
各メモリマクロは単体で動作可能に構成されている。従って、CAD装置は、ライブラリLbから所望の記憶容量を持つメモリマクロを選択してチップ上に配置するだけで、そのメモリ機能を有するシステムLSIの設計を行うことができる。
【0019】
そのため、システムLSI1にメモリマクロを配置した分だけ(上記では、3つのメモリマクロ2〜4を配置した分だけ)、トリミング回路21が備えられることになる。すると、システムLSI1の出荷試験時において、基準電圧Vrの測定及びトリミング処理がメモリマクロ毎に同様に行われるので、その試験時間が長くなるという問題がある。このような問題は、システムLSIのコストの上昇を招く。
【0020】
又、チップには、各メモリマクロ2〜4の降圧回路20毎に1つの測定用パッドPが必要である。これは、システムLSI1の高集積化の妨げとなる。
尚、これらの問題は、前記降圧回路20に限るものではない。例えば、前記電源系回路16には、前記降圧回路20の他に前記メモリセルアレイ10の基板電位を発生するための基板電位発生回路(図示略)を備えている。基板電位発生回路には、電源ドライバ回路、検知回路、及び、図8と同様なトリミング回路が備えられる。検知回路は、基板電位を検知し、その検知信号を電源ドライバ回路に出力する。電源ドライバ回路は、前記検知信号に基づいた基板電位を生成する。又、前記チップ上には、基板電位を測定するための測定用パッドが設けられている。そして、上記と同様に、測定用パッドから出力される基板電位が測定され、その測定値が所定範囲内から外れていると、該測定値が所定範囲内となるようにトリミング回路内のヒューズをトリミングする。従って、この場合でも、上記と同様の問題が生じる。
【0021】
本発明は、上記問題点を解決するためになされたものであって、その目的は、試験時間を短縮するとともに、高集積化を図ることができる半導体集積回路装置、半導体集積回路装置の設計方法、及び、その半導体集積回路装置のレイアウトデータを記録した記録媒体を提供することにある。
【0022】
【課題を解決するための手段】
請求項1,4,7に記載の発明によれば、半導体集積回路装置に備えられる複数のメモリは、少なくともトリミング回路を含む1つの制御マクロと、前記制御マクロとは別に設けられ、該制御マクロと協働してメモリの機能を提供する複数のメモリユニットとから構成される。また、前記複数のメモリユニットの記憶容量は互いに異なり、前記複数のメモリユニットは前記トリミング回路の前記トリミング処理に基づく前記基準となる信号に基づいて自己の記憶容量に応じた動作電圧を発生する電源ドライバ回路を有する。また、前記複数のメモリユニット間で前記トリミング回路を共用する。従って、トリミング処理を1つの制御マクロに対してのみ行えばよく、各メモリ毎に行う必要がないため、半導体集積回路装置の出荷試験時の試験時間を短縮することができる。又、調整回路の出力信号を測定する測定用パッドを制御マクロに対応して設ければよく、しかも、メモリ間で少なくともトリミング回路が共用されるので、測定用パッド及び回路数を削減することができ、半導体集積回路装置の高集積化を図ることができる。
【0024】
請求項2,5,8に記載の発明によれば、電源ドライバ回路は、基準電圧に基づいて外部電源を昇圧又は降圧した内部電源を生成する回路である。調整回路は、基準電圧を発生し、その基準電圧を電源ドライバ回路に供給する基準電圧発生回路である。トリミング回路は、複数のヒューズを備え、それらヒューズのトリミング処理の有無の組み合わせに基づいて基準電圧を所定範囲内とするヒューズトリミング回路である。
【0025】
請求項3,6,9に記載の発明によれば、電源ドライバ回路は、検知信号のレベルに基づいてメモリセルアレイの基板電位を生成する回路である。調整回路は、基板電位を検知し、その検知結果を検知信号として電源ドライバ回路に出力する検知回路である。トリミング回路は、複数のヒューズを備え、それらヒューズに対して基板電位を所定範囲内とするように施されるトリミング処理の有無の組み合わせに基づく検知信号を出力するヒューズトリミング回路である。
【0026】
【発明の実施の形態】
以下、本発明を具体化した本実施の形態を図1及び図2に従って説明する。尚、説明の便宜上、図5〜8と同様の構成については同一の符号を付してその説明を一部省略する。
【0027】
図1は、本実施の形態のシステムLSIの構成を示す。システムLSI51は、記憶容量が2MBの2つのメモリユニット52,53、記憶容量が8MBのメモリユニット54、制御マクロ55、2つのロジック回路5,6を備え、各回路52〜55,5,6はそれぞれチップ上の所定位置に配置されている。
【0028】
図2に示すように、各メモリユニット52〜54は、図6のメモリセルアレイ10、ロウデコーダ11、コラムデコーダ12、入出力回路13、入力バッファ回路14、ミキサ15(何れも図示略)をそれぞれ備えるとともに、降圧回路52a〜54a、基板電位発生回路52b〜54bをそれぞれ備える。降圧回路52a〜54a、基板電位発生回路52b〜54bは同様に構成され、制御回路23と電源ドライバ回路24をそれぞれ備える。
【0029】
制御マクロ55には、複数の降圧回路52a〜54aに対して1組のトリミング回路21及び基準電圧発生回路22が備えられる。基準電圧発生回路22は、各降圧回路52a〜54aの電源ドライバ回路24に接続され、それぞれ基準電圧Vrを出力する。又、制御マクロ55には、複数の基板電位発生回路52b〜54bに対して1組のトリミング回路25及び検知回路26が備えられる。検知回路26は、各基板電位発生回路52b〜54bの電源ドライバ回路24に接続され、それぞれ検知信号SGを出力する。
【0030】
言い換えれば、この形態のシステムLSI51は、各メモリユニット52〜54の降圧回路52a〜54aでトリミング回路21及び基準電圧発生回路22を共用し、基板電位発生回路52b〜54bでトリミング回路25及び検知回路26を共用している。そして、各回路21,22,25,26は、各メモリユニット52〜54とは別の制御マクロ55内に配置される。これは、トリミング回路21,25、基準電圧発生回路22、及び、検知回路26は、各メモリユニット52〜54の記憶容量の大きさに依存されないため、それら回路21,22,25,26が共用化される。尚、各電源ドライバ回路24は、能力が各メモリユニット52〜54の記憶容量の大きさに依存するため、それら能力に応じた回路規模の電源ドライバ回路24が個々のメモリユニット52〜54毎に設けられている。
【0031】
又、基準電圧発生回路22には、基準電圧Vrを測定するためにシステムLSI51のチップ上に設けられた測定用パッドPに接続される。そして、システムLSI51の出荷試験時には、前記測定用パッドPから出力される基準電圧Vrを図示しない測定装置によって測定し、該基準電圧Vrが所定範囲内であるか否かが判定される。このとき、基準電圧Vrが所定範囲内から外れていると、図8に示すようにそのずれに応じてヒューズf01,f02のトリミング処理がなされる。基準電圧発生回路22は、各ヒューズf01,f02のトリミング処理の有無の組み合わせに基づいたレベル、即ち所定電圧値となる基準電圧Vrを生成し、該基準電圧Vrを各降圧回路52a〜54aの電源ドライバ回路24にそれぞれ供給する。こうして、電源ドライバ回路24は、基準電圧Vrに基づいて外部電源を降圧した内部電源Vinを生成する。
【0032】
同様に、検知回路26には、メモリセルアレイ10の基板電位を測定するために同チップ上に設けられた測定用パッドPに接続される。そして、システムLSI51の出荷試験時には、前記測定用パッドPから出力される基板電位を図示しない測定装置によって測定し、該基板電位が所定範囲内であるか否かが判定される。このとき、基板電位が所定範囲内から外れていると、そのずれに応じてヒューズf01,f02のトリミング処理がなされる。検知回路26は、各ヒューズf01,f02のトリミング処理の有無の組み合わせに基づいた検知信号SGを各基板電位発生回路52b〜54bの電源ドライバ回路24にそれぞれ出力する。こうして、各電源ドライバ回路24は、所定電圧値の基板電位を生成し、各メモリセルアレイ10のウェルWに供給する。
【0033】
このように、上記したようなトリミング処理は、制御マクロ55の各トリミング回路21,25にのみ行われる。即ち、3つのメモリユニット52〜54に所定範囲の基準電圧Vrを供給するために、1つのトリミング回路21に対するトリミング処理が行われる。また、3つのメモリユニット52〜54の基板電位を所定範囲とするために、1つのトリミング回路25に対するトリミング処理が行われる。これにより、所定スペックの範囲内に含まれる動作特性を持つシステムLSIが完成される。
【0034】
上記のシステムLSI51のレイアウトデータは、図示しないレイアウト設計装置(CAD装置)を用いて作成される。CAD装置は、図1のライブラリLbを記憶装置に予め格納している。ライブラリLbは、上記構成の2MB,8MBのメモリユニット52〜54を含む種々の記憶容量のメモリユニットのライブラリデータを格納する領域、上記構成の制御マクロ55を含む種々の制御マクロのライブラリデータを格納する領域、等を備える。このライブラリLbは、コンピュータよりなるCAD装置にて読みとり可能な記録媒体(記憶装置を含む)に記録され提供される。
【0035】
CAD装置は、システムLSI51の仕様データに基づいて、ライブラリLbから2M,8Mのメモリユニット52〜54及びそのメモリユニット52〜54に応じた制御マクロ55のライブラリデータを読み出す。そして、CAD装置は、チップ上に各メモリユニット52〜54及び制御マクロ55等を所定の位置に配置し、仕様データ(ネットリスト)に基づいて接続配線のデータを作成する。このようにして、ライブラリLbに格納されたライブラリデータを用いて上記構成のシステムLSI51のレイアウトデータが作成される。
【0036】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)この形態のシステムLSI51は、各メモリユニット52〜54の降圧回路52a〜54aで該ユニット52〜54の記憶容量の大きさに依存しないトリミング回路21及び基準電圧発生回路22を共用し、同様に基板電位発生回路52b〜54bでトリミング回路25及び検知回路26を共用している。そして、各回路21,22,25,26は、各メモリユニット52〜54とは別の制御マクロ55内に配置される。従って、基準電圧発生回路22が出力する基準電圧Vrの測定及びトリミング処理と、検知回路26が出力する検知信号SGのレベルの測定及びトリミング処理を単一の制御マクロ55に対してのみ行えばよく、各メモリユニット毎に行う必要がないので、システムLSI51の出荷試験時の試験時間を短縮することができる。
【0037】
(2)トリミング回路21,25、基準電圧発生回路22、及び、検知回路26が共用化されるので、回路数、及び、基準電圧Vr及び検知信号SGのレベルを測定する測定用パッドPの数を削減することができる。従って、システムLSI51の高集積化を図ることができる。
【0038】
尚、本発明の実施の形態は以下のように変更してもよい。
○上記実施の形態では、各電源ドライバ回路24及び制御回路23を各メモリユニット52〜54内に備えたが、図3に示すように、各電源ドライバ回路24及び制御回路23を省略したメモリユニット62〜64と、その各電源ドライバ回路24及びその電源ドライバ回路24で共用化した制御回路23を備える制御マクロ65とで構成してもよい。この場合、制御マクロ65(各電源ドライバ回路24)と各メモリユニット62〜64との間には、各電源ドライバ回路24が生成する内部電源Vinに応じた配線幅の電源配線L1を設ける必要がある。
【0039】
又、図4に示すように、制御マクロ65aを構成してもよい。この制御マクロ65aは、3つの電源ドライバ回路24を、全メモリユニット62〜64に対して内部電源Vinを供給することができる供給能力が高い1つの電源ドライバ回路24aに置換した構成である。この場合、上記と同様に、制御マクロ65a(電源ドライバ回路24a)と各メモリユニット62〜64との間には、電源ドライバ回路24aが生成する内部電源に応じた配線幅の電源配線L2を設ける必要がある。このとき、電源配線L2を各メモリユニット62〜64間でループ状に形成してもよい。
【0040】
更に、前記電源ドライバ回路24aは、全メモリユニット62〜64に対して内部電源Vinを供給することができる供給能力を持つドライバ回路としたが、電源ドライバ回路を、適宜メモリユニットの組み合わせに応じて複数個設けるようにしてもよい。例えば、メモリユニット62,63で1つの電源ドライバ回路を設け、メモリユニット64で1つの電源ドライバ回路を設けるようにしてもよい。
【0041】
○上記実施の形態では、トリミング回路21,25、基準電圧発生回路22、及び、検知回路26を共用化すべく制御マクロ55内に備えたが、各メモリユニット52〜54に共用可能な回路であれば、これらの回路に限定されるものではない。
【0042】
○上記実施の形態では、基準電圧Vrに基づいて外部電源を降圧した内部電源Vinを生成する降圧回路52a〜54aに実施したが、基準電圧Vrに基づいて外部電源を昇圧した内部電源を生成する昇圧回路に実施してもよい。
【0043】
【発明の効果】
以上詳述したように、本発明によれば、試験時間を短縮するとともに、高集積化を図ることができる半導体集積回路装置、半導体集積回路装置の設計方法、及び、その半導体集積回路装置のレイアウトデータを記録した記録媒体を提供することができる。
【図面の簡単な説明】
【図1】 本実施の形態のシステムLSIを説明するための図である。
【図2】 本実施の形態のシステムLSIの概略構成図である。
【図3】 別例のシステムLSIの概略構成図である。
【図4】 別例のシステムLSIの概略構成図である。
【図5】 従来のシステムLSIを説明するための図である。
【図6】 メモリマクロの概略構成図である。
【図7】 降圧回路の概略構成図である。
【図8】 トリミング回路及び基準電圧発生回路の回路図である。
【図9】 トリミング回路を説明するための図である。
【符号の説明】
21,25 トリミング回路
22 調整回路としての基準電圧発生回路
24 電源ドライバ回路
26 調整回路としての検知回路
52〜54 メモリユニット
55 制御マクロ
Claims (9)
- 電源ドライバ回路が生成する動作電源を所定範囲とするように施されるトリミング回路のトリミング処理に基づいて前記電源ドライバ回路に基準となる信号を出力する調整回路を有する複数のメモリを備えた半導体集積回路装置であって、
前記トリミング回路を含む1つの制御マクロと、
前記制御マクロとは別に設けられ、該制御マクロと協働して前記メモリの機能を提供する複数のメモリユニットとを有し、
前記複数のメモリユニットの記憶容量は互いに異なり、前記複数のメモリユニットは前記トリミング回路の前記トリミング処理に基づく前記基準となる信号に基づいて自己の記憶容量に応じた動作電圧を発生する電源ドライバ回路を有し、
前記複数のメモリユニット間で前記トリミング回路を共用する半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記電源ドライバ回路は、基準電圧に基づいて外部電源を昇圧又は降圧した内部電源を生成する回路であり、
前記調整回路は、前記基準電圧を発生し、その基準電圧を前記電源ドライバ回路に供給する基準電圧発生回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズのトリミング処理の有無の組み合わせに基づいて前記基準電圧を所定範囲内とするヒューズトリミング回路であることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記電源ドライバ回路は、検知信号のレベルに基づいてメモリセルアレイの基板電位を生成する回路であり、
前記調整回路は、前記基板電位を検知し、その検知結果を前記検知信号として前記電源ドライバ回路に出力する検知回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズに対して前記基板電位を所定範囲内とするように施されるトリミング処理の有無の組み合わせに基づく前記検知信号を出力するヒューズトリミング回路であることを特徴とする半導体集積回路装置。 - 電源ドライバ回路が生成する動作電源を所定範囲とするように施されるトリミング回路のトリミング処理に基づいて前記電源ドライバ回路に基準となる信号を出力する調整回路を有する複数のメモリを備えた半導体集積回路装置の設計方法であって、
前記トリミング回路を含む1つの制御マクロのデータと、
前記制御マクロと協働して前記メモリの機能を提供する複数のメモリユニットのデータとに基づいて、前記各メモリユニットと前記制御マクロとをチップ上に別々にレイアウトし、互いを接続して前記複数のメモリを構成し、
前記複数のメモリユニットの記憶容量は互いに異なり、前記複数のメモリユニットは前記トリミング回路の前記トリミング処理に基づく前記基準となる信号に基づいて自己の記憶容量に応じた動作電圧を発生する電源ドライバ回路を有し、前記複数のメモリユニット間で前記トリミング回路を共用することを特徴とする半導体集積回路装置の設計方法。 - 請求項4に記載の半導体集積回路装置の設計方法において、
前記電源ドライバ回路は、基準電圧に基づいて外部電源を昇圧又は降圧した内部電源を生成する回路であり、
前記調整回路は、前記基準電圧を発生し、その基準電圧を前記電源ドライバ回路に供給する基準電圧発生回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズのトリミング処理の有無の組み合わせに基づいて前記基準電圧を所定範囲内とするヒューズトリミング回路であることを特徴とする半導体集積回路装置の設計方法。 - 請求項4に記載の半導体集積回路装置の設計方法において、
前記電源ドライバ回路は、検知信号のレベルに基づいてメモリセルアレイの基板電位を生成する回路であり、
前記調整回路は、前記基板電位を検知し、その検知結果を前記検知信号として前記電源ドライバ回路に出力する検知回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズに対して前記基板電位を所定範囲内とするように施されるトリミング処理の有無の組み合わせに基づく前記検知信号を出力するヒューズトリミング回路であることを特徴とする半導体集積回路装置の設計方法。 - 電源ドライバ回路が生成する動作電源を所定範囲とするように施されるトリミング回路のトリミング処理に基づいて前記電源ドライバ回路に基準となる信号を出力する調整回路を有する複数のメモリを備えた半導体集積回路装置のレイアウトデータを作成するための各種ライブラリデータを記録した記録媒体であって、
前記トリミング回路を含む1つの制御マクロのデータと、
前記制御マクロとは別にレイアウトされ、該制御マクロと協働して前記メモリの機能を提供する複数のメモリユニットのデータとを記録し、
前記複数のメモリユニットの記憶容量は互いに異なり、前記複数のメモリユニットは前記トリミング回路の前記トリミング処理に基づく前記基準となる信号に基づいて自己の記憶容量に応じた動作電圧を発生する電源ドライバ回路を有し、前記複数のメモリユニット間で前記トリミング回路を共用することを特徴とする記録媒体。 - 請求項7に記載の記録媒体において、
前記電源ドライバ回路は、基準電圧に基づいて外部電源を昇圧又は降圧した内部電源を生成する回路であり、
前記調整回路は、前記基準電圧を発生し、その基準電圧を前記電源ドライバ回路に供給する基準電圧発生回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズのトリミング処理の有無の組み合わせに基づいて前記基準電圧を所定範囲内とするヒューズトリミング回路であることを特徴とする記録媒体。 - 請求項7に記載の記録媒体において、
前記電源ドライバ回路は、検知信号のレベルに基づいてメモリセルアレイの基板電位を生成する回路であり、
前記調整回路は、前記基板電位を検知し、その検知結果を前記検知信号として前記電源ドライバ回路に出力する検知回路であり、
前記トリミング回路は、複数のヒューズを備え、それらヒューズに対して前記基板電位を所定範囲内とするように施されるトリミング処理の有無の組み合わせに基づく前記検知信号を出力するヒューズトリミング回路であることを特徴とする記録媒体。
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