KR0135108B1

KR0135108B1 - 스트레스 테스트 회로를 포함하는 반도체 메모리 장치

Info

Publication number: KR0135108B1
Application number: KR1019940033914A
Authority: KR
Inventors: 차기원; 유제환
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-12-13
Filing date: 1994-12-13
Publication date: 1998-04-25
Also published as: JP2801877B2; US5638331A; JPH08227600A; KR960024422A

Abstract

하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 복수개의 메모리 쎌들과, 상기 메모리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 복수개의 워드라인을 가지는 반도체 메모리에 설치가능한 번인 테스트 회로는, 상기 워드라인들에 각기 연결된 워드라인 트랜스퍼 트랜지스터 및 디스차아지 트랜지스터를 가지며, 통상적인 테이타 입출력 동작시 입력되는 로우 어드레스에 응답하여 상기 트랜스퍼 트랜지스터를 통해 상기 워드라인을 선택하며, 인가되는 번인 인에이블 신호에 응답하여 상기 트랜스퍼 트랜지스터 및 상기 디스차아지 트랜지스터의 동작을 비 동전상태로 함에 의해 번인 테스트 동안 상기 복수의 워드라인을 플로팅 상태로 유지시키는 로우 어드레스 디코더와; 외부신호들에 의해 주어지는 미리 설정된 타이밍에 응답하여 상기 번인 인에이블 신호를 발생하고, 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인 인에이블 신호를 디스에이블하기 위한 번인 제어신호를 발생하는 번인관련 신호 발생부와; 상기 번인 인에이블 신호에 응답하여 상기 번인 테스트 시 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하기 위한 워드라인 스트레스 인가부를 포함함에 의해 테스트 타임의 단축 및 메모리의 신뢰성 개선을 도모한다.

Description

스트레스 테스트 회로를 포함하는 반도체 메모리 장치스트레스 테스트 회로를 포함하는 반도체 메모리 장치

제 1도는 종래의 웨이퍼 번인 테스트의 일예를 나타내는 회로블럭도

제 2도는 본 발명에 따르는 스트레스 테스트 회로를 포함하는 반도체 메모리의 회로블럭도

제 3도는 제2도중 번인 인에이블 신호 발생부 15의 일예를 보여주는 구체회로도

제 4도는 본 발명에 따른 스트레스 테스트시의 외부신호들 및 제2도의 각부에서 생성되는 신호들과의 관계를 나타내는 타이밍도

제 5도는 본 발명에 따른 스트레스 테스트 완료후의 외부신호들 및 제2도의 각부에서 생성되는 신호들과의 관계를 나타내는 타이밍도

제 6도는 제2도중 번인 제어신호 발생부 16의 일예를 보여주는 구체회로도

제 7도는 제2도중 로우 어드레스 디코더 12의 일예를 보여주는 구체회로도

제 8도는 제2도중 워드라인 스트레스 입력부 14의 일예를 보여주는 구체회로도 및

제 9도는 제2도중 워드라인 스트레스 입력부 14의 또 다른 일예를 보여주는 구체회로도 이다.

본 발명은 반도체 메모리에 관한 것으로, 특히 웨이퍼 또는 팩케지 상태에서 반도체 메모리의 결점을 스크리닝할 때 복수의 워드라인에 일시에 볼테지 스트레스를 인가할 수 있는 번인 케스트 회로 및 그에 따른 방법에 관한 것이다.

일반적으로, 반도체 디바이스들이 제조되고 출하되는 경우에, 신뢰성을 보장하기 위해 잠재적으로 결함있는 디바이스들을 노출시키고 좋은 디바이스들의 질 저하를 방지하기 위해 결함있는 디바이스들을 제거하는 스크리닝 동작이 수행된다. 그러한 스크리닝 방법으로서, 필드 액셀레이션 및 온도 액셀레이션의 두가지를 동시에 실현하는 것이 가능한 번인 방법이 흔히 사용된다. 스트레스 테스트로서도 불려지는 이 번인 방법에서, 전압이 실용적으로 사용되는 전압보다 높게 세트되고 온도가 실용적으로 사용되는 온도보다 높게 세트된 상태에서, 상기 디바이스는 동작 되어진다. 이 방법에 있어, 실용적인 사용하의 초기적 트러블에서 발생되는 스트레스보다 큰 스트레스가 상기 디바이스에 짧은 시간동안 인가된다. 그러면, 초기동작에서 결함이 발생할 수 있는 디바이스는 출하되기 이전에 선별되어지고, 그에 따라 결함있는 디바이스를 효율적으로 제거할 수 있으므로 제품의 신뢰성이 개선되어지는 것이다. 이러한 메모리의 신뢰성 개선에 나아가서 번인 테스트에 걸리는 테스트 타임은 반도체 메이커의 제조 코스트와 밀접한 관련이 있으므로, 테스트의 시간을 단축하기 위한 노력 및 테스트 회로에 대한 연구가 계속적으로 본 분야에서 진행되어왔다.

본 분야에서, 종래의 기술로서 개시된 번인 호로중의 하나는 토루 후루야마(Tohru Furuyama)에 의해 1993 IEEE 639~642 page에 발표된 웨이퍼 번인(이하 WBI)이며, 이것의 구성은 첨부된 제1도에 나타나있다. 종래기술의 설명을 위해, 제1도를 참조하면, 워드라인 드라이버 6 및 센스앰프 8간에 위치된 복수의 메모리셀 2,4을 구비한 웨이퍼상태의 디램구성에서, 각각의 워드라인 (Word-Line)W/L1-W/Ln의 최종단에 NMOS 트랜지스터들 10의 소스가 연결되고, 그 트랜지스터들 10의 드레인에는 엑스트라 패드 Vg가 연결된 구조를 가진다. 또한, 상기 트랜지스터들 10의 게이트에는 다른 엑스트라 패드(Extra PAD) Vstress가 연결되고, 각각의 디램 셀내의 스토리지 캐패시터 4의 일측 플레이트에는 또다른 엑스트라 패드Vpl가 연결된 구조를 가진다. 이러한 구조에서, 번인 테스트의 수행은 상기한 엑스트라 패드에 스트레스 전압을 인가함으로써 이루어진다. 이와 같은 웨이퍼 번인 테스트에서 하나의 워드라인에 대한 번인 스트레스 타임은 4K 리프레쉬 제품의 경우에 전체 번인타임을 4k로 나눈 시간이 된다. 상기와 같은 WBI를 디램에 적용하면 선택된 모든 W/L이 동시에 스트레스를 받기 때문에 전체의 번인타임을 줄일 수 있는 장점이 있게된다. 그러나, 상기와 같은 종래의 방법은 Vg,Vstress, Vpl등가 같은 엑스트라 패드가 팩케지 산태에서는 본딩(Bonding)이 이루어지지 않기 때문에, 웨이퍼 상태에서만 테스트를 수행할 수 있는 제한이 있다. 따라서, 웨이퍼 또는 팩케지 상태에서 번인 테스트를 짧은시간내에 수행하고, 메모리 제품이 일단 출하된 후에는 유우저에 의한 번인 테스트를 방지하는 기능을 당연히 가질 수 없게 된다. 이러한 종래의 문제점은 번인 테스트에 대한 제조 공정상의 제약을 주어왔으므로, 팩케지 상태인 최종단계에서의 보다 빠른 시간내에 신뢰성 있는 테스트를 요망하는 반도체 메이커의 기대에 제대로 부응하지 못하였다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 번인 데스트 회로를 제공함에 있다.

본 발명의 다른 목적은 메모리 제조공정성의 웨이퍼 또는 팩케지 상태에 상관없이 다수의 워드라인에 대하여 동시에 번인 테스트를 수행할 수 있는 방법 및 회로를 제공함에 있다.

본 발명의 또 다른 목적은 반도체 메모리내에 위치되며, 웨이퍼 또는 팩케지 상태에서 반도체 메모리의 결점을 스크리닝할 때 통상적인 동작보다 빠르게 워드라인 전체에 볼테지 스트레스를 인가하는 수단을 제공함에 있다.

본 발명의 또 다른 목적도 반도체 메모리 장치의 신뢰성 개선과 팩케지 수율 향상을 위한 번인 타임 단축화 회로를 내장한 반도체 메모리 장치 및 번인 타임 단축화 회로를 구동하기 위한 방법을 제공함에 있다.

본 발명의 또 다른 목적도 웨이퍼 또는 팩케지 상태에서 번인 테스트 타임을 줄일 수 있는 방법 및 그에 따른 회로를 제공함에 있다.

본 발명의 또 다른 목적은 팩케지 상태에서도 돌출되어지는 외부 핀들을 통해 특정한 타이밍을 가지는 외부신호들을 인가하여 워드라인을 통한 스트레스 테스트를 수행하고, 일단 그 테스트의 수행후에는 그 특정한 타이밍하에서도 재 테스트의 진입이 방지되는 방법 및 그에 따른 테스트 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 일 아스팩트에 따르는 번인 테스트 회로는: 하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 복수개의 메모리 쎌들과, 상기 메모리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 복수개의 워드라인을 가지는 반도체 메모리에 있어서; 상기 워드라인들에 각기 연결된 워드라인 트랜스퍼 트랜지스터 및 디스차아지 트랜지스터를 가지며, 통상적인 데이터 입출력 동작시 입력되는 로우 어드레스에 응답하여 상기 트랜스터 트랜지스터를 통해 상기 워드라인을 선택하며, 인가되는 번인 인에이블 신호에 응답하여 상기 트랜스퍼 트랜지스터 및 상기 디스차아지 트랜지스터의 동작을 비 도전상태로 함에 의해 번인 테스트 동안 상기 복수의 워드라인을 플로팅 상태로 유지시키는 로우 어드레스 디코더와; 외부신호들에 의해 주어지는 미리 설정된 타이밍에 응답하여 상기 번인 인에이블 신호를 발생하고, 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인 인에이블 신호를 디스에이블하기 위한 번인 제어신호를 발생하는 번인관련 신호 발생부와; 상기 번인 인에이블 신호에 응답하여 상기 번인 테스트 시 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하기 위한 워드라인 스트레스 인가부를 포함한다.

또한, 본 발명에 따르는 번인 테스트 방법은 : 하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 복수개의 메모리 쎌들과, 상기 메모리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 복수개의 워드라인을 가지는 반도체 메모리를 대상으로 하여 ; 번인 테스트 전에 상기 메로리 쎌들내의 상기 스토리지 캐패시터에 번인용 시험 데이터를 저장하는 단계와; 외부신호들에 의해 주어지는 미리 설정된 타이밍에 응답하여 번인 테스트의 시작을 가르키는 번인 인에이블 신호를 발생하는 단계와; 번인 테스트 동안 상기 번인 인에이블 신호에 일치하여 상기 복수의 워드라인을 하이 임피던스 상태로 유지시키는 단계와; 상기 워드라인이 하이 임피던스를 유지하고 있는 상태에서 상기 번인 인에이블 신호에 응답하여 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하는 번인 실시단계와; 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인 인에이블 신호를 영구적으로 디스에이블하는 단계를 포함한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 워드라인을 통해 스트레스를 인가하는 번인 테스트방법 및 회로의 구조가 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다. 또한, 설명에서 나타나는 동일 참조번호는 가능한한 어느곳에서든지 동일소자 또는 등가적 소자를 가르키고 있다.

본 명세서내에 사용되는 번인 테스트라는 용어는 반도체 메이커의 테스트 진행자에 의한 메모리 테스트시 워드라인을 통해 볼테지 스트레스를 인가하는 것이므로 그때 마다의 정확한 표현을 위해 스트레스 테스트또는 워드라인 스트레스 테스트라는 용어와 혼용된다. 외부신호는 반도체 메모리의 팩케지 공정후에 외부로 노출되는 외부 핀들을 통해 인가되는 신호로서, 이는 마이크로 프로세서 또는 특정한 신호 발생부나 기타 관련 버퍼에서 제공되는 신호 성분이다.

본 발명에 따르는 스트레스 테스트 회로를 포함하는 반도체 메모리의 회로블럭도는 제2도에 나타나 있다.

제2도를 참조하면, 데이터의 리드(Read)와 라이트(Write)를 조절(Control)하기 위한 리드/라이트 조절회로 11, 로우 어드레스에 응답하여 다수개의 W/L1-W/Ln중 하나의 워드라인을 선택하기 위한 로우 어드레스 디코더(Row address decoder) 12, 칼럼 어드레스에 응답하여 다수개의 비트라인 (Bit Line) 중에서 하나의 비트라인을 선택하기 위한 칼럼 디코더 17, 그리고 하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 복수개의 메모리 쎌들을 포함하는 메모리 쎌 어레이 10는 본 분야의 통상적인 기술수준을 가지는 자라면 쉽게 이해할 수 있는 다이나믹 메모리의 구조이다. 여기서, 상기 로우 어드레스 디코더 12의 구성 및 일부의 외부신호를 제회하고는 각부의 구성 및 동작은 잘 알려져 있으며, 그러한 구성의 명칭 및 설명에 사용된 용어는 당 기술분야에서 통상적으로 사용하는 것이므로 더 상세한 언급은 약한다. 상기 설명된 메모리의 구성과 관련하여 본 발명의 스트레스 테스트 회로는 외부신호들의 미리 설정된 타이밍에 응답하여 번인 인에이블 신호를 발생하고 퓨즈 블로잉 신호를 발생하는 번인 인에이블 신호 발생부 15, 상기 퓨즈 블로잉 신호에 응답하여 번인 제어신호를 발생하는 번인 제어신호 발생부 16, 상기 번인 인에이블 신호에 응답하여 번인 테스트 시 상기 메모리의 외부 피을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하기 위한 워드라인 스트레스 입력부 14를 포함한다 또한, 상기 로우 어드레스 디코더 12는 상기 워드라인들에 각기 연결된 워드라인 트랜스퍼 트랜지스터 및 디스차아지 트랜지스터를 가지고서, 통상적인 데이터 입출력 동작시 입력되는 로우 어드레스에 응답하여 상기 트랜스퍼 트랜지스터를 통해 상기 워드라인을 선택하며, 상기 번인 인에이블 신호에 응답하여 상기 트랜스퍼 트랜지스터 및 상기 디스차아지 트랜지스터의 동작을 비 도전상태로 함에 의해 번인 테스트 동안만 상기 복수의 워드라인을 플로팅 상태(하이 임피던스 상태)로 유지시키는 기능을 가진다. 여기서, 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압은 통상적인 메모리 동작전압보다 상당히 높은 전압이며, 6.5볼트에서 7볼트정도의 포텐셜을 가지도록 설정하는 것이 바람직하다. 이러한 크기의 전압은 상기 메모리의 외부핀을 통해 인가되므로 얼마든지 조절가능하며, 인가되는 시간을 오랫동안 지속시키는 경우에는 보다 하향된 전압으로서도 가능하다. 한편, 웨이퍼 상태는 물론 팩케지 상태에서 스트레스 테스트를 가능하게 하는 것은 상기 스트레스 전압이 외부핀을 통해 인가될 수 있고, 상기 번인 인에이블 신호발생부 15에 인가되는 외부 입력신호들 이 상시메모리의 외부 핀들을 통해 제공될 수 있기 때문이다. 즉, 본 발명에서는 상기 외부 입력신호들에 의해 주어지는 특정한 타이밍 조건에 의해 상기번인 인에이블 신호 발생부 15가 동작되머 버이 테스츠를 수행할 수 있게 하는 것이다. 상기 외부 입력신호들은 상기 메모리의 외부에서 인가되는 신호들이며,는 로우 어드레스 스트로브 신호이고,는 제1칼럼 어드레스 스트로브 신호이며,는 제2칼럼 어드레스 스트로브 신호이고,는 라이트 제어신호이다. 여기서, 상기 제1,2칼럼 어드레스 스트로브 신호들은 외부신호를 논리 조합하는 버퍼회로에 의해 만드는 것이 가능하다. 상기의 외부 신호들은 본 발명에 따른 스트레스 테스트 동안에 제4도와 같은 인가 타이밍을 가지며, 스트레스 테스트의 완료후에는 제5도와 같은 타이밍을 가진다. 따라서, 테스트의 완료후에는 상기한 특정 타이밍 조건이 되더라도 전기적 퓨즈를 블로잉(Blowing)하는 것에 의해 차후의 번인 테스트를 영구적으로 방지한다. 이러한 것은 유우저에 의한 번인 테스트를 금지시켜 메모리의 안정한 동작을 보장할 것이다.

본 발명에서 구현된 번인 테스트 방법을 상기 제2도를 참조하여 설명하면, 먼저 통상적이 데이터 라이트동작에 의해 메모리 셀 어레이 10내의 모든 셀에 백그라운드 데이터를 저장한후, 상기 번인 인에이블 신호 발생부 15에 의해 번인 인에이블 신호를 발생시키고 이에 일치하여 상기 로우 어드레스 드코더 12로써 상기 복수의 워드라인을 하이 임피던스 상태로 유지시킨다. 그리고 상기 워드라인이 하이 임피던스를 유지하고 있는 상태에서 상기 번인 인에이블 신호에 응답하는 워드라인 스트레스 입력부 14에 의해 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라이에 인가하도록 하여 실질적인 번인 테스트를 수행한다.

상기 번인 테스트의 완료 후에는 상기 번인 제어신호 발생부 16의 퓨즈를 절단하여 상기 번인 인에이블 신호를 영구적으로 디스에이블하는 것이다.

이하에서는 상기한 제2도내의 번인 테스트 회로의 각부에 대한 구성 및 동작이 설명될 것이다.

먼저, 제2도중 번인 인에이블 신호 발생부 15의 일예를 보여주는 구체회로도는 제3도에 도시된다. 상기 제3도는, 스트레스 테스트의 외부신호들 및 제2도의 각부에서 생성되는 신호들과의 관계를 나타내는 타이밍도인 제4도와, 스트레스 테스트 완료후의 외부신호들 및 제2도의 각부에서 생성되는 신호들과의 관계를 나타내는 타이밍인 제5도를 참조할 때 보다 명확히 이해될 것이다. 제3도를 참조하면, 상기가 인버터 18에 입력되며, 그의 이버팅 출력은 인버터 19로 입력된다. 상기 인버터 19의 출력은 인버터 20으로 입력된다. 상기는 인버터 24의 입력이되며, 2 입력 NAND 게이트 22의 일측 입력은 상기 인버터 18의 출력이며 타측 입력은 접속점 31이다. 상기 게이트 22의 낸드 게이팅 출력은 접속점 29에 연결된다. 3 입력 낸드 게이트 23의 입력들은 각각 접속점 29, 상기 인버터 24의 출력, 및이며 그의 출력은 상기 접속점 31에 연결된다. 여기서, 상기 2 입력 낸드 게이트 22와 3 입력 낸드 게이트 23는 래치(Latch)소자를 구성한다. 4 입력 낸드 게이트 21의 입력들은 각각 상기 인버터 20의 출력, 상기 인버터 18의 출력, 상기 접속점 29, 및이며, 그의 출력은 접속점 30에서 연결된다. 인버터 27의 입력은 상기이고, 3 입력 노아 게이트(NOR gate) 25의 입력들은 각기 상기 인버터 27의 출력과, 후술된 신호 MSTR, 및 상기 접속점 30이다. 상기 노아 게이트 25의 출력은 바로 상한 번인 인에이블 신호 BE(Burn-In Enable)이다. 또 다른 번인 인에이블 신호인 BEB는 상기 신호 BE를 입력하여 인버팅하는 인버터 26의 출력이다. 여기서, 상기 BE 및 BEB 신호는 서로 반대의 논리를 가지고서 발생되는 신호임을 알 수 있는데, 본 실시예에서는 제1,2 번인 인에이블 신호로서 가급적 사용될 것이다. 그렇지만, 번인 인에이블 신호로서 명명될 경우에 상기 제1 번인 인에이블 신호를 가르키되, 제2 번인 인에이블 신호를 포함할 수 있다. FBE(Fuse Blowing Enablesignal)은 상기와 접속점 30 을 입력으로 하는 2 입력 노아 게이트 28의 출력이다. 상기 MSTR은 번인 제어신호로 명명되며, 후에 설명될 번인 제어신호 발생부 16의 출력으로서, 상기 발생부 16내의 전기적 퓨즈를 블로잉(절단,커팅)하면 로직레벨 H를 유지하며, 블로잉 하지 않으면 로직 L 상태를 가진다. 상기 퓨즈는 폴리실리콘 공정에서 추가 공정없이 만들어지며, 본 발명에서는 번인 테스트의 완료 후에 절단하므로 번인 테스트 동안에는 상기 번인 제어신호 MSTR를 계속적으로 L 상태가 되게 한다. 제4도에 도시된 신호들의 타이밍을 참조하면, 테스트시에는와가 각기 H 인 상태에서 상기를 H→ L로 천이 시킨후을 H→L로 천이 시키면 (이하에서는 이를 WBC1 타이밍 또는 모드), 상기 신호 FBE는 L상태를 유지하고, 상기 번인 인에이블 신호 BE는 로직 L→H로 인에이블 됨을 알 수 있다. 후술되는 설명에서 보다 명확한 이해가 가능하겠지만, 상기 외부신호들이 상기한 WBC1 타이밍을 만족하면 상기 신호 BE가 L→H로 발생되어 번인 테스트를 실질적으로 실시하게 한다. 제5도를 참조하면, 테스트의 완료 후에는가 로직 H 이고가 로직 L 인 상태에서 상기 WBC1 모드가 되면 상기 신호 FBE가 L→H로 인에이블 되어 제6도의 퓨즈 41가 블로잉되며, 이에 따라 신호MSTR은 로직 H로 되는 것을 알 수 있다. 그럼에 의해 재 번인 테스트는 원천적으로 방지된다.

제6도에는 제2도중 번인 제어신호 발생부 16의 일예를 보여주는 구체회로도가 도시되며, 제7도는 제2도중 로우 어드레스 디코더 12의 일예를 보여주는 구체회로도이고, 제8도는 제2도중 워드라인 스트레스 입력부 14의 일예를 부여주는 구체회로도, 및 제9도는 제2도중 워드라인 스트레스 입력부 14의 또 다른 일예를 보여주는 구체회로도 이다.

제6도를 참조하면, 상기 번인 제어신호 발생부 16는 상술한 전기적으로 절단 가능한 퓨즈 41를 포함한다. 상기 퓨즈 41는 미리 설정된 규정치 이상의 과도한 전류가 흐르면 블로잉되는 퓨즈로서 그의 제조는 본 분야에 잘 알려져 있다. 상기 퓨즈 41의 일단은 전원 공급전압단 (power supply siurce; 이하 vcc)과 연결되고, 타단은 접속점 47에 연결되어 있다. 여기서, 상기 전원공급 전압 Vcc 및 이하에서 Vcc로 표시된 모든 전압은 상기한 바와 같이 스트레스 테스트 동안에 6.5에서 7볼트정도를 가지는 전압이며 이는 외부 전원핀을 통해 인가된다.

상기 접속점 47에는 엔 모스 트랜지스터 42의 드레인이 연결되고, 그 트랜지스터 42이 소스에는 그라운드(또는 GND)가 연결되며, 그의 게이트에는 상기 신호 FBE가 인가된다. 상기 접속점 47에는 인버터 46의 입력이 연결되며, 그 인버터 46의 출력은 상기 번인 제어신호 MSTR 이된다. 상기 인버터 46의 출력은 또한 엔 모스 트랜지스터 45의 게이트와 연결되고, 그 트랜지스터 45의 소스는 그라운드에 연결되며, 그의 드레인은 상기 접속점 47과 연결된다. 상기 인버터 46와 상기 트랜지스터 45는 래치를 구성하며, 상기 접속점 47과 그라운드간에는 비교적 큰 저항값을 가지는 저항 43 및 캐패시터44가 연결된다. 상기 저항 43, 및 캐패시터 44는 상기 퓨즈 41가 절달될 때나 전원 접압의 인가시 회로의 안정한 동작을 유지시키기 위해 마련되었다. 메모리의 출하전에 번인 테스트를 완료하기 전까지 상기 신호 발생부 15는 상기 퓨즈 블로잉 신호 FBE를 하이로 인에이블시키지 않는한 상기 퓨즈 41는 절단되지 않으며, 이에 따라 상기 번인 제어신호 MSTR은 계속 L상태를 유지한다. 상기 MSTR이 L 상태이고 제4도와 같이가 하이일때 WBC1 타이밍 이면 제3도의 번인 인에이블 신호 BE가 하이로 인에이블되어 번인 테스트를 진행할 수 있게 한다. 한편, 테스트의 와료 ,후 제5도와 같이가 로우일 때 WBC1 타이밍이면 제3도의 상기 출력신호 FBE가 H로 인에이블 되고, 이에 따라 제6도내의 NMOS 트래지스터 42가 턴온된다. 따라서 상기 트랜지스터 42의 도전에 의해 상기 퓨즈 41는 과도한 전류를 패싱해야하므로 절단된다. 일단 상기 퓨즈 41가 블로잉되면 상기 신호 MSTR이 H 상태를 계속 유지하므로, 메모리 제품이 출하된 뒤 설혹 유우저가 상기 WBC1 타이밍조건을 만들더라도 스트레스 테스트는 방지된다.

제7도를 참조하면, 상기 로우 어드레스 디코더 12의 세부구성이 나타난다. 피 모스 트랜지스터 48는 프리 차아지(Precharge) 트랜지스터로서, 그의 소스는 VCC에, 그의 드레인은 접속점 51에, 그의 게이트는 PRE에 각기 연결된다. 여기서, 상기 PRE는 로우 어드레스 디코더의 프리 차아지 신호(precharge signal)이다. NMOS 60의 소스와 MMOS 61의 드레인은 동일 노드로서 연결되며, 그 각각의 게이트에는 로우 어드레스 정보(Row address inform)가 게이팅 되는 어드레스 입력단 RAIJ,RAKL이 연결된다. 상기 트랜지스터 60의 드렌인은 접속점 51에 연결되고, 상기 NMOS 61의 소스는 GND에 연결되어 있다. 인버터 (또는 INV) 69의 입력은 접속점 68이다. 상기 접속점 51 및 68은 동일 노드이다. PMOS 49의 소스는 상기 Vcc이며, 그의 드레인은 상기 접속점 68이며, 그의 게이트는 상기 INV 69의 출력에 연결된다. 상기 인버터 69 및 트랜지스터 49는 래치를 구성한다. 엔 모스 65의 소스는 상기 인버터 69의 출력이며, 그의 드레인은 접속점 67에, 그의 게이트는 상기 Vcc에 연결되어 있다. NMOS 62의 소스, 드레인, 및 게이트는 각각 접속점 68, 접속점 66, 및 BEB에 연결된다. NMOS 63의 소스, 드레인, 및 게이트는 각각 그라운드, 접속점 66, 및 BE에 연결된다. NMOS 65는 W/L 트랜스퍼 트랜지스터로서, 소스, 드레인, 및 게이트에는 각각 BOOST, W/Li, 접속점 67이 연결되고, NMOS 64는 W/L 디스차아지 트랜지스터로서, Source, drain, gate에 각각 GND,W/L,접속점 66이 연결된다. 팩케지 또는 다이가 스탠바이(stand-by)상태일때는 상기 PRE와 어드레스 정보는 L이며, 따라서 접속점 68은 H, 접속점 67은 L상태이다. 노말 Read/Write) 동작이나 스탠바이 상태에서는 BEB는 H, BE는 L 상태이므로, 스탠바이 상태에서는 접속점 66이 H 상태가 되어 상기 워드라인를 로우로 유지시킨다. 노말 Read/Write 시에는 PRE가 H 로 천이하고 많은 디코더 중에서 로우 어드레스 정보가 H인 디코더만 상기 접속점 68이 L 로 천이하여 접속점 66을 L, 접속점 67을 H상태로 천이시킨다. 그후 BOOST에 높은 전압이 인가되면 해당 W/L이 하나 인에이블되어 Read/Write 동작을 수행시킨다. 그러나, 번인 모드에서는 PRE와BEB는 L BE는 H 상태이므로, 접속점 67과 66은 모드 L 상태가 되는 것이다. 본 발명의 특징중 하나는 이와 같이 번인 모드에서 워드라인 트랜스퍼 트랜지스터 65 와 W/L 디스차아지 트랜지스터 64를 둘다 턴 오프(ture-off) 상태로 하여 상기 워드라인 전체가 플로팅 상태로 되게 한다는 것이다. 그러나 여기서, 상기 접속점 66과 67의 상태는 워드라인 트랜스퍼 트랜지스터 65와 상기 디스차아지 트랜지스터 64의 타입에 따라 노드의 로직을 다르게 조절할 수 있음은 몰론이다.

제8도를 참조하면, 각각의 워드라인에 엔 모스 트랜지스터들 70, 71, 72, 및 73의 드레인이 각기 연결되어 있고, 그 NMOS 트랜지스터들의 게이트는 공통으로 상기 BE에 열결된다. NMOS 75의 소스, 드레인, 및 게이트는 각각 GND, 접속점 74, 및 상기 BEB에 연결된다. PMOS 76의 소스, 드레인 , 및 게이트는 각각Vcc,접속점 74, 및 상기 BEB에 연결된다. 전술한 바와같이 노말동작이나 스탠바이 상태에서 상기 BE는 L, BEB는 H이므로, NMOS 트랜지스터들 70-74, 및 PMOS 76은 턴 오프되고, 엔 모스 75는 턴 온상대이다. 따라서, 워드라인 인에이블은 제7도내의 엔 모스 트랜지스터 65를 통해 이루어진다. 한편, 번인 테스트 모드에서는 상기 BE는 H, BEB는 L이므로, NMOS 트랜지스터들 70-74, 및 PMOS 76은 턴 온되고, 엔 모스 75는 턴 오프 된다. 따라서, 다수개의 W/L에 Vcc-1VTn만큼의 전압을 공급하여 번인을 일시에 수행한다. 여기서, NMOS트랜지스터 70-73는 각각의 W/L에 차아지를 공급하는 트랜스퍼 트랜지스터이며, 피 모스 76은 다수의 워드라인에 차아지를 공급하는 전류 소오스(current source)역할을 담당한다. NMOS 75는 정상적인 동작이나 스탠바이 상태에서 발생가능한 NMOS tr 70-73의 랙케지 전류(leakage current)를 없애기 위해 제공된다.

제9도를 참조하면, 상기 워드라인 스트레스 입력부 14의 또다른 예로서, 이는 상기 W/L에 대한 브릿지 체크(bridge check)를 위한 방법이다. 각각의 W/L끝에는 각각 NMOS 77-80의 드레인이 연결되고, 상기 트랜지스터 77-88의 게이트에는 상기 BE가 공통연결되고, 홀수번째 W/L에 연결된 트랜지스터들의 소스에는 접속점 86이 연결되고, 짝수번째 W/L에 연결된 트랜지스터의 소스에는 접속점 85가 연결된다. NMOS 트랜지스터 81과 PMOS 트랜지스터 82의 드레인에는 접속점 86이 연결되고, 각각의 소스에는 GND와 Vcc가 연결되고, 그의 게이트 각각에는 BEB1이 연결된다. NMOS 트랜지스터 83과 PMOS 트랜지스터 84의 드레인에는 접속점 85가 연결되고, 그의 소스에는 각각 GND,Vcc가 연결되고 그의 게이트에는 모두 BEB2가 각각 연결된다. 이와같이 설계하면, 홀수번째 W/L이 L일때 짝수번째 W/L은 H, 또는 모든 W/L을 H상태로 인에이블시킬 수 있으므로 W/L브릿지 체크가 가능하며, 번인 테스트의 진입전의 백그라운드 데이타 (Back-ground Data)를 라이트한 후에 상기 번인 테스트 모드를 인에이블 시키면 쎌 스트레스와, B/L 스트레스도 가할 수 있으므로 메모리 쎌 내의 모든 결점(defect)을 짧은 시간내에 효과적으로 체크할 수 있다.

본 발명의 실시예로서 보여준 회로들은 설계자의 의도에 따른 얼마든지 변형이 가능하며, 변형된 실시예의 또다른 예는 상기에서 설명한 별도의 워드라인 스트레스 입력부 없이도 로우 어드레스 디코더내의 트랜스퍼 트랜지스터나 W/L 디스차아지 트랜지스터를 통해서 다수개의 워드라인에 스트레스를 가하게 하는 것이 가능할 것이다. 이는 설계자의 의도에 따라 명백히 가능하다.

상술한 바와 같은 본 발명에 따르면, 메모리 제조공정상의 웨이퍼 또는 팩케지 상태에 상관없이 다수개의 워드라인에 대하여 동시에 번인 테스트를 수행할 수 있는 효과가 있다. 또한, 반도체 메모리내에 위치되며, 웨이퍼 또는 팩케지 상태에서 반도체 메모리의 결점을 스크리닝할 때 통상적인 동작보다 빠르게 워드라인 전체에 볼테지 스트레스를 인가할 수 있는 장점이 있다. 따라서, 반도체 메모리 장치의 신뢰성 개선과 웨이퍼 상에서의 스트레스 테스트로써 팩케지 수율향상을 도모하는 이점과, 팩케지 상태에서도 돌출되어지는 외부 핀들을 통해 특정한 타이밍을 가지는 외부신호들을 인가함에 의해 워드라인을 통한 스트레스 테스트를 수행하므로, 테스트의 용이성 및 일단 그 테스트의 수행후에는 그 특정한 타이밍하에서도 재 테스트의 진입이 방지되는 메모리 신뢰성을 도모할 수 있게된다.

상기한 본 발명은 도면을 중심으로 예를 들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

복수개의 메모리 쎌과, 상기 메모리 쎌과 접속된 복수개의 워드라인을 가지는 반도체 메모리의 번인 테스트 회로에 있어서: 상기 워드라인들에 각기 연결된 워드라인 트랜스퍼 트랜지스터 및 디스차아지 트랜지스터를 가지며, 통상적인 데이타 입출력 동작시 입력되는 로우 어드레스에 응답하여 상기 트랜스퍼 트랜지스터를 통해 상기 워드라인을 선택하며, 인가되는 번인 인에이블 신호에 응답하여 상기 트랜스퍼 트랜지스터 및 상기 디스차아지 트랜지스터의 동작을 비 도전상태로 함에 의해 번인 테스트 동안 상기 복수개의 워드라인을 플로팅 상태로 유지시키는 디코딩 수단과; 외부신호들에 의해 주어지는 미리 설정된 타이밍에 응답하여 상기 번인 인에이블 신호를 발생하고, 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인 인에이블 신호를 디스에이블하기 위한 번인 제어신호를 발생하는 번인관련 신호 발생수단과; 상기 번인 인에이블 신호에 응답하여 상기 번인 테스트 시 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하기 위한 워드라인 스트레스 인가수단을 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 미리설정된 타이밍을 WBC모드를 만족하는 타이밍으로 제공됨을 특징으로 하는 회로.
제1항에 있어서, 상기 번인 관련신호 발생 수단은: 상기 외부신호들의 미리 설정된 타이밍에 응답하여 상기 번인 인에이블 신호를 발생하고 퓨즈 블로잉 신호를 발생하는 번인 인에이블 신호 발생부와; 전기적 퓨즈를 내부적으로 구비하며, 상기 퓨즈 블로잉 신호에 응답하여 상기 번인 제어신호를 발생하는 번인 제어신호 발생부를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 반도체 메모리는 하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 상기 복수개의 메모리 쎌들과, 상기 메모리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 상기 복수개의 워드라인을 가지는 다이나믹 메모리임을 특징으로 하는 회로.
복수개의 메모리 쎌들과, 상기 메모리 쎌에 각기 접속된 복수개의 워드라인을 가지는 반도체 메모리를 번인 테스트하기 위한 방법에 있어서: 상기 번인 테스트 전에 상기 메모리 쎌들내에 번인용 시험 데이타를 저장하는 단계와; 외부신호들에 의해 주어지는 미리 설정된 타이밍에 응답하여 상기 번인 테스트의 시작을 가르키는 번인 인에이블 신호를 발생하는 단계와; 상기 번인 테스트 동안 상기 번인 인에이블 신호에 일치하여 상기 복수의 워드라인을 하이 임피던스 상태로 유지시키는 단계와; 상기 워드라인이 하이 임피던스를 유지하고 있는 상태에서 상기 번인 인에이블 신호에 응답하여 상기 메모리의 외부 핀을 통해 인가되는 스트레스 전압을 상기 복수의 워드라인에 인가하는 번인 실시단계를 가짐을 특징으로하는 방법.
제5항에 있어서, 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인에이블 신호를 영구적으로 디스에이블하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제6항에 있어서, 상기 반도체 메모리는 하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 상기 복수개의 메모리 쎌들과, 상기 메모리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 상기 복수개의 워드라인을 가지는 다이나믹 메모리임을 특징으로 하는 방법.
하나의 억세스 트랜지스터 및 스토리지 캐패시터로 구성된 복수개의 메모리 쎌들과, 상기 메로리 쎌내의 상기 억세스 트랜지스터의 게이트에 접속된 복수개의 워드라인을 가지는 반도체 메모리의 번인 테스트 회로에 있어서; 상기 워드라인들에 각기 연결된 워드라인 트랜스퍼 트랜지스터 및 디스차아지 트랜지스터를 가지며, 통상적인 데이타 입출력 동작시 입력되는 로우 어드레스에 응답하여 상기 트랜스퍼 트랜지스터를 통해 상기 워드라인을 선택하며, 인가되는 번인 인에이블 신호에 응답하여 상기 트랜스퍼 트랜지스터 및 상기 디스차아지 트랜지스터의동작을 비 도전상태로 함에 의해 번인 테스트 동안 상기 복수개의 워드라인을 프로팅 상태로 유지시키는 디코딩 수단과; 외부신호들에 의행 주어지는 미리 설정된 타이밍에 응답하여 상기 번인 인에이블 신호를 발생하고, 상기 번인 테스트의 완료 후 내부적으로 퓨즈 블로잉 신호를 발생함에 의해 상기 번인 인에이블 신호를 디스에이블하기 위한 번인 제어신호를 발생하는 번인관련 신호 발생수단과; 상기 번인 인에이블 신호에 응답하여 상기 번인 테스트 시 상기 메모리의 외부 전원전압을 상기 복수의 워드라인에 스트레스 전압으로서 인가하기 위한 워드라인 스트레스 인가수단을 포함하는 것을 특징으로 하는 회로.