JPH08227600A - 半導体メモリのバーンインテスト回路 - Google Patents
半導体メモリのバーンインテスト回路Info
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- JPH08227600A JPH08227600A JP7322781A JP32278195A JPH08227600A JP H08227600 A JPH08227600 A JP H08227600A JP 7322781 A JP7322781 A JP 7322781A JP 32278195 A JP32278195 A JP 32278195A JP H08227600 A JPH08227600 A JP H08227600A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ウェーハとパッケージの両状態で不良スクリ
ーニングでき、複数のワード線に一度にストレス電圧を
印加可能なバーンインテスト回路を提供する。 【解決手段】 バーンインエネーブル回路１５は、バー
ＲＡＳ，バーＣＡＳ，バーＷの各外部信号のタイミング
設定でバーンインエネーブル信号ＢＥを発生する。この
信号ＢＥに応じてローアドレスデコーダ１２はワード線
をフローティングさせ、そしてワード線ストレス入力回
路１４がストレス電圧をＶｃｃ端子からワード線へ印加
する。また、別のタイミングで前記各外部信号を与える
とバーンイン完了信号ＦＢＥが発生され、これに応じて
バーンイン抑止回路１６からバーンイン抑止信号ＭＳＴ
Ｒが継続発生される。これによりバーンインエネーブル
回路１５の動作は抑止される。
ーニングでき、複数のワード線に一度にストレス電圧を
印加可能なバーンインテスト回路を提供する。 【解決手段】 バーンインエネーブル回路１５は、バー
ＲＡＳ，バーＣＡＳ，バーＷの各外部信号のタイミング
設定でバーンインエネーブル信号ＢＥを発生する。この
信号ＢＥに応じてローアドレスデコーダ１２はワード線
をフローティングさせ、そしてワード線ストレス入力回
路１４がストレス電圧をＶｃｃ端子からワード線へ印加
する。また、別のタイミングで前記各外部信号を与える
とバーンイン完了信号ＦＢＥが発生され、これに応じて
バーンイン抑止回路１６からバーンイン抑止信号ＭＳＴ
Ｒが継続発生される。これによりバーンインエネーブル
回路１５の動作は抑止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特に、その不良検出のためのバーンインテストの方
法とその回路に関する。
り、特に、その不良検出のためのバーンインテストの方
法とその回路に関する。
【０００２】
【従来の技術】一般に、半導体デバイスの製造、出荷に
際しては、品質安定化のために不良品を取り除くスクリ
ーニング(screening) が行われる。このスクリーニング
のための手法として、フィールドアクセレーション及び
温度アクセレーションの２つを同時に実行できるバーン
インテストが使われる。ストレステストとも呼ばれるこ
のバーンインテストでは、実用電圧より高電圧及び高温
の条件下でデバイスを動作させることで加速ストレスを
加え、短時間のうちに実用使用時に発生し得る初期的ト
ラブルを検出する。従って、不良となり得るデバイスを
出荷前に選別して落とすことができ、品質を安定させ信
頼性を高められる。半導体メモリの場合その容量からバ
ーンインテストに長時間を要するが、このテスト時間は
メーカーにおけるコストと関連してくるので、テスト時
間を短縮するための技術開発が行われている。
際しては、品質安定化のために不良品を取り除くスクリ
ーニング(screening) が行われる。このスクリーニング
のための手法として、フィールドアクセレーション及び
温度アクセレーションの２つを同時に実行できるバーン
インテストが使われる。ストレステストとも呼ばれるこ
のバーンインテストでは、実用電圧より高電圧及び高温
の条件下でデバイスを動作させることで加速ストレスを
加え、短時間のうちに実用使用時に発生し得る初期的ト
ラブルを検出する。従って、不良となり得るデバイスを
出荷前に選別して落とすことができ、品質を安定させ信
頼性を高められる。半導体メモリの場合その容量からバ
ーンインテストに長時間を要するが、このテスト時間は
メーカーにおけるコストと関連してくるので、テスト時
間を短縮するための技術開発が行われている。
【０００３】このようなバーンインテスト回路として現
在までに、例えばTohru Furuyamaにより"1993 IEEE 639
〜 642頁”で発表されたウェーハバーンイン（ＷＢＩ）
用の回路が提案されている。この回路について図１に示
している。
在までに、例えばTohru Furuyamaにより"1993 IEEE 639
〜 642頁”で発表されたウェーハバーンイン（ＷＢＩ）
用の回路が提案されている。この回路について図１に示
している。
【０００４】このバーンインテスト回路は、ワード線ド
ライバ６及びセンスアンプ８との間に位置した多数のメ
モリセル２，４を備えたＤＲＡＭをウェーハ状態におい
てテストするための回路で、各ワード線Ｗ／Ｌ１〜Ｗ／
Ｌｎの終端にＮＭＯＳトランジスタ１０のソースを接続
し、該トランジスタ１０のドレインとエキストラパッド
Ｖｇを接続している。各トランジスタ１０のゲートはエ
キストラパッドＶｓｔｒｅｓｓへ接続される。そして、
各ＤＲＡＭセル内のストレージキャパシタ４の一電極に
は、エキストラパッドＶｐｌが接続されるようになって
いる。即ち、この回路によるバーインテストは、ワード
線を通じてストレス電圧を印加するテストである。
ライバ６及びセンスアンプ８との間に位置した多数のメ
モリセル２，４を備えたＤＲＡＭをウェーハ状態におい
てテストするための回路で、各ワード線Ｗ／Ｌ１〜Ｗ／
Ｌｎの終端にＮＭＯＳトランジスタ１０のソースを接続
し、該トランジスタ１０のドレインとエキストラパッド
Ｖｇを接続している。各トランジスタ１０のゲートはエ
キストラパッドＶｓｔｒｅｓｓへ接続される。そして、
各ＤＲＡＭセル内のストレージキャパシタ４の一電極に
は、エキストラパッドＶｐｌが接続されるようになって
いる。即ち、この回路によるバーインテストは、ワード
線を通じてストレス電圧を印加するテストである。
【０００５】この回路を用いたＷＢＩテストは、各エキ
ストラパッドにストレス電圧を印加することにより実行
される。その際、１本のワード線に対するストレス印加
時間は４Ｋリフレッシュ製品の場合、バーンイン時間全
体を４Ｋで割った時間となる。このＷＢＩテストによれ
ば、選択した複数のワード線を一度にストレス印加して
テストを行えるので、テスト時間を軽減できることにな
る。
ストラパッドにストレス電圧を印加することにより実行
される。その際、１本のワード線に対するストレス印加
時間は４Ｋリフレッシュ製品の場合、バーンイン時間全
体を４Ｋで割った時間となる。このＷＢＩテストによれ
ば、選択した複数のワード線を一度にストレス印加して
テストを行えるので、テスト時間を軽減できることにな
る。
【０００６】
【発明が解決しようとする課題】上記回路では、ストレ
ス電圧を加えるエキストラパッドはテスト専用で、使用
中に誤ってテストへ進行することがないようにボンディ
ングされないので、ウェーハ状態でしかテストが行えな
いという制限がある。即ち、後工程を経てパッケージさ
れてしまうと上記回路を使用してバーンインテストを実
行することはできず、後工程での影響をも含めて出荷前
最終段階におけるテストを実行することができない。
ス電圧を加えるエキストラパッドはテスト専用で、使用
中に誤ってテストへ進行することがないようにボンディ
ングされないので、ウェーハ状態でしかテストが行えな
いという制限がある。即ち、後工程を経てパッケージさ
れてしまうと上記回路を使用してバーンインテストを実
行することはできず、後工程での影響をも含めて出荷前
最終段階におけるテストを実行することができない。
【０００７】そこで本発明では、この点を改善してより
信頼性を高めるべく、ウェーハ状態でもパッケージ状態
でもバーンインテストを実行可能で、テスト時間を軽減
可能なバーンインテスト方法とその回路を提供する。ま
た、ウェーハ又はパッケージ状態で不良をスクリーニン
グする際、通常の動作より迅速にワード線全体にストレ
ス電圧を印加可能な手段を提供する。そして加えて、パ
ッケージ状態でも外部端子（ピン端子）を通じて特定の
タイミングの外部信号を印加することでストレステスト
を実行可能で、且つテスト実行後はその特定のタイミン
グで同様に外部信号を与えてもテスト進行が防止され、
使用中に間違ってテストへ進行することのないようなバ
ーンインテスト方法とその回路を提供する。
信頼性を高めるべく、ウェーハ状態でもパッケージ状態
でもバーンインテストを実行可能で、テスト時間を軽減
可能なバーンインテスト方法とその回路を提供する。ま
た、ウェーハ又はパッケージ状態で不良をスクリーニン
グする際、通常の動作より迅速にワード線全体にストレ
ス電圧を印加可能な手段を提供する。そして加えて、パ
ッケージ状態でも外部端子（ピン端子）を通じて特定の
タイミングの外部信号を印加することでストレステスト
を実行可能で、且つテスト実行後はその特定のタイミン
グで同様に外部信号を与えてもテスト進行が防止され、
使用中に間違ってテストへ進行することのないようなバ
ーンインテスト方法とその回路を提供する。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明によれば、メモリ制御用の外部信号に従
って動作するようになった半導体メモリのバーンインテ
ストにおいて、メモリセルにテスト用データを記憶させ
た後、外部信号を所定のタイミングで与えてバーンイン
エネーブル信号を発生し、これに応じて複数のワード線
をハイインピーダンス状態にすると共に電源端子を通じ
て前記複数のワード線へストレス電圧を印加することで
テストを実行するようにする。そして更に、テスト完了
後には別のタイミングで外部信号を与えることでバーン
イン抑止信号を発生し、これによりバーンインエネーブ
ル信号の発生を恒久的に抑止するようにする。
るために本発明によれば、メモリ制御用の外部信号に従
って動作するようになった半導体メモリのバーンインテ
ストにおいて、メモリセルにテスト用データを記憶させ
た後、外部信号を所定のタイミングで与えてバーンイン
エネーブル信号を発生し、これに応じて複数のワード線
をハイインピーダンス状態にすると共に電源端子を通じ
て前記複数のワード線へストレス電圧を印加することで
テストを実行するようにする。そして更に、テスト完了
後には別のタイミングで外部信号を与えることでバーン
イン抑止信号を発生し、これによりバーンインエネーブ
ル信号の発生を恒久的に抑止するようにする。
【０００９】このバーンインテストを行い得るものとし
て本発明では、メモリセルを多数形成したメモリセルア
レイを有する半導体装置において、特定のタイミングで
与えられる外部信号に応じてバーンインエネーブル信号
を発生するバーンインエネーブル回路と、該バーンイン
エネーブル信号に応じて多数のワード線にストレス電圧
を印加するワード線ストレス入力回路と、を備え、前記
外部信号及びストレス電圧を外部端子を通じ印加してバ
ーンインテストを実行可能になっていることを特徴とす
る半導体装置を提供する。
て本発明では、メモリセルを多数形成したメモリセルア
レイを有する半導体装置において、特定のタイミングで
与えられる外部信号に応じてバーンインエネーブル信号
を発生するバーンインエネーブル回路と、該バーンイン
エネーブル信号に応じて多数のワード線にストレス電圧
を印加するワード線ストレス入力回路と、を備え、前記
外部信号及びストレス電圧を外部端子を通じ印加してバ
ーンインテストを実行可能になっていることを特徴とす
る半導体装置を提供する。
【００１０】或いはまた、外部端子から印加可能な外部
信号の第１のタイミングによりバーンインエネーブル信
号を発生してローアドレスデコーダを制御するバーンイ
ンエネーブル回路と、前記バーンインエネーブル信号に
応じて複数のワード線にストレス電圧を印加するワード
線ストレス入力回路と、外部端子から印加可能な外部信
号の第２のタイミングによりバーンイン抑止信号を発生
するバーンイン抑止回路と、を備え、ウェーハ状態又は
パッケージ状態でワード線にストレス電圧を印加してバ
ーンインテストを実行可能であり、且つ、該テスト完了
後は前記バーンイン抑止信号により前記バーンインエネ
ーブル信号の発生が継続抑止されてバーンインテスト進
行が禁止されるようになっていることを特徴とする半導
体装置を提供する。
信号の第１のタイミングによりバーンインエネーブル信
号を発生してローアドレスデコーダを制御するバーンイ
ンエネーブル回路と、前記バーンインエネーブル信号に
応じて複数のワード線にストレス電圧を印加するワード
線ストレス入力回路と、外部端子から印加可能な外部信
号の第２のタイミングによりバーンイン抑止信号を発生
するバーンイン抑止回路と、を備え、ウェーハ状態又は
パッケージ状態でワード線にストレス電圧を印加してバ
ーンインテストを実行可能であり、且つ、該テスト完了
後は前記バーンイン抑止信号により前記バーンインエネ
ーブル信号の発生が継続抑止されてバーンインテスト進
行が禁止されるようになっていることを特徴とする半導
体装置を提供する。
【００１１】この場合には、バーンインエネーブル信号
により、ローアドレスデコーダ内のトランスファトラン
ジスタ及び放電トランジスタの両方をＯＦＦさせてワー
ド線をフローティングさせるようにする。具体的には、
トランスファトランジスタに対してはローアドレスデコ
ーダ用のプリチャージ信号を利用してＯＦＦさせると共
に、放電トランジスタに対してはバーンインエネーブル
信号に応じて動作するスイッチ手段を設けてプリチャー
ジ信号及びローアドレスを無関係としてＯＦＦさせる、
或いは、放電トランジスタに対しては少なくともローア
ドレスデコーダ用のプリチャージ信号を利用してＯＦＦ
させると共に、トランスファトランジスタに対してはバ
ーンインエネーブル信号に応じて動作するスイッチ手段
を設けてプリチャージ信号及びローアドレスを無関係と
してＯＦＦさせるようにする。
により、ローアドレスデコーダ内のトランスファトラン
ジスタ及び放電トランジスタの両方をＯＦＦさせてワー
ド線をフローティングさせるようにする。具体的には、
トランスファトランジスタに対してはローアドレスデコ
ーダ用のプリチャージ信号を利用してＯＦＦさせると共
に、放電トランジスタに対してはバーンインエネーブル
信号に応じて動作するスイッチ手段を設けてプリチャー
ジ信号及びローアドレスを無関係としてＯＦＦさせる、
或いは、放電トランジスタに対しては少なくともローア
ドレスデコーダ用のプリチャージ信号を利用してＯＦＦ
させると共に、トランスファトランジスタに対してはバ
ーンインエネーブル信号に応じて動作するスイッチ手段
を設けてプリチャージ信号及びローアドレスを無関係と
してＯＦＦさせるようにする。
【００１２】バーンインエネーブル回路は、その内部に
ラッチを構成し、該ラッチが外部信号に応じて状態変化
するようにしたものとし、また、バーンイン抑止回路
は、内部にヒューズを備えてなり、第２のタイミングの
外部信号に応じたそのヒューズの切断によりバーンイン
抑止信号を発生するものとし、特にこの場合、ヒューズ
切断で論理状態の変化するラッチによりバーンイン抑止
信号を発生するようにする。
ラッチを構成し、該ラッチが外部信号に応じて状態変化
するようにしたものとし、また、バーンイン抑止回路
は、内部にヒューズを備えてなり、第２のタイミングの
外部信号に応じたそのヒューズの切断によりバーンイン
抑止信号を発生するものとし、特にこの場合、ヒューズ
切断で論理状態の変化するラッチによりバーンイン抑止
信号を発生するようにする。
【００１３】ワード線ストレス入力回路は、各ワード線
にそれぞれ設けられてバーンインエネーブル信号により
制御されるストレス電圧伝送用のトランジスタと、これ
らトランジスタに共通に接続され、バーンインエネーブ
ル信号により制御される電源用のトランジスタと、を備
えてなるものとする、或いは、各ワード線にそれぞれ設
けられてバーンインエネーブル信号により制御されるス
トレス電圧伝送用のトランジスタと、これらトランジス
タに共通に接続され、バーンインエネーブル信号により
相補的に制御される電源用のトランジスタ及び接地用の
トランジスタと、を備えてなるものとする、或いは更
に、奇数番目の各ワード線にそれぞれ設けられてバーン
インエネーブル信号により制御されるストレス電圧伝送
用のトランジスタと、偶数番目の各ワード線にそれぞれ
設けられてバーンインエネーブル信号により制御される
ストレス電圧伝送用のトランジスタと、奇数番目のワー
ド線用の前記トランジスタに共通に接続され、バーンイ
ンエネーブル信号により相補的に制御される電源用のト
ランジスタ及び接地用のトランジスタと、偶数番目のワ
ード線用の前記トランジスタに共通に接続され、バーン
インエネーブル信号により相補的に制御される電源用の
トランジスタ及び接地用のトランジスタと、を備えてな
るものとする。
にそれぞれ設けられてバーンインエネーブル信号により
制御されるストレス電圧伝送用のトランジスタと、これ
らトランジスタに共通に接続され、バーンインエネーブ
ル信号により制御される電源用のトランジスタと、を備
えてなるものとする、或いは、各ワード線にそれぞれ設
けられてバーンインエネーブル信号により制御されるス
トレス電圧伝送用のトランジスタと、これらトランジス
タに共通に接続され、バーンインエネーブル信号により
相補的に制御される電源用のトランジスタ及び接地用の
トランジスタと、を備えてなるものとする、或いは更
に、奇数番目の各ワード線にそれぞれ設けられてバーン
インエネーブル信号により制御されるストレス電圧伝送
用のトランジスタと、偶数番目の各ワード線にそれぞれ
設けられてバーンインエネーブル信号により制御される
ストレス電圧伝送用のトランジスタと、奇数番目のワー
ド線用の前記トランジスタに共通に接続され、バーンイ
ンエネーブル信号により相補的に制御される電源用のト
ランジスタ及び接地用のトランジスタと、偶数番目のワ
ード線用の前記トランジスタに共通に接続され、バーン
インエネーブル信号により相補的に制御される電源用の
トランジスタ及び接地用のトランジスタと、を備えてな
るものとする。
【００１４】また、本発明によれば、メモリ制御用の外
部信号に従って動作するようになった半導体メモリのバ
ーンインテスト回路として、特定のタイミングで外部信
号を与えることによりバーンインエネーブル信号を発生
するバーンインエネーブル回路と、テスト時に電源端子
を通じて印加されるストレス電圧をワード線へ提供する
ワード線ストレス入力回路と、を備え、前記バーンイン
エネーブル信号により、ローアドレスデコーダを制御し
てワード線をフローティングさせると共に前記ワード線
ストレス入力回路からストレス電圧を印加するようにな
っていることを特徴とするバーンインテスト回路が提供
される。外部信号の特定のタイミングとしては、カラム
アドレスストローブ信号の活性化に先立ってライト制御
信号を活性化させるタイミングとするのが適している。
部信号に従って動作するようになった半導体メモリのバ
ーンインテスト回路として、特定のタイミングで外部信
号を与えることによりバーンインエネーブル信号を発生
するバーンインエネーブル回路と、テスト時に電源端子
を通じて印加されるストレス電圧をワード線へ提供する
ワード線ストレス入力回路と、を備え、前記バーンイン
エネーブル信号により、ローアドレスデコーダを制御し
てワード線をフローティングさせると共に前記ワード線
ストレス入力回路からストレス電圧を印加するようにな
っていることを特徴とするバーンインテスト回路が提供
される。外部信号の特定のタイミングとしては、カラム
アドレスストローブ信号の活性化に先立ってライト制御
信号を活性化させるタイミングとするのが適している。
【００１５】このようなバーンインテスト回路には、バ
ーンイン完了信号が一度発生されるとこれに応じてバー
ンイン抑止信号を継続発生するバーンイン抑止回路を更
に備えるようにし、そして、バーンインエネーブル回路
は、第２の特定のタイミングで外部信号を与えることに
より前記バーンイン完了信号を発生すると共に、前記バ
ーンイン抑止信号によりバーンインエネーブル信号の発
生が抑止されるようになっているものとする。
ーンイン完了信号が一度発生されるとこれに応じてバー
ンイン抑止信号を継続発生するバーンイン抑止回路を更
に備えるようにし、そして、バーンインエネーブル回路
は、第２の特定のタイミングで外部信号を与えることに
より前記バーンイン完了信号を発生すると共に、前記バ
ーンイン抑止信号によりバーンインエネーブル信号の発
生が抑止されるようになっているものとする。
【００１６】ローアドレスデコーダは、ワード線にそれ
ぞれ接続されたトランスファトランジスタ及び放電トラ
ンジスタを有してなるものが一般的であるので、この場
合、バーンインエネーブル信号によりこれらトランスフ
ァトランジスタ及び放電トランジスタを非導通とするこ
とでワード線をフローティングさせるようにする。
ぞれ接続されたトランスファトランジスタ及び放電トラ
ンジスタを有してなるものが一般的であるので、この場
合、バーンインエネーブル信号によりこれらトランスフ
ァトランジスタ及び放電トランジスタを非導通とするこ
とでワード線をフローティングさせるようにする。
【００１７】即ち本発明によれば、メモリ制御用の外部
信号に従って動作するようになった半導体メモリのバー
ンインテスト回路として、第１の特定のタイミングで外
部信号を与えることでバーンインエネーブル信号を発生
すると共に、第２の特定のタイミングで外部信号を与え
ることでバーンイン完了信号を発生するバーンインエネ
ーブル回路と、テスト時に電源端子を通じて印加される
ストレス電圧をワード線へ提供するワード線ストレス入
力回路と、前記バーンイン完了信号に応じて、前記バー
ンインエネーブル回路によるバーンインエネーブル信号
の発生を抑止させるバーンイン抑止信号を継続発生する
バーンイン抑止回路と、を備え、前記バーンインエネー
ブル信号により、ワード線にそれぞれ接続されたトラン
スファトランジスタ及び放電トランジスタを有してなる
ローアドレスデコーダの前記各トランジスタを非道通と
することでワード線をフローティングさせると共に前記
ワード線ストレス入力回路からストレス電圧を印加する
ようになっていることを特徴とするバーンインテスト回
路が提供される。
信号に従って動作するようになった半導体メモリのバー
ンインテスト回路として、第１の特定のタイミングで外
部信号を与えることでバーンインエネーブル信号を発生
すると共に、第２の特定のタイミングで外部信号を与え
ることでバーンイン完了信号を発生するバーンインエネ
ーブル回路と、テスト時に電源端子を通じて印加される
ストレス電圧をワード線へ提供するワード線ストレス入
力回路と、前記バーンイン完了信号に応じて、前記バー
ンインエネーブル回路によるバーンインエネーブル信号
の発生を抑止させるバーンイン抑止信号を継続発生する
バーンイン抑止回路と、を備え、前記バーンインエネー
ブル信号により、ワード線にそれぞれ接続されたトラン
スファトランジスタ及び放電トランジスタを有してなる
ローアドレスデコーダの前記各トランジスタを非道通と
することでワード線をフローティングさせると共に前記
ワード線ストレス入力回路からストレス電圧を印加する
ようになっていることを特徴とするバーンインテスト回
路が提供される。
【００１８】
【発明の実施の形態】ここで使用する外部信号は、パッ
ケージ（封止）後に外部に露出する外部端子（ピン端
子）を通じて印加することも可能な信号で、マイクロプ
ロセッサやバッファ等の信号発生器から提供可能なメモ
リ制御信号である。
ケージ（封止）後に外部に露出する外部端子（ピン端
子）を通じて印加することも可能な信号で、マイクロプ
ロセッサやバッファ等の信号発生器から提供可能なメモ
リ制御信号である。
【００１９】図２に、本発明によるバーンインテスト回
路を備えた半導体メモリの概略をブロック図で示す。デ
ータのリードとライトを制御するためのリード／ライト
制御回路１１、ローアドレスに応答して多数のワード線
Ｗ／Ｌ１〜Ｗ／Ｌｎを選択するためのローアドレスデコ
ーダ１２、カラムアドレスに応答して多数のビット線を
選択するためのカラムデコーダ１７、そして、１アクセ
ストランジスタ及び１ストレージキャパシタより構成さ
れた多数のメモリセルを形成したメモリセルアレイ１０
は、よく知られたＤＲＡＭの基本構成である。
路を備えた半導体メモリの概略をブロック図で示す。デ
ータのリードとライトを制御するためのリード／ライト
制御回路１１、ローアドレスに応答して多数のワード線
Ｗ／Ｌ１〜Ｗ／Ｌｎを選択するためのローアドレスデコ
ーダ１２、カラムアドレスに応答して多数のビット線を
選択するためのカラムデコーダ１７、そして、１アクセ
ストランジスタ及び１ストレージキャパシタより構成さ
れた多数のメモリセルを形成したメモリセルアレイ１０
は、よく知られたＤＲＡＭの基本構成である。
【００２０】ただし、ローアドレスデコーダ１２は、バ
ーンインエネーブル回路１５の出力を受けるようになっ
ている。即ち、ローアドレスデコーダ１２に備えられ
る、ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎへそれぞれ接続された
ワード線トランスファトランジスタ及び放電トランジス
タは、通常のリード／ライトの際にはローアドレスに応
じてワード線Ｗ／Ｌ１〜Ｗ／Ｌｎの選択を行う一方、バ
ーンインエネーブル回路１５からバーンインエネーブル
信号ＢＥを受けた際には、各トランジスタとも非導電状
態になり、バーンインテストの間、ワード線Ｗ／Ｌ１〜
Ｗ／Ｌｎをフローティング（ハイインピーダンス状態）
させる機能をもつ。
ーンインエネーブル回路１５の出力を受けるようになっ
ている。即ち、ローアドレスデコーダ１２に備えられ
る、ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎへそれぞれ接続された
ワード線トランスファトランジスタ及び放電トランジス
タは、通常のリード／ライトの際にはローアドレスに応
じてワード線Ｗ／Ｌ１〜Ｗ／Ｌｎの選択を行う一方、バ
ーンインエネーブル回路１５からバーンインエネーブル
信号ＢＥを受けた際には、各トランジスタとも非導電状
態になり、バーンインテストの間、ワード線Ｗ／Ｌ１〜
Ｗ／Ｌｎをフローティング（ハイインピーダンス状態）
させる機能をもつ。
【００２１】この例でバーンインテスト回路となるの
は、特定のタイミングで外部信号が提供されるとバーン
インエネーブル信号ＢＥを発生し、またバーンイン完了
信号ＦＢＥを発生するバーンインエネーブル回路１５、
バーンイン完了信号ＦＢＥに応じてバーンイン抑止信号
ＭＳＴＲを発生するバーンイン抑止回路１６、バーンイ
ンテストで外部端子を通じて印加されるストレス電圧を
バーンインエネーブル信号ＢＥに応じてワード線Ｗ／Ｌ
１〜Ｗ／Ｌｎへ伝送するためのワード線ストレス入力回
路１４である。
は、特定のタイミングで外部信号が提供されるとバーン
インエネーブル信号ＢＥを発生し、またバーンイン完了
信号ＦＢＥを発生するバーンインエネーブル回路１５、
バーンイン完了信号ＦＢＥに応じてバーンイン抑止信号
ＭＳＴＲを発生するバーンイン抑止回路１６、バーンイ
ンテストで外部端子を通じて印加されるストレス電圧を
バーンインエネーブル信号ＢＥに応じてワード線Ｗ／Ｌ
１〜Ｗ／Ｌｎへ伝送するためのワード線ストレス入力回
路１４である。
【００２２】外部端子を通じて印加されるストレス電圧
は、通常のメモリ動作電圧よりかなり高い電圧とし、
６．５Ｖ〜７Ｖほどに設定するのが好ましい。このスト
レス電圧は、外部端子を通じて印加するようにしてある
ので適宜調節可能で、印加時間を長く設定できるのであ
れば、より低い電圧でもよい。
は、通常のメモリ動作電圧よりかなり高い電圧とし、
６．５Ｖ〜７Ｖほどに設定するのが好ましい。このスト
レス電圧は、外部端子を通じて印加するようにしてある
ので適宜調節可能で、印加時間を長く設定できるのであ
れば、より低い電圧でもよい。
【００２３】このバーンインテスト回路によりウェーハ
状態及びパッケージ状態の両方でテスト可能になってい
るのは、ストレス電圧を外部端子から印加し、バーンイ
ンエネーブル回路１５へ入力する外部信号バーＲＡＳ、
バーＣＡＳ１、バーＣＡＳ２、バーＷも外部端子を通じ
て提供可能なためである。即ち、ストレス電圧は電源端
子（Ｖｃｃ端子つまりＶｃｃパッド）を通じて印加可能
であり、そして各外部信号はＤＲＡＭの一般的な制御信
号で、バーＲＡＳはローアドレスストローブ信号、バー
ＣＡＳ１，バーＣＡＳ２はカラムアドレスストローブ信
号、バーＷはライト（書込）制御信号で、制御信号用の
外部端子（つまり制御信号用のパッド）を通じて印加可
能である。これら外部信号を特定のタイミングで与える
ことにより、バーンインエネーブル回路１５が動作して
バーンインテストが実施される。尚、第１，第２カラム
アドレスストローブ信号バーＣＡＳ１，バーＣＡＳ２
は、外部信号の論理組合せを行うバッファ回路により生
成される。
状態及びパッケージ状態の両方でテスト可能になってい
るのは、ストレス電圧を外部端子から印加し、バーンイ
ンエネーブル回路１５へ入力する外部信号バーＲＡＳ、
バーＣＡＳ１、バーＣＡＳ２、バーＷも外部端子を通じ
て提供可能なためである。即ち、ストレス電圧は電源端
子（Ｖｃｃ端子つまりＶｃｃパッド）を通じて印加可能
であり、そして各外部信号はＤＲＡＭの一般的な制御信
号で、バーＲＡＳはローアドレスストローブ信号、バー
ＣＡＳ１，バーＣＡＳ２はカラムアドレスストローブ信
号、バーＷはライト（書込）制御信号で、制御信号用の
外部端子（つまり制御信号用のパッド）を通じて印加可
能である。これら外部信号を特定のタイミングで与える
ことにより、バーンインエネーブル回路１５が動作して
バーンインテストが実施される。尚、第１，第２カラム
アドレスストローブ信号バーＣＡＳ１，バーＣＡＳ２
は、外部信号の論理組合せを行うバッファ回路により生
成される。
【００２４】これら外部信号はバーンインテストにおい
て図４のようなタイミングで提供され、テスト完了で図
５のようなタイミングで提供される。これによりテスト
完了後は、テスト用のタイミングとなってもバーンイン
テストへ進行することがなくなる。即ち、ユーザーサイ
ドで誤って使用中にバーンインテストが実行されてしま
うようなことは確実に防止できる。
て図４のようなタイミングで提供され、テスト完了で図
５のようなタイミングで提供される。これによりテスト
完了後は、テスト用のタイミングとなってもバーンイン
テストへ進行することがなくなる。即ち、ユーザーサイ
ドで誤って使用中にバーンインテストが実行されてしま
うようなことは確実に防止できる。
【００２５】この回路によるバーンインテスト方法で
は、まず、通常同様のデータライト動作によりメモリセ
ルアレイ１０内の全てのセルにバックグランドデータを
記憶させた後、外部信号を提供してバーンインエネーブ
ル回路１５からバーンインエネーブル信号ＢＥを発生さ
せ、これに応じるローアドレスデコーダ１２によりワー
ド線Ｗ／Ｌ１〜Ｗ／Ｌｎをハイインピーダンス状態に保
つ。そしてこの状態で、バーンインエネーブル信号ＢＥ
に応じるワード線ストレス入力回路１４により、外部端
子を通じて印加されるストレス電圧をワード線Ｗ／Ｌ１
〜Ｗ／Ｌｎへ伝送してバーンインテストを行う。バーン
インテストが完了すれば、外部信号の提供によりバーン
インエネーブル回路１５からバーンイン完了信号ＦＢＥ
を発生し、これに応じるバーンイン抑止回路１６でバー
ンイン抑止信号ＭＳＴＲを発生することでバーンインエ
ネーブル信号ＢＥを恒久的に抑止する。
は、まず、通常同様のデータライト動作によりメモリセ
ルアレイ１０内の全てのセルにバックグランドデータを
記憶させた後、外部信号を提供してバーンインエネーブ
ル回路１５からバーンインエネーブル信号ＢＥを発生さ
せ、これに応じるローアドレスデコーダ１２によりワー
ド線Ｗ／Ｌ１〜Ｗ／Ｌｎをハイインピーダンス状態に保
つ。そしてこの状態で、バーンインエネーブル信号ＢＥ
に応じるワード線ストレス入力回路１４により、外部端
子を通じて印加されるストレス電圧をワード線Ｗ／Ｌ１
〜Ｗ／Ｌｎへ伝送してバーンインテストを行う。バーン
インテストが完了すれば、外部信号の提供によりバーン
インエネーブル回路１５からバーンイン完了信号ＦＢＥ
を発生し、これに応じるバーンイン抑止回路１６でバー
ンイン抑止信号ＭＳＴＲを発生することでバーンインエ
ネーブル信号ＢＥを恒久的に抑止する。
【００２６】バーンインエネーブル回路１５の具体例に
ついて図３に示している。バーＣＡＳ１はインバータ１
８へ入力されて反転され、更にインバータ１９及びイン
バータ２０で駆動される。ライト制御信号バーＷはイン
バータ２４で反転され、３入力ＮＡＮＤゲート２３の一
入力となる。該ＮＡＮＤゲート２３の出力及びインバー
タ１８の出力は２入力ＮＡＮＤゲート２２へ入力され、
このＮＡＮＤゲート２２の出力はＮＡＮＤゲート２３の
一入力となる。ＮＡＮＤゲート２３のもう一つの入力は
バーＲＡＳとされる。即ち図示ように、これら２入力Ｎ
ＡＮＤゲート２２と３入力ＮＡＮＤゲート２３とでラッ
チが構成されている。
ついて図３に示している。バーＣＡＳ１はインバータ１
８へ入力されて反転され、更にインバータ１９及びイン
バータ２０で駆動される。ライト制御信号バーＷはイン
バータ２４で反転され、３入力ＮＡＮＤゲート２３の一
入力となる。該ＮＡＮＤゲート２３の出力及びインバー
タ１８の出力は２入力ＮＡＮＤゲート２２へ入力され、
このＮＡＮＤゲート２２の出力はＮＡＮＤゲート２３の
一入力となる。ＮＡＮＤゲート２３のもう一つの入力は
バーＲＡＳとされる。即ち図示ように、これら２入力Ｎ
ＡＮＤゲート２２と３入力ＮＡＮＤゲート２３とでラッ
チが構成されている。
【００２７】インバータ１８、インバータ２０、ＮＡＮ
Ｄゲート２２の各出力及びバーＲＡＳは、４入力ＮＡＮ
Ｄゲート２１へ入力されて演算され、ＮＯＲゲート２５
及びＮＯＲゲート２８へ送られる。ＮＯＲゲート２５
は、ＮＡＮＤゲート２１の出力、バーＣＡＳ２を反転す
るインバータ２７の出力、そしてバーンイン抑止信号Ｍ
ＳＴＲを３入力とし、これらを演算してバーンインエネ
ーブル信号ＢＥを発生する。このバーンインエネーブル
信号ＢＥはインバータ２６で反転されて反転バーンイン
エネーブル信号ＢＥＢとして出力される。このようにこ
の例では、バーンインエネーブル信号ＢＥを反転させる
ことで更なるバーンインエネーブル信号ＢＥＢを得てい
るが、この論理は印加先の回路特性を考慮して適宜選択
可能である。
Ｄゲート２２の各出力及びバーＲＡＳは、４入力ＮＡＮ
Ｄゲート２１へ入力されて演算され、ＮＯＲゲート２５
及びＮＯＲゲート２８へ送られる。ＮＯＲゲート２５
は、ＮＡＮＤゲート２１の出力、バーＣＡＳ２を反転す
るインバータ２７の出力、そしてバーンイン抑止信号Ｍ
ＳＴＲを３入力とし、これらを演算してバーンインエネ
ーブル信号ＢＥを発生する。このバーンインエネーブル
信号ＢＥはインバータ２６で反転されて反転バーンイン
エネーブル信号ＢＥＢとして出力される。このようにこ
の例では、バーンインエネーブル信号ＢＥを反転させる
ことで更なるバーンインエネーブル信号ＢＥＢを得てい
るが、この論理は印加先の回路特性を考慮して適宜選択
可能である。
【００２８】ＮＯＲゲート２８は、ＮＡＮＤゲート２１
の出力及びバーＣＡＳ２を入力して論理演算し、バーン
イン完了信号ＦＢＥを発生する。このバーンイン完了信
号ＦＢＥはバーンイン抑止回路１６へ入力され、バーン
イン抑止信号ＭＳＴＲの発生に関与することになる。
の出力及びバーＣＡＳ２を入力して論理演算し、バーン
イン完了信号ＦＢＥを発生する。このバーンイン完了信
号ＦＢＥはバーンイン抑止回路１６へ入力され、バーン
イン抑止信号ＭＳＴＲの発生に関与することになる。
【００２９】図４のテスト実行時のタイミングでは、ロ
ーアドレスストローブ信号バーＲＡＳと第２カラムアド
レスストローブ信号バーＣＡＳ２がロジックレベル
“Ｈ”とされ、そして、ライト制御信号バーＷを“Ｈ”
から“Ｌ”へ遷移させた後に第１カラムアドレスストロ
ーブ信号バーＣＡＳ１が“Ｈ”から“Ｌ”へ遷移させら
れる（以下このバーＷとバーＣＡＳ１のタイミングをＷ
ＢＣ１モードとする）。このタイミングが提供された場
合、バーンイン完了信号ＦＢＥは“Ｌ”を保ち、バーン
インエネーブル信号ＢＥは“Ｌ”から“Ｈ”へエネーブ
ルされることになる。これによりバーンインテストが実
行に移される。
ーアドレスストローブ信号バーＲＡＳと第２カラムアド
レスストローブ信号バーＣＡＳ２がロジックレベル
“Ｈ”とされ、そして、ライト制御信号バーＷを“Ｈ”
から“Ｌ”へ遷移させた後に第１カラムアドレスストロ
ーブ信号バーＣＡＳ１が“Ｈ”から“Ｌ”へ遷移させら
れる（以下このバーＷとバーＣＡＳ１のタイミングをＷ
ＢＣ１モードとする）。このタイミングが提供された場
合、バーンイン完了信号ＦＢＥは“Ｌ”を保ち、バーン
インエネーブル信号ＢＥは“Ｌ”から“Ｈ”へエネーブ
ルされることになる。これによりバーンインテストが実
行に移される。
【００３０】一方、図５のテスト完了時のタイミングで
は、ローアドレスストローブ信号バーＲＡＳを“Ｈ”、
第２カラムアドレスストローブ信号バーＣＡＳ２を
“Ｌ”の状態とし、そしてＷＢＣ１モードとすること
で、バーンイン完了信号ＦＢＥが“Ｌ”から“Ｈ”へエ
ネーブルされる。これに応じてバーンイン抑止回路１６
からバーンイン抑止信号ＭＳＴＲが“Ｈ”で提供される
ので、ＮＯＲゲート２５は恒常“Ｌ”出力となり、バー
ンインテストが抑止されることになる。
は、ローアドレスストローブ信号バーＲＡＳを“Ｈ”、
第２カラムアドレスストローブ信号バーＣＡＳ２を
“Ｌ”の状態とし、そしてＷＢＣ１モードとすること
で、バーンイン完了信号ＦＢＥが“Ｌ”から“Ｈ”へエ
ネーブルされる。これに応じてバーンイン抑止回路１６
からバーンイン抑止信号ＭＳＴＲが“Ｈ”で提供される
ので、ＮＯＲゲート２５は恒常“Ｌ”出力となり、バー
ンインテストが抑止されることになる。
【００３１】図６には、バーンイン抑止回路１６の具体
例を示してある。この回路は電気的切断可能なヒューズ
４１を用いて構成され、このヒューズ４１は、規定値以
上の過剰電流が流れると切断されるよく知られたもの
で、通常のポリシリコン工程を用いて追加工程なしで作
成可能なものである。つまりこのバーンイン抑止回路１
６は、ヒューズ４１を切断しなければ“Ｌ”出力を保
ち、切断すれば“Ｈ”出力を保つ構成である。従って、
バーンインテスト完了でヒューズ４１を切断すれば、バ
ーンイン抑止信号ＭＳＴＲは継続“Ｈ”となる。
例を示してある。この回路は電気的切断可能なヒューズ
４１を用いて構成され、このヒューズ４１は、規定値以
上の過剰電流が流れると切断されるよく知られたもの
で、通常のポリシリコン工程を用いて追加工程なしで作
成可能なものである。つまりこのバーンイン抑止回路１
６は、ヒューズ４１を切断しなければ“Ｌ”出力を保
ち、切断すれば“Ｈ”出力を保つ構成である。従って、
バーンインテスト完了でヒューズ４１を切断すれば、バ
ーンイン抑止信号ＭＳＴＲは継続“Ｈ”となる。
【００３２】ヒューズ４１の一端は電源電圧（Ｖｃｃ）
へ接続され、他端は接続点４７でＮＭＯＳトランジスタ
４２へ接続されている。尚、テストの場合には、前述の
ようにＶｃｃは６．５Ｖ〜７Ｖのストレス電圧とされ
る。ＮＭＯＳトランジスタ４２はソースを接地（ＧＮ
Ｄ）させ、そのゲートにバーンイン完了信号ＦＢＥを印
加してある。接続点４７には、インバータ４６が接続さ
れ、該インバータ４６の出力がバーンイン抑止信号ＭＳ
ＴＲとなる。また、このインバータ４６の出力は、接続
点４７に接続してソースを接地させたＮＭＯＳトランジ
スタ４５のゲートへも入力され、これらインバータ４６
とトランジスタ４５でラッチが構成されている。更に、
接続点４７と接地との間には、ヒューズ４１の切断時や
電源印加時に回路の安定動作を保つために、抵抗値を大
きくした抵抗４３及びキャパシタ４４を接続してある。
へ接続され、他端は接続点４７でＮＭＯＳトランジスタ
４２へ接続されている。尚、テストの場合には、前述の
ようにＶｃｃは６．５Ｖ〜７Ｖのストレス電圧とされ
る。ＮＭＯＳトランジスタ４２はソースを接地（ＧＮ
Ｄ）させ、そのゲートにバーンイン完了信号ＦＢＥを印
加してある。接続点４７には、インバータ４６が接続さ
れ、該インバータ４６の出力がバーンイン抑止信号ＭＳ
ＴＲとなる。また、このインバータ４６の出力は、接続
点４７に接続してソースを接地させたＮＭＯＳトランジ
スタ４５のゲートへも入力され、これらインバータ４６
とトランジスタ４５でラッチが構成されている。更に、
接続点４７と接地との間には、ヒューズ４１の切断時や
電源印加時に回路の安定動作を保つために、抵抗値を大
きくした抵抗４３及びキャパシタ４４を接続してある。
【００３３】バーンインテストを完了するまでは、バー
ンインエネーブル回路１５からバーンイン完了信号ＦＢ
Ｅが“Ｌ”で提供されるのでヒューズ４１はつながった
状態とされる。従って、バーンイン抑止信号ＭＳＴＲは
継続“Ｌ”である。このバーンイン抑止信号ＭＳＴＲが
“Ｌ”である限り、図４のようにローアドレスストロー
ブ信号バーＲＡＳ及び第２カラムアドレスストローブ信
号バーＣＡＳ２の“Ｈ”でＷＢＣ１モードとなれば、バ
ーンインエネーブル回路１５からバーンインエネーブル
信号ＢＥが“Ｈ”にエネーブルされて出力される。
ンインエネーブル回路１５からバーンイン完了信号ＦＢ
Ｅが“Ｌ”で提供されるのでヒューズ４１はつながった
状態とされる。従って、バーンイン抑止信号ＭＳＴＲは
継続“Ｌ”である。このバーンイン抑止信号ＭＳＴＲが
“Ｌ”である限り、図４のようにローアドレスストロー
ブ信号バーＲＡＳ及び第２カラムアドレスストローブ信
号バーＣＡＳ２の“Ｈ”でＷＢＣ１モードとなれば、バ
ーンインエネーブル回路１５からバーンインエネーブル
信号ＢＥが“Ｈ”にエネーブルされて出力される。
【００３４】一方、テスト完了で図５のようにローアド
レスストローブ信号バーＲＡＳが“Ｈ”及び第２カラム
アドレスストローブ信号バーＣＡＳ２が“Ｌ”とされて
ＷＢＣ１モードとなれば、バーンイン完了信号ＦＢＥが
“Ｈ”で提供されるので、ＮＭＯＳトランジスタ４２が
ＯＮしてヒューズ４１は切断される。ヒューズ４１が切
断されればバーンイン抑止信号ＭＳＴＲが“Ｈ”で継続
出力されることになり、バーンインエネーブル回路１５
によるバーンインエネーブル信号ＢＥは恒常抑止状態と
なる。従って、たとえユーザーが図４のようなタイミン
グを設定したとしてもテスト進行は防止される。
レスストローブ信号バーＲＡＳが“Ｈ”及び第２カラム
アドレスストローブ信号バーＣＡＳ２が“Ｌ”とされて
ＷＢＣ１モードとなれば、バーンイン完了信号ＦＢＥが
“Ｈ”で提供されるので、ＮＭＯＳトランジスタ４２が
ＯＮしてヒューズ４１は切断される。ヒューズ４１が切
断されればバーンイン抑止信号ＭＳＴＲが“Ｈ”で継続
出力されることになり、バーンインエネーブル回路１５
によるバーンインエネーブル信号ＢＥは恒常抑止状態と
なる。従って、たとえユーザーが図４のようなタイミン
グを設定したとしてもテスト進行は防止される。
【００３５】図７に、ローアドレスデコーダ１２の具体
例を示している。ＰＭＯＳトランジスタ４８はプリチャ
ージトランジスタであって、そのソースはＶｃｃに、ド
レインは接続点５１に、そしてゲートはプリチャージ信
号ＰＲＥにそれぞれつながれている。信号ＰＲＥはロー
アドレスデコーダのプリチャージ信号である。接続点５
１からはＮＭＯＳトランジスタ６０とＮＭＯＳトランジ
スタ６１が直列接続され、その各ゲートはローアドレス
情報がゲーティングされるアドレス入力端ＲＡＩＪ，Ｒ
ＡＫＬにそれぞれ接続されている。またトランジスタ６
１のソースは接地されている。
例を示している。ＰＭＯＳトランジスタ４８はプリチャ
ージトランジスタであって、そのソースはＶｃｃに、ド
レインは接続点５１に、そしてゲートはプリチャージ信
号ＰＲＥにそれぞれつながれている。信号ＰＲＥはロー
アドレスデコーダのプリチャージ信号である。接続点５
１からはＮＭＯＳトランジスタ６０とＮＭＯＳトランジ
スタ６１が直列接続され、その各ゲートはローアドレス
情報がゲーティングされるアドレス入力端ＲＡＩＪ，Ｒ
ＡＫＬにそれぞれ接続されている。またトランジスタ６
１のソースは接地されている。
【００３６】接続点５１は接続点６８へつなげられ、イ
ンバータ６９の入力になっている。この接続点６８に
は、ソースをＶｃｃにつなげたＰＭＯＳトランジスタ４
９のドレインが接続されており、該トランジスタ４９の
ゲートにはインバータ６９の出力が印加される。即ち、
これらインバータ６９及びＰＭＯＳトランジスタ４９で
ラッチが構成されている。インバータ６９の出力はま
た、ゲートをＶｃｃへつなげたＮＭＯＳトランジスタ６
５を介して接続点６７へ送られる。接続点６８には更
に、ＮＭＯＳトランジスタ６２のドレインが接続されて
おり、該トランジスタ６２のソースは接続点６６へ接続
され、そしてゲートは反転バーンインエネーブル信号Ｂ
ＥＢを入力としている。接続点６６には、ソースを接地
したＮＭＯＳトランジスタ６３のドレインが接続され、
そのゲートにバーンインエネーブル信号ＢＥを入力して
いる。接続点６７にゲートを接続し、ドレインからワー
ド線駆動用のブースト電圧ＢＯＯＳＴを受けるＮＭＯＳ
トランジスタ６５は、ワード線トランスファトランジス
タで、該トランジスタ６５に直列接続しソースが接地さ
れ、接続点６６にゲートを接続したＮＭＯＳトランジス
タ６４は、ワード線放電トランジスタである。これらト
ランジスタ６５，６４がワード線Ｗ／Ｌｉへ接続されて
いる。
ンバータ６９の入力になっている。この接続点６８に
は、ソースをＶｃｃにつなげたＰＭＯＳトランジスタ４
９のドレインが接続されており、該トランジスタ４９の
ゲートにはインバータ６９の出力が印加される。即ち、
これらインバータ６９及びＰＭＯＳトランジスタ４９で
ラッチが構成されている。インバータ６９の出力はま
た、ゲートをＶｃｃへつなげたＮＭＯＳトランジスタ６
５を介して接続点６７へ送られる。接続点６８には更
に、ＮＭＯＳトランジスタ６２のドレインが接続されて
おり、該トランジスタ６２のソースは接続点６６へ接続
され、そしてゲートは反転バーンインエネーブル信号Ｂ
ＥＢを入力としている。接続点６６には、ソースを接地
したＮＭＯＳトランジスタ６３のドレインが接続され、
そのゲートにバーンインエネーブル信号ＢＥを入力して
いる。接続点６７にゲートを接続し、ドレインからワー
ド線駆動用のブースト電圧ＢＯＯＳＴを受けるＮＭＯＳ
トランジスタ６５は、ワード線トランスファトランジス
タで、該トランジスタ６５に直列接続しソースが接地さ
れ、接続点６６にゲートを接続したＮＭＯＳトランジス
タ６４は、ワード線放電トランジスタである。これらト
ランジスタ６５，６４がワード線Ｗ／Ｌｉへ接続されて
いる。
【００３７】当該チップ（ウェーハ状態又はパッケージ
状態）が待機状態にあるときは、プリチャージ信号ＰＲ
Ｅ及びローアドレス情報ＲＡＩＪ，ＲＡＫＬは“Ｌ”で
あり、従って、接続点６８は“Ｈ”、接続点６７は
“Ｌ”とされる。そして、通常のリード／ライト動作や
待機時にはバーンインエネーブル信号ＢＥは“Ｌ”、反
転バーンインエネーブル信号ＢＥＢは“Ｈ”にあるの
で、待機状態では接続点６６は“Ｈ”になる。これによ
り、ワード線Ｗ／Ｌｉは“Ｌ”に保たれる。リード／ラ
イト時にはプリチャージ信号ＰＲＥが“Ｈ”へ遷移し、
ローアドレス情報“Ｈ”該当のデコーダであれば接続点
６８及び接続点６６が“Ｌ”、接続点６７が“Ｈ”へ遷
移する。そしてワード線駆動電圧ＢＯＯＳＴの印加で当
該ワード線Ｗ／Ｌｉがエネーブルされ、リード／ライト
が実行される。
状態）が待機状態にあるときは、プリチャージ信号ＰＲ
Ｅ及びローアドレス情報ＲＡＩＪ，ＲＡＫＬは“Ｌ”で
あり、従って、接続点６８は“Ｈ”、接続点６７は
“Ｌ”とされる。そして、通常のリード／ライト動作や
待機時にはバーンインエネーブル信号ＢＥは“Ｌ”、反
転バーンインエネーブル信号ＢＥＢは“Ｈ”にあるの
で、待機状態では接続点６６は“Ｈ”になる。これによ
り、ワード線Ｗ／Ｌｉは“Ｌ”に保たれる。リード／ラ
イト時にはプリチャージ信号ＰＲＥが“Ｈ”へ遷移し、
ローアドレス情報“Ｈ”該当のデコーダであれば接続点
６８及び接続点６６が“Ｌ”、接続点６７が“Ｈ”へ遷
移する。そしてワード線駆動電圧ＢＯＯＳＴの印加で当
該ワード線Ｗ／Ｌｉがエネーブルされ、リード／ライト
が実行される。
【００３８】一方、バーンインテストでは、プリチャー
ジ信号ＰＲＥ及び反転バーンインエネーブル信号ＢＥＢ
が“Ｌ”、バーンインエネーブル信号ＢＥが“Ｈ”で提
供されるので、接続点６７，６６は両方とも“Ｌ”にな
る。このようにバーンインテストでは、ワード線トラン
スファトランジスタ６５及び放電トランジスタ６４を両
方ＯＦＦ状態にして全ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎをフ
ローティングさせる。尚、接続点６６，６７等の各接続
点のロジックは、使用するトランジスタのタイプに応じ
て適宜変更可能であることは勿論である。また、スイッ
チ手段であるトランジスタ６２，６３を接続点６７へ設
ける、或いは接続点６６，６７の両方へ設けることも可
能である。接続点６７へ設ける場合には、プリチャージ
信号を“Ｈ”で提供すれば放電トランジスタ６４をＯＦ
Ｆにできる。このときローアドレスＲＡＩＪ，ＲＡＫＬ
を“Ｈ”で提供するようにしておくと好ましい。
ジ信号ＰＲＥ及び反転バーンインエネーブル信号ＢＥＢ
が“Ｌ”、バーンインエネーブル信号ＢＥが“Ｈ”で提
供されるので、接続点６７，６６は両方とも“Ｌ”にな
る。このようにバーンインテストでは、ワード線トラン
スファトランジスタ６５及び放電トランジスタ６４を両
方ＯＦＦ状態にして全ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎをフ
ローティングさせる。尚、接続点６６，６７等の各接続
点のロジックは、使用するトランジスタのタイプに応じ
て適宜変更可能であることは勿論である。また、スイッ
チ手段であるトランジスタ６２，６３を接続点６７へ設
ける、或いは接続点６６，６７の両方へ設けることも可
能である。接続点６７へ設ける場合には、プリチャージ
信号を“Ｈ”で提供すれば放電トランジスタ６４をＯＦ
Ｆにできる。このときローアドレスＲＡＩＪ，ＲＡＫＬ
を“Ｈ”で提供するようにしておくと好ましい。
【００３９】図８には、ワード線ストレス入力回路１４
の具体例を示す。各ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎのそれ
ぞれにＮＭＯＳトランジスタ７０，７１，……，７２，
７３を接続してあり、その各ＮＭＯＳトランジスタ７０
〜７３のゲートへ共通にバーンインエネーブル信号ＢＥ
を印加し、そして各トランジスタ７０〜７３を共通して
接続点７４へ接続している。この接続点７４には、各ゲ
ートに反転バーンインテスト信号ＢＥＢを受けるＮＭＯ
Ｓトランジスタ７５及びＰＭＯＳトランジスタ７６を接
続してあり、ＮＭＯＳトランジスタ７５のソースは接
地、ＰＭＯＳトランジスタ７６のソースはＶｃｃへつな
げてある。
の具体例を示す。各ワード線Ｗ／Ｌ１〜Ｗ／Ｌｎのそれ
ぞれにＮＭＯＳトランジスタ７０，７１，……，７２，
７３を接続してあり、その各ＮＭＯＳトランジスタ７０
〜７３のゲートへ共通にバーンインエネーブル信号ＢＥ
を印加し、そして各トランジスタ７０〜７３を共通して
接続点７４へ接続している。この接続点７４には、各ゲ
ートに反転バーンインテスト信号ＢＥＢを受けるＮＭＯ
Ｓトランジスタ７５及びＰＭＯＳトランジスタ７６を接
続してあり、ＮＭＯＳトランジスタ７５のソースは接
地、ＰＭＯＳトランジスタ７６のソースはＶｃｃへつな
げてある。
【００４０】前述のように通常動作や待機時にはバーン
インエネーブル信号ＢＥは“Ｌ”、反転バーンインエネ
ーブル信号ＢＥＢは“Ｈ”なので、ＮＭＯＳトランジス
タ７０〜７３及びＰＭＯＳトランジスタ７６はＯＦＦ、
ＮＭＯＳトランジスタ７５のみがＯＮである。従って、
ローアドレスデコーダ１２によりワード線エネーブルが
行われる。
インエネーブル信号ＢＥは“Ｌ”、反転バーンインエネ
ーブル信号ＢＥＢは“Ｈ”なので、ＮＭＯＳトランジス
タ７０〜７３及びＰＭＯＳトランジスタ７６はＯＦＦ、
ＮＭＯＳトランジスタ７５のみがＯＮである。従って、
ローアドレスデコーダ１２によりワード線エネーブルが
行われる。
【００４１】一方、バーンインテストではバーンインエ
ネーブル信号ＢＥは“Ｈ”、反転バーンインエネーブル
信号ＢＥＢは“Ｌ”なので、ＮＭＯＳトランジスタ７０
〜７４及びＰＭＯＳトランジスタ７６はＯＮ、ＮＭＯＳ
トランジスタ７５のみがＯＦＦである。従って、多数の
ワード線Ｗ／Ｌ〜Ｗ／ｎへＶｃｃ−ＶＴｎ（しきい値電
圧）ほどのストレス電圧を送ることができる。即ち、Ｎ
ＭＯＳトランジスタ７０〜７３は多数のワード線Ｗ／Ｌ
１〜Ｗ／Ｌｎへストレス電圧を伝送する伝達トランジス
タであり、ＰＭＯＳトランジスタ７６は多数のワード線
Ｗ／Ｌ１〜Ｗ／Ｌｎへストレス電圧を供給する電源トラ
ンジスタである。そして、ＮＭＯＳトランジスタ７５
は、通常動作や待機の際に発生し得るＮＭＯＳトランジ
スタ７０〜７３のリーク電流を流すために提供される
“Ｌ”レベル設定用の接地トランジスタで、必要に応じ
て設けられる。
ネーブル信号ＢＥは“Ｈ”、反転バーンインエネーブル
信号ＢＥＢは“Ｌ”なので、ＮＭＯＳトランジスタ７０
〜７４及びＰＭＯＳトランジスタ７６はＯＮ、ＮＭＯＳ
トランジスタ７５のみがＯＦＦである。従って、多数の
ワード線Ｗ／Ｌ〜Ｗ／ｎへＶｃｃ−ＶＴｎ（しきい値電
圧）ほどのストレス電圧を送ることができる。即ち、Ｎ
ＭＯＳトランジスタ７０〜７３は多数のワード線Ｗ／Ｌ
１〜Ｗ／Ｌｎへストレス電圧を伝送する伝達トランジス
タであり、ＰＭＯＳトランジスタ７６は多数のワード線
Ｗ／Ｌ１〜Ｗ／Ｌｎへストレス電圧を供給する電源トラ
ンジスタである。そして、ＮＭＯＳトランジスタ７５
は、通常動作や待機の際に発生し得るＮＭＯＳトランジ
スタ７０〜７３のリーク電流を流すために提供される
“Ｌ”レベル設定用の接地トランジスタで、必要に応じ
て設けられる。
【００４２】図９に、ワード線ストレス入力回路１４の
他の具体例を示してある。この構成はワード線に対する
ブリッジチェックの手法を採用した回路である。各ワー
ド線Ｗ／Ｌ１〜Ｗ／ＬｎにはそれぞれＮＭＯＳトランジ
スタ７７〜８０が設けられており、その各ゲートにはバ
ーンインエネーブル信号ＢＥが共通印加されている。そ
して、奇数番目のワード線Ｗ／Ｌ１〜Ｗ／Ｌｎ−１に接
続のトランジスタ７７〜７８の各ソースは接続点８６へ
接続され、偶数番目のワード線Ｗ／Ｌ２〜Ｗ／Ｌｎに接
続のトランジスタ７９〜８０の各ソースは接続点８５へ
接続される。接続点８６には、ソースを接地したＮＭＯ
Ｓトランジスタ８１及びソースにＶｃｃを受けるＰＭＯ
Ｓトランジスタ８２が接続され、これらトランジスタ８
１，８２の各ゲートには、第１反転バーンインエネーブ
ル信号ＢＥＢ１が提供される。接続点８５には、ソース
を接地したＮＭＯＳトランジスタ８３及びソースにＶｃ
ｃを受けるＰＭＯＳトランジスタ８４が接続され、これ
らトランジスタ８３，８４の各ゲートには、第２反転バ
ーンインエネーブル信号ＢＥＢ２が提供される。
他の具体例を示してある。この構成はワード線に対する
ブリッジチェックの手法を採用した回路である。各ワー
ド線Ｗ／Ｌ１〜Ｗ／ＬｎにはそれぞれＮＭＯＳトランジ
スタ７７〜８０が設けられており、その各ゲートにはバ
ーンインエネーブル信号ＢＥが共通印加されている。そ
して、奇数番目のワード線Ｗ／Ｌ１〜Ｗ／Ｌｎ−１に接
続のトランジスタ７７〜７８の各ソースは接続点８６へ
接続され、偶数番目のワード線Ｗ／Ｌ２〜Ｗ／Ｌｎに接
続のトランジスタ７９〜８０の各ソースは接続点８５へ
接続される。接続点８６には、ソースを接地したＮＭＯ
Ｓトランジスタ８１及びソースにＶｃｃを受けるＰＭＯ
Ｓトランジスタ８２が接続され、これらトランジスタ８
１，８２の各ゲートには、第１反転バーンインエネーブ
ル信号ＢＥＢ１が提供される。接続点８５には、ソース
を接地したＮＭＯＳトランジスタ８３及びソースにＶｃ
ｃを受けるＰＭＯＳトランジスタ８４が接続され、これ
らトランジスタ８３，８４の各ゲートには、第２反転バ
ーンインエネーブル信号ＢＥＢ２が提供される。
【００４３】このように設計すれば、奇数番目又は偶数
番目のいずれか一方のワード線へストレス電圧を印加す
る、或いは全ワード線へ一度にストレス電圧を印加する
ことができるので、ワード線ブリッジチェックが可能で
あり、バーンインテスト用にバックグラウンドデータを
ライトした後にバーンインテストをエネーブルさせる
と、セルストレスに加え、ビット線ストレスも加えるこ
とができるようになるので、全メモリセルの不良を短時
間で効率よくスクリーニング可能である。
番目のいずれか一方のワード線へストレス電圧を印加す
る、或いは全ワード線へ一度にストレス電圧を印加する
ことができるので、ワード線ブリッジチェックが可能で
あり、バーンインテスト用にバックグラウンドデータを
ライトした後にバーンインテストをエネーブルさせる
と、セルストレスに加え、ビット線ストレスも加えるこ
とができるようになるので、全メモリセルの不良を短時
間で効率よくスクリーニング可能である。
【００４４】上記実施形態は各種変形を施すことが勿論
可能であり、例えば、ワード線ストレス入力回路１４を
別途設けずとも、ローアドレスデコーダ１２内のトラン
スファトランジスタや放電トランジスタをワード線スト
レス入力回路に利用して多数のワード線へストレス電圧
を加えるようにもできる。
可能であり、例えば、ワード線ストレス入力回路１４を
別途設けずとも、ローアドレスデコーダ１２内のトラン
スファトランジスタや放電トランジスタをワード線スト
レス入力回路に利用して多数のワード線へストレス電圧
を加えるようにもできる。
【００４５】
【発明の効果】以上述べたように本発明によれば、ウェ
ーハ状態であるかパッケージ状態であるかを問わずに多
数のワード線に対して一度にバーンインテストを実行す
ることができる。また、ウェーハ状態又はパッケージ状
態で不良スクリーニングする際、通常の動作よりも迅速
にワード線全体に電圧ストレスを加えられるので、テス
ト時間短縮につながる。また、パッケージ状態でも外部
端子を通じて特定タイミングの外部信号印加でワード線
を通じたストレステストが実行できるので、テストの容
易性が向上する。従って、例えばウェーハ状態でストレ
ステストをして冗長等により歩留りを上げ、尚且つパッ
ケージ状態でもテストを実行して更に入念なチェックを
行うことも可能になり、半導体メモリ装置の更なる品質
安定化で信頼性向上を図ることができる。加えて、テス
ト完了後には、テスト実行のタイミングで外部信号を入
力したとしてもテスト進行が防止されるので、いっそう
の信頼性向上を期待できる。
ーハ状態であるかパッケージ状態であるかを問わずに多
数のワード線に対して一度にバーンインテストを実行す
ることができる。また、ウェーハ状態又はパッケージ状
態で不良スクリーニングする際、通常の動作よりも迅速
にワード線全体に電圧ストレスを加えられるので、テス
ト時間短縮につながる。また、パッケージ状態でも外部
端子を通じて特定タイミングの外部信号印加でワード線
を通じたストレステストが実行できるので、テストの容
易性が向上する。従って、例えばウェーハ状態でストレ
ステストをして冗長等により歩留りを上げ、尚且つパッ
ケージ状態でもテストを実行して更に入念なチェックを
行うことも可能になり、半導体メモリ装置の更なる品質
安定化で信頼性向上を図ることができる。加えて、テス
ト完了後には、テスト実行のタイミングで外部信号を入
力したとしてもテスト進行が防止されるので、いっそう
の信頼性向上を期待できる。
【図１】従来のバーンインテスト用回路の一例を示す概
略回路図。
略回路図。
【図２】本発明によるバーンインテスト回路を備えた半
導体メモリのブロック図。
導体メモリのブロック図。
【図３】バーンインエネーブル回路の具体例を示す回路
図。
図。
【図４】本発明によるバーンインテストにおける関連信
号の波形図。
号の波形図。
【図５】本発明によるバーンインテスト完了時における
関連信号の波形図。
関連信号の波形図。
【図６】バーンイン抑止回路の具体例を示す回路図。
【図７】ローアドレスデコーダの具体例を示す回路図。
【図８】ワード線ストレス入力回路の具体例を示す回路
図。
図。
【図９】ワード線ストレス入力回路の他の具体例を示す
回路図。
回路図。
１０ メモリセルアレイ １１ リード／ライト制御回路 １２ ローアドレスデコーダ １４ ワード線ストレス入力回路 １５ バーンインエネーブル回路 １６ バーンイン抑止回路 １７ カラムデコーダ
Claims (19)
- 【請求項１】 メモリ制御用の外部信号に従って動作す
るようになった半導体メモリのバーンインテスト回路で
あって、 特定のタイミングで外部信号を与えることによりバーン
インエネーブル信号を発生するバーンインエネーブル回
路と、テスト時に電源端子を通じて印加されるストレス
電圧をワード線へ提供するワード線ストレス入力回路
と、を備え、前記バーンインエネーブル信号により、ロ
ーアドレスデコーダを制御してワード線をフローティン
グさせると共に前記ワード線ストレス入力回路からスト
レス電圧を印加するようになっていることを特徴とする
バーンインテスト回路。 - 【請求項２】 外部信号の特定のタイミングが、カラム
アドレスストローブ信号の活性化に先立ってライト制御
信号を活性化させるタイミングである請求項１記載のバ
ーンインテスト回路。 - 【請求項３】 バーンイン完了信号が一度発生されると
これに応じてバーンイン抑止信号を継続発生するバーン
イン抑止回路を更に備え、そして、バーンインエネーブ
ル回路は、第２の特定のタイミングで外部信号を与える
ことにより前記バーンイン完了信号を発生すると共に、
前記バーンイン抑止信号によりバーンインエネーブル信
号の発生が抑止されるようになっている請求項１又は請
求項２記載のバーンインテスト回路。 - 【請求項４】 ローアドレスデコーダが、ワード線にそ
れぞれ接続されたトランスファトランジスタ及び放電ト
ランジスタを有してなり、バーンインエネーブル信号に
よりこれらトランスファトランジスタ及び放電トランジ
スタを非導通とすることでワード線をフローティングさ
せる請求項１〜３のいずれか１項に記載のバーンインテ
スト回路。 - 【請求項５】 メモリ制御用の外部信号に従って動作す
るようになった半導体メモリのバーンインテストにおい
て、 メモリセルにテスト用データを記憶させた後、外部信号
を所定のタイミングで与えてバーンインエネーブル信号
を発生し、これに応じて複数のワード線をハイインピー
ダンス状態にすると共に電源端子を通じて前記複数のワ
ード線へストレス電圧を印加することでテストを実行す
るようにしたことを特徴とするバーンインテスト。 - 【請求項６】 テスト完了後には別のタイミングで外部
信号を与えることでバーンイン抑止信号を発生し、これ
によりバーンインエネーブル信号の発生を恒久的に抑止
するようにした請求項５記載のバーンインテスト。 - 【請求項７】 半導体メモリがＤＲＡＭである請求項５
又は請求項６記載のバーンインテスト。 - 【請求項８】 メモリセルを多数形成したメモリセルア
レイを有する半導体装置において、 特定のタイミングで与えられる外部信号に応じてバーン
インエネーブル信号を発生するバーンインエネーブル回
路と、該バーンインエネーブル信号に応じて多数のワー
ド線にストレス電圧を印加するワード線ストレス入力回
路と、を備え、前記外部信号及びストレス電圧を外部端
子を通じ印加してバーンインテストを実行可能になって
いることを特徴とする半導体装置。 - 【請求項９】 外部端子から印加可能な外部信号の第１
のタイミングによりバーンインエネーブル信号を発生し
てローアドレスデコーダを制御するバーンインエネーブ
ル回路と、前記バーンインエネーブル信号に応じて複数
のワード線にストレス電圧を印加するワード線ストレス
入力回路と、外部端子から印加可能な外部信号の第２の
タイミングによりバーンイン抑止信号を発生するバーン
イン抑止回路と、を備え、ウェーハ状態又はパッケージ
状態でワード線にストレス電圧を印加してバーンインテ
ストを実行可能であり、且つ、該テスト完了後は前記バ
ーンイン抑止信号により前記バーンインエネーブル信号
の発生が継続抑止されてバーンインテスト進行が禁止さ
れるようになっていることを特徴とする半導体装置。 - 【請求項１０】 バーンインエネーブル信号により、ロ
ーアドレスデコーダ内のトランスファトランジスタ及び
放電トランジスタの両方をＯＦＦさせるようになってい
る請求項９記載の半導体装置。 - 【請求項１１】 トランスファトランジスタに対しては
ローアドレスデコーダ用のプリチャージ信号を利用して
ＯＦＦさせると共に、放電トランジスタに対してはバー
ンインエネーブル信号に応じて動作するスイッチ手段を
設けてプリチャージ信号及びローアドレスを無関係とし
てＯＦＦさせるようになっている請求項１０記載の半導
体装置。 - 【請求項１２】 放電トランジスタに対しては少なくと
もローアドレスデコーダ用のプリチャージ信号を利用し
てＯＦＦさせると共に、トランスファトランジスタに対
してはバーンインエネーブル信号に応じて動作するスイ
ッチ手段を設けてプリチャージ信号及びローアドレスを
無関係としてＯＦＦさせるようになっている請求項１０
記載の半導体装置。 - 【請求項１３】 バーンインエネーブル回路内にラッチ
が構成され、該ラッチが外部信号に応じて状態変化する
ようになっている請求項９〜１２のいずれか１項に記載
の半導体装置。 - 【請求項１４】 バーンイン抑止回路は内部にヒューズ
を備えてなり、第２のタイミングの外部信号に応じたそ
のヒューズの切断によりバーンイン抑止信号を発生する
請求項９〜１３のいずれか１項に記載の半導体装置。 - 【請求項１５】 ヒューズ切断で論理状態の変化するラ
ッチによりバーンイン抑止信号を発生する請求項１４記
載の半導体装置。 - 【請求項１６】 ワード線ストレス入力回路は、各ワー
ド線にそれぞれ設けられてバーンインエネーブル信号に
より制御されるストレス電圧伝送用のトランジスタと、
これらトランジスタに共通に接続され、バーンインエネ
ーブル信号により制御される電源用のトランジスタと、
を備えてなる請求項９〜１５のいずれか１項に記載の半
導体装置。 - 【請求項１７】 ワード線ストレス入力回路は、各ワー
ド線にそれぞれ設けられてバーンインエネーブル信号に
より制御されるストレス電圧伝送用のトランジスタと、
これらトランジスタに共通に接続され、バーンインエネ
ーブル信号により相補的に制御される電源用のトランジ
スタ及び接地用のトランジスタと、を備えてなる請求項
９〜１５のいずれか１項に記載の半導体装置。 - 【請求項１８】 ワード線ストレス入力回路は、奇数番
目の各ワード線にそれぞれ設けられてバーンインエネー
ブル信号により制御されるストレス電圧伝送用のトラン
ジスタと、偶数番目の各ワード線にそれぞれ設けられて
バーンインエネーブル信号により制御されるストレス電
圧伝送用のトランジスタと、奇数番目のワード線用の前
記トランジスタに共通に接続され、バーンインエネーブ
ル信号により相補的に制御される電源用のトランジスタ
及び接地用のトランジスタと、偶数番目のワード線用の
前記トランジスタに共通に接続され、バーンインエネー
ブル信号により相補的に制御される電源用のトランジス
タ及び接地用のトランジスタと、を備えてなる請求項９
〜１５のいずれか１項に記載の半導体装置。 - 【請求項１９】 メモリ制御用の外部信号に従って動作
するようになった半導体メモリのバーンインテスト回路
であって、 第１の特定のタイミングで外部信号を与えることでバー
ンインエネーブル信号を発生すると共に、第２の特定の
タイミングで外部信号を与えることでバーンイン完了信
号を発生するバーンインエネーブル回路と、テスト時に
電源端子を通じて印加されるストレス電圧をワード線へ
提供するワード線ストレス入力回路と、前記バーンイン
完了信号に応じて、前記バーンインエネーブル回路によ
るバーンインエネーブル信号の発生を抑止させるバーン
イン抑止信号を継続発生するバーンイン抑止回路と、を
備え、前記バーンインエネーブル信号により、ワード線
にそれぞれ接続されたトランスファトランジスタ及び放
電トランジスタを有してなるローアドレスデコーダの前
記各トランジスタを非道通とすることでワード線をフロ
ーティングさせると共に前記ワード線ストレス入力回路
からストレス電圧を印加するようになっていることを特
徴とするバーンインテスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P33914 | 1994-12-13 | ||
| KR1019940033914A KR0135108B1 (ko) | 1994-12-13 | 1994-12-13 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227600A true JPH08227600A (ja) | 1996-09-03 |
| JP2801877B2 JP2801877B2 (ja) | 1998-09-21 |
Family
ID=19401199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7322781A Expired - Fee Related JP2801877B2 (ja) | 1994-12-13 | 1995-12-12 | 半導体メモリのバーンインテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5638331A (ja) |
| JP (1) | JP2801877B2 (ja) |
| KR (1) | KR0135108B1 (ja) |
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| KR100206710B1 (ko) | 1996-09-23 | 1999-07-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트 회로 |
| KR100231892B1 (ko) * | 1996-10-22 | 1999-12-01 | 윤종용 | 반도체 메모리장치의 웨이퍼 번 인 방법 |
| KR100228530B1 (ko) * | 1996-12-23 | 1999-11-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6219000A (ja) * | 1985-07-16 | 1987-01-27 | 田中 栄和 | 各種のあらゆるアイデアを厳密に考える発明を自動的に考えるコンピユ−タ−の方法と，その子，そのまごの様に自動的にコンピユ−タ−・シミユレ−シヨンのそれによるそれの方法と，それによつて発明可能な発明のすべて |
| JPH03181096A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0427000A (ja) * | 1990-05-21 | 1992-01-30 | Hitachi Ltd | 半導体メモリ |
| JPH04256145A (ja) * | 1991-02-08 | 1992-09-10 | Sharp Corp | 集積回路装置 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0793995A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
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| KR0135108B1 (ko) | 1998-04-25 |
| KR960024422A (ko) | 1996-07-20 |
| US5638331A (en) | 1997-06-10 |
| JP2801877B2 (ja) | 1998-09-21 |
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