JPH08255498A

JPH08255498A - 不揮発性半導体メモリの行冗長回路

Info

Publication number: JPH08255498A
Application number: JP1240896A
Authority: JP
Inventors: Sung-Soo Lee; 城秀李; Jin-Ki Kim; 鎭祺金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-01-28
Filing date: 1996-01-29
Publication date: 1996-10-01
Anticipated expiration: 2016-01-29
Also published as: US5699306A; KR960030255A; DE19602814B4; KR0158484B1; JP2732824B2; DE19602814A1

Abstract

(57)【要約】【課題】不揮発性半導体メモリの行冗長回路による歩
留り向上。【解決手段】命令入力により冗長メモリセルアレイ１
４のみ選択すべく入力アドレス信号に従って信号バーＲ
ＥＤbk0 〜バーＲＥＤbk7 を発生する冗長プリデコーダ
３４を設け、更に、欠陥ノーマルメモリセルを代替した
第１冗長メモリセル１６が故障して更に第２冗長メモリ
セル１８へ交換した時に、該当のアドレス入力によって
第１及び第２冗長メモリセルの両方が重複選択されない
ように制御する信号バーＬＦd ，バーＲＲd4〜バーＲＲ
d6を発生する冗長アドレス重複選択防止回路３６を設け
る。これにより、冗長メモリセルアレイ１４に対する故
障テストが実行可能で、また、冗長メモリセルの故障で
該冗長メモリセルに対する冗長を行った場合でも重複選
択を防止でき、誤動作を防げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ形の不
揮発性半導体メモリ（ＥＥＰＲＯＭ）に関し、特に、Ｅ
ＥＰＲＯＭの行冗長回路に関する。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭは高集積・小型化が
進められているが、それに伴う微細エッチング工程等の
製造工程における困難性が増し、歩留りの低下につなが
っている。特に、半導体基板上の大領域を占有するメモ
リセルアレイ領域での欠陥がしばしば発生し、歩留りを
低下させている。このような問題を解決するために、故
障したノーマルメモリセルを余分に設けた冗長メモリセ
ルに交換する冗長技術が使用されている。

【０００３】広く使用されている冗長回路は、欠陥メモ
リセルを指定するアドレスを貯蔵し、該アドレス信号が
入ったときに冗長アドレス信号を発生する冗長アドレス
貯蔵回路と、この冗長アドレス信号に応答してノーマル
デコーダをディスエーブルにするノーマルデコーダディ
スエーブル回路と、を有している。ノーマルメモリセル
アレイはノーマルデコーダと接続されており、冗長メモ
リセルアレイは冗長デコーダと接続されているので、故
障したノーマルメモリセルを指定するアドレス信号が入
力されて冗長アドレス貯蔵回路から冗長アドレス信号が
発生されると、冗長デコーダを通じて冗長メモリセルが
選択されると共にノーマルデコーダがディスエーブルさ
れる。

【０００４】欠陥メモリセルを指定するアドレスを貯蔵
する冗長アドレス貯蔵回路は、一般にプログラム回路と
も呼ばれる。欠陥メモリセルに対する冗長アドレスをこ
のプログラム回路にプログラムする技術は２種類ある。
１つは、冗長アドレスを貯蔵するためのヒューズ、例え
ばポリシリコンヒューズをレーザービームにより選択的
に熔融切断するレーザープログラムの手法であり、もう
１つは、ヒューズに大電流を流して選択的に熔融切断す
る電気的プログラムの手法である。

【０００５】レーザープログラムによる冗長技術は、ウ
ェーハ工程完了後のウェーハ状態でノーマルメモリセル
の故障をテストして欠陥メモリセルが存在すれば、チッ
プ露出状態で該当するアドレスをプログラム回路にプロ
グラムすることになる。従って、パッケージ後の救済は
できないという欠点を有する。これに対し電気的プログ
ラムによる冗長技術は、パッケージ後でも欠陥メモリセ
ルの救済が可能であるという長所を有している。

【０００６】

【発明が解決しようとする課題】従来における冗長技術
では、欠陥メモリセルを冗長メモリセルに代替する前に
冗長メモリセル自身の欠陥発生を判別できないため、交
換後も依然として故障発生の可能性は残っている。そこ
で、より歩留りを上げるために、冗長メモリセルを選択
してその欠陥発生を判断可能にする技術開発の要望が強
い。

【０００７】また、現在のＥＥＰＲＯＭでは、高集積化
に伴う歩留り低下を補う目的から、ウェーハ工程後とパ
ッケージ工程後の両方で救済可能であることが要求され
ている。これには例えば、レーザープログラムと電気的
プログラムとを併用し、レーザープログラムにより欠陥
メモリセルを第１冗長メモリセルに交換した後、その第
１冗長メモリセルに更に故障が発生した場合に、同じア
ドレスを電気的プログラムで貯蔵して第２冗長メモリセ
ルを交替使用することが考えられる。しかしながらこの
場合、読出や書込動作で欠陥メモリセルを指定するアド
レスが入力されるときに、第１及び第２冗長メモリセル
が同時に選択されることになり、誤動作を誘発する可能
性がある。

【０００８】このような従来技術に鑑みて本発明では、
冗長メモリセルのみを選択して欠陥発生をチェックでき
るようなＥＥＰＲＯＭ用の冗長回路を提供する。また、
ウェーハとパッケージの両方の状態で冗長を実行可能で
あり、そして、第１冗長メモリセルへの交換後に該第１
冗長メモリセルに故障が発生した場合に更に第２冗長メ
モリセルへの交換が可能で、その際に誤動作を誘発する
ことのないようなＥＥＰＲＯＭの冗長回路を提供する。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために本発明によれば、多数のフローティングゲート
形メモリセルから構成され、複数のノーマル行ブロック
を有するノーマルメモリセルアレイと複数の冗長行ブロ
ックを有する冗長メモリセルアレイとに分割されたメモ
リセルアレイを有する不揮発性半導体メモリの行ブロッ
ク選択方法において、冗長アレイ選択命令と外部アドレ
ス信号に応答してノーマルメモリセルアレイの選択動作
を抑止すると共に冗長メモリセルアレイの冗長行ブロッ
クを選択することを特徴とした冗長行ブロック選択方法
を提供する。

【００１０】また、故障ノーマルメモリセルの属したノ
ーマル行ブロックを指定するアドレス信号をプログラム
することにより、該故障ノーマル行ブロックに代えて冗
長行ブロックが選択されるようにする冗長アドレス貯蔵
回路を有する不揮発性半導体メモリで、代替した冗長行
ブロックに故障が発生して他の冗長行ブロックに交換す
るための冗長行ブロック選択方法において、前記他の冗
長行ブロック選択のために前記アドレス信号を冗長アド
レス貯蔵回路に再度プログラムし、そして前記故障した
冗長行ブロックの選択を防止すると共に前記他の冗長行
ブロックを選択することを特徴とした冗長行ブロック選
択方法を提供する。

【００１１】そして、本発明による不揮発性半導体メモ
リは、多数のフローティングゲート形メモリセルから構
成され、複数のノーマル行ブロックを有するノーマルメ
モリセルアレイと複数の冗長行ブロックを有する冗長メ
モリセルアレイとに分割されたメモリセルアレイと、ノ
ーマル行ブロックを選択するためのノーマル行デコーダ
と、冗長メモリセルを選択するための冗長アレイ選択命
令時にノーマル行デコーダをディスエーブルするノーマ
ル行デコーダディスエーブル回路と、冗長アレイ選択命
令時に外部アドレス信号に応答して冗長行ブロックを選
択するための冗長行ブロック選択手段と、を備えること
を特徴とする。

【００１２】また、本発明による不揮発性半導体メモリ
は、複数のフローティングゲート形ノーマルメモリセル
でそれぞれ構成された複数のノーマル行ブロックを有す
るノーマルメモリセルアレイ及び複数のフローティング
ゲート形冗長メモリセルでそれぞれ構成された複数の冗
長行ブロックを有する冗長メモリセルアレイに分割され
たメモリセルアレイと、ノーマル行ブロックを選択する
ためのノーマル行デコーダと、冗長行ブロックを選択す
るための冗長行デコーダと、ノーマル行ブロックの故障
時に該故障ノーマル行ブロックを指定するアドレス信号
をプログラムすることで代替の冗長行ブロックを冗長行
デコーダに選択させ、更に、この代替冗長行ブロックの
故障時に前記アドレス信号を再プログラムすることで他
の冗長行ブロックを冗長行デコーダに選択させる冗長ア
ドレス貯蔵回路と、冗長行ブロックが選択されるときに
ノーマル行デコーダをディスエーブルさせるノーマル行
デコーダディスエーブル回路と、冗長アドレス貯蔵回路
の最終プログラムに従う冗長行ブロックのみが選択され
るように、該最終プログラム前のプログラムによる冗長
行ブロックの選択を防止する重複選択防止手段と、を備
えることを特徴とする。

【００１３】更にまた、本発明による不揮発性半導体メ
モリは、複数のフローティングゲート形ノーマルメモリ
セルでそれぞれ構成された複数のノーマル行ブロックを
有するノーマルメモリセルアレイ、複数のフローティン
グゲート形冗長メモリセルでそれぞれ構成された複数の
第１冗長行ブロックを有する第１冗長メモリセルアレ
イ、及び、複数のフローティングゲート形冗長メモリセ
ルでそれぞれ構成された複数の第２冗長行ブロックを有
する第２冗長メモリセルアレイに分割されたメモリセル
アレイと、ノーマル行ブロックを選択するためのノーマ
ル行デコーダと、第１冗長行ブロックを選択するための
第１冗長行デコーダ及び第２冗長行ブロックを選択する
ための第２冗長行デコーダをもつ冗長行デコーダと、故
障したノーマルメモリセルの所属するノーマル行ブロッ
クを指定するアドレス信号の入力時に第１冗長行デコー
ダによる第１冗長行ブロックの選択が行われるように前
記アドレス信号を貯蔵する第１冗長アドレス貯蔵回路
と、この選択第１冗長行ブロックに所属の冗長メモリセ
ルが故障したときに第２冗長行デコーダによる第２冗長
行ブロックの選択が行われるように前記アドレス信号を
貯蔵可能な第２冗長アドレス貯蔵回路と、第１又は第２
冗長行ブロックの選択時にノーマル行デコーダをディス
エーブルさせるノーマル行デコーダディスエーブル回路
と、第２冗長アドレス貯蔵回路に前記アドレス信号の貯
蔵が行われた場合に第１冗長行ブロックの選択を防止す
る重複選択防止手段と、を備えることを特徴とする。

【００１４】或いは、ウェーハ及びパッケージの両状態
で冗長可能であり且つ１アドレスによる冗長メモリセル
の重複選択を防止可能で、そして冗長メモリセルアレイ
のみのアクセスが可能となった不揮発性半導体メモリの
ための具体的回路構成として、本発明によれば、ノーマ
ル行デコーダにより選択される多数の行ブロックを有し
たノーマルメモリセルアレイと、冗長行デコーダにより
選択される各複数の第１冗長行ブロック及び第２冗長行
ブロックを少なくとも有した冗長メモリセルアレイと、
冗長アドレスを貯蔵して入力アドレス信号と比較可能で
あると共に冗長行ブロック選択信号を入力し、これらに
応じて第１冗長行ブロック選択用の冗長行ブロック選択
アドレス信号を発生する第１冗長アドレス貯蔵回路と、
冗長アドレスを貯蔵して入力アドレス信号と比較可能で
あると共に冗長行ブロック選択信号を入力とし、これら
に応じて第２冗長行ブロック選択用の冗長行ブロック選
択アドレス信号を発生する第２冗長アドレス貯蔵回路
と、該第２冗長アドレス貯蔵回路による冗長行ブロック
選択アドレス信号に応答して冗長行ブロック重複選択防
止信号を発生する冗長アドレス重複選択防止回路と、外
部入力命令により命令レジスタから発生される冗長アレ
イ選択フラグに応答して入力アドレス信号をデコードし
て冗長行ブロック選択信号を発生すると共に前記フラグ
の発生がなければ冗長行ブロック重複選択防止信号に従
って冗長行ブロック選択信号を発生する冗長プリデコー
ダと、冗長行デコーダの動作に際してノーマル行デコー
ダを抑止する行デコーダディスエーブル回路と、を備え
ることを特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。尚、図中の同じ部分には
可能な限り共通符号を付して説明する。

【００１６】下記の説明において、メモリセルの容量、
電圧値、回路構成や部品等の多くの特定詳細が本発明の
全般的な理解を助けるために述べてある。しかしなが
ら、これら特定詳細に限らずとも本発明が実施可能であ
ることは、当技術分野における通常の知識を有する者な
らば自明であろう。

【００１７】ここで使用するメモリトランジスタ又はメ
モリセルとは、ソース及びドレインとその間のチャネル
領域上に形成したフローティングゲート及び制御ゲート
とを有するフローティングゲートＭＯＳＦＥＴを意味す
る。このメモリセルをもつ本実施形態のＥＥＰＲＯＭ
は、４Ｍ×８ビットのＮＡＮＤ構造をもつもので、１チ
ップ上にＣＭＯＳ製造技術を使用して製作され、約−
１．８Ｖのしきい値電圧を有するデプレッション形のＮ
チャネルＭＯＳトランジスタ（Ｄ形トランジスタ）と、
約０．７Ｖのしきい値電圧を有するエンハンスメント形
のＮチャネルＭＯＳトランジスタ（Ｎチャネルトランジ
スタ）と、約−０．９Ｖのしきい値電圧を有するＰチャ
ネルＭＯＳトランジスタ（Ｐチャネルトランジスタ）
と、を使用する。

【００１８】図１は、本実施形態における行冗長回路の
概略的ブロック図である。

【００１９】メモリセルアレイ１０は、ノーマルメモリ
セルアレイ１２と冗長メモリセルアレイ１４とから構成
されている。ノーマルメモリセルアレイ１２は、行方向
に配列された５１２個のノーマル行ブロックＮＢＫ０〜
ＮＢＫ５１１をもち、４，０９６本のビット線が列方向
へ伸張している。また冗長メモリセルアレイ１４は、行
方向に配列された８個の冗長行ブロックＲＢＫ０〜ＲＢ
Ｋ７をもち、４，０９６本のビット線が列方向へ伸張し
ている。

【００２０】図２に示すのは、メモリセルアレイ１０の
一部分の等価回路で、ノーマルメモリセルアレイ１２の
ノーマル行ブロックＮＢＫ５１１及び冗長メモリセルア
レイ１４の冗長行ブロックＲＢＫ０に関連した部分を示
している。

【００２１】４，０９６本のビット線ＢＬ０〜ＢＬ４，
０９５は列方向へ平行に伸張しており、各ビット線に
は、ノーマル行ブロックＮＢＫ５１１をなすノーマルＮ
ＡＮＤセルユニットＮＮＵと、冗長行ブロックＲＢＫ０
をなす冗長ＮＡＮＤセルユニットＲＮＵと、が接続され
ている。

【００２２】ノーマルＮＡＮＤセルユニットＮＮＵのそ
れぞれは、第１ノーマル選択トランジスタＮＳ１、ノー
マルメモリトランジスタＮＭ０〜ＮＭ１５、及び第２ノ
ーマル選択トランジスタＮＳ２を有し、これらのドレイ
ン・ソース通路を相互直列接続したものである。同じ行
に配列された第１ノーマル選択トランジスタＮＳ１の各
ドレインは対応するビット線ＢＬ０〜ＢＬ４，０９６に
それぞれ接続され、同じ行に配列された第２ノーマル選
択トランジスタＮＳ２各のソースは共通ソース線ＣＳＬ
に接続される。ノーマル行ブロックＮＢＫ５１１中の各
行に配列された第１ノーマル選択トランジスタＮＳ１の
ゲート、ノーマルメモリトランジスタＮＭ０〜ＮＭ１５
の各制御ゲート、及び第２ノーマル選択トランジスタＮ
Ｓ２のゲートは、第１ノーマル選択線ＮＳＬ１、ノーマ
ルワード線ＮＷＬ０〜ＮＷＬ１５、及び第２ノーマル選
択線ＮＳＬ２にそれぞれ対応接続される。

【００２３】これと同様に冗長ＮＡＮＤセルユニットＲ
ＮＵのそれぞれは、第１冗長選択トランジスタＲＳ１、
冗長メモリトランジスタＲＭ０〜ＲＭ１５、及び第２冗
長選択トランジスタＲＳ２を有し、これらのドレイン・
ソース通路を相互直列接続したものである。同じ行に配
列された第１冗長選択トランジスタＲＳ１の各ドレイン
は対応するビット線ＢＬ０〜ＢＬ４，０９５にそれぞれ
接続されており、同じ行に配列された第２冗長選択トラ
ンジスタＲＳ２の各ソースは共通ソース線ＣＳＬに接続
されている。冗長行ブロックＲＢＫ０中の各行に配列さ
れた第１冗長選択トランジスタＲＳ１のゲート、冗長メ
モリセルＲＭ０〜ＲＭ１５の各制御ゲート、及び第２冗
長選択トランジスタＲＳ２のゲートは、第１冗長選択線
ＲＳＬ１、冗長ワード線ＲＷＬ０〜ＲＷＬ１５、及び第
２冗長選択線ＲＳＬ２にそれぞれ対応接続されている。

【００２４】この図２のような構造をもつ図１のノーマ
ルメモリセルアレイ１２は、８，１９２の行と４，０９
６の列とのマトリックス形態に配列された３２メガビッ
ト（８，１９２×４，０９６＝３３，５５４，４３２）
のノーマルメモリセルを有し、また冗長メモリセルアレ
イ１４は、１２８の行と４，０９６の列とのマトリック
ス形態に配列された５２４，２８８ビットの冗長メモリ
セルを有している。

【００２５】図１に示す冗長メモリセルアレイ１４は、
レーザープログラムに係る第１冗長メモリセルアレイ１
６と、電気的プログラムに係る第２冗長メモリセルアレ
イ１８と、に分けられる。即ち、第１冗長メモリセルア
レイ１６は４個の冗長行ブロックＲＢＫ０〜ＲＢＫ３を
有し、第２冗長メモリセルアレイ１８は４個の冗長行ブ
ロックＲＢＫ４〜ＲＢＫ７を有している。

【００２６】ノーマル行デコーダ２０は、アドレスバッ
ファ２４からの行ブロック選択アドレス信号Ａ１３〜Ａ
２１に応答して５１２個のノーマル行ブロックＮＢＫ０
〜ＮＢＫ５１１中の１つを選択し、そしてアドレスバッ
ファ２４からのワード線選択アドレス信号Ａ９〜Ａ１２
に応答して選択ノーマル行ブロック内の１６本のノーマ
ルワード線ＮＷＬ０〜ＮＷＬ１５中の１つを選択する。
このとき、多様な動作モード、例えば読出、書込、消去
検証等のモードのうちの実行中の動作モードに応じて、
当該動作モード用に定められた駆動電圧を選択ワード線
へ提供する。

【００２７】冗長行デコーダ２２は第１及び第２冗長行
デコーダに分けられ、これらが、第１冗長アドレス貯蔵
回路２６及び第２冗長アドレス貯蔵回路２８からの冗長
行ブロック選択アドレス信号ＲＲ０〜ＲＲ７に応答して
冗長行ブロックＲＢＫ０〜ＲＢＫ７中の少なくとも１つ
を選択し、そして、アドレスバッファ２４からのワード
線選択アドレス信号Ａ９〜Ａ１２に応答して選択冗長行
ブロック内の１６本の冗長ワード線ＲＷＬ０〜ＲＷＬ１
５中の１つを選択する。このとき、上記のような多様な
動作モードのうちの実行中の動作モードに応じて、当該
動作モード用に定められた駆動電圧を選択ワード線へ提
供する。

【００２８】これらのような動作を行う行デコーダは、
例えば特願平５−３２６５７４号に記載されている。ま
た、４，０９６本のビット線に接続されるページバッフ
ァ及びセンスアンプや列選択回路、データ入出力バッフ
ァ等は韓国特許出願第９４−３５０１６号に記載されて
いる。

【００２９】制御バッファ３０は、外部チップエネーブ
ル信号バーＣＥｘ、外部読出エネーブル信号バーＲＥ
ｘ、外部書込エネーブル信号バーＷＥｘ、外部アドレス
ラッチエネーブル信号ＡＬＥｘ、及び外部命令ラッチエ
ネーブル信号ＣＬＥｘを入力し、チップ内部制御信号、
即ち、チップエネーブル信号バーＣＥ、読出エネーブル
信号バーＲＥ、書込エネーブル信号バーＷＥ、アドレス
ラッチエネーブル信号ＡＬＥ、及び命令ラッチエネーブ
ル信号ＣＬＥに変換する。

【００３０】アドレスバッファ２４は、チップエネーブ
ル信号バーＣＥが論理“Ｌ”の例えば接地電圧レベルの
活性状態にあり、読出エネーブル信号バーＲＥが論理
“Ｈ”の例えば電源電圧レベルの非活性状態にあり、更
に、命令ラッチエネーブル信号ＣＬＥが論理“Ｌ”の非
活性状態、アドレスラッチエネーブル信号ＡＬＥが論理
“Ｈ”の活性状態にあるときに、書込エネーブル信号バ
ーＷＥを論理“Ｌ”から論理“Ｈ”へ３回トグリング
（遷移）させつつデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
へ入力される外部アドレス信号ＰＡ０〜ＰＡ２１を、ラ
ッチする。このような動作を行うアドレスバッファ２４
は、韓国特許出願第９４−３５０１６号に記載されてい
る。

【００３１】命令レジスタ３２は、チップエネーブル信
号バーＣＥとアドレスラッチエネーブル信号ＡＬＥが論
理“Ｌ”、読出エネーブル信号バーＲＥと命令ラッチエ
ネーブル信号ＣＬＥが論理“Ｈ”にあるときに、書込エ
ネーブル信号バーＷＥをトグリングさせつつデータ入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に提供される命令信号を、ラ
ッチする通常の回路である。この命令レジスタ３２は、
本発明に係る冗長アレイ選択動作モードの命令入力動作
においてデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じ提
供されるヘキサコード(Hexa code) Ｂ５の冗長アレイ選
択命令を入力し、冗長アレイ選択フラグSredを発生す
る。

【００３２】冗長プリデコーダ３４は、冗長アレイ選択
動作モードにおいて冗長メモリセルアレイ１４内の冗長
メモリセル故障発生をテストするために、命令レジスタ
３２からの冗長アレイ選択フラグSredに応答してエネー
ブルされる。そして、冗長アレイ選択動作モード中、ア
ドレスバッファ２４からの行ブロック選択アドレス信号
Ａ１３〜Ａ１５とその相補信号バーＡ１３〜バーＡ１
５、及び、冗長アドレス重複選択防止回路３６からの冗
長行ブロック重複選択防止信号バーＬＦ_d，バーＲＲ_d4
〜バーＲＲ_d6に応答し、冗長行ブロックを選択する冗長
行ブロック選択信号バーＲＥＤ_bk0 〜バーＲＥＤ_bk7 を
発生する。また、この冗長プリデコーダ３４は書込及び
読出動作モードで、冗長アドレス重複選択防止回路３６
からの冗長行ブロック重複選択防止信号バーＬＦ_d，バ
ーＲＲ_d4〜バーＲＲ_d6に応答し、１つの冗長行ブロック
を選択させる役割を担う。

【００３３】図３に、冗長プリデコーダ３４の概略回路
を示している。この冗長プリデコーダ３４は、ＮＡＮＤ
ゲート５１〜７４とインバータ７５とから構成される。
ＮＡＮＤゲート５１〜５８の各入力は、行ブロック選択
アドレス信号Ａ１３〜Ａ１５とその相補信号バーＡ１３
〜バーＡ１５との組合せ入力である。ＮＡＮＤゲート６
０〜６７の各第１入力端子は対応するＮＡＮＤゲート５
１〜５８の出力を受け、そして各第２入力端子は冗長ア
レイ選択フラグSredを受ける。従って、冗長アレイ選択
動作モードにおける論理“Ｈ”の冗長アレイ選択フラグ
SredによりＮＡＮＤゲート６０〜６７はエネーブルさ
れ、ＮＡＮＤゲート５１〜５８の出力に従って選択され
るいずれか１つが論理“Ｈ”を出力する。冗長アレイ選
択動作モード以外の動作モードでは冗長アレイ選択フラ
グSredが論理“Ｌ”にあるので、ＮＡＮＤゲート６０〜
６７はディスエーブルの全論理“Ｈ”出力状態になる。

【００３４】ＮＡＮＤゲート６８〜７４の各第１入力端
子は対応するＮＡＮＤゲート６０〜６６の出力をそれぞ
れ受け、また、インバータ７５はＮＡＮＤゲート６７の
出力を反転する。ＮＡＮＤゲート６８〜７１の各第２入
力端子は、第１冗長アドレス貯蔵回路２６による冗長行
ブロック選択アドレス信号ＲＲ０〜ＲＲ３を論理“Ｌ”
の非活性状態にするための冗長行ブロック重複選択防止
信号バーＬＦ_dを入力する。ＮＡＮＤゲート７２〜７４
の各第２入力端子は、対応する冗長行ブロック重複選択
防止信号バーＲＲ_d4〜バーＲＲ_d6をそれぞれ入力する。
これによりＮＡＮＤゲート６８〜７４及びインバータ７
５は、読出及び書込動作モードにおいて、第１冗長アド
レス貯蔵回路２６及び第２冗長アドレス貯蔵回路２８で
多重プログラムされたアドレスによる誤動作を防止する
ように、冗長行ブロック選択信号バーＲＥＤ_bk0 〜バー
ＲＥＤ_bk7 中の１つを論理“Ｌ”で出力する。

【００３５】図１の第１冗長アドレス貯蔵回路２６は、
冗長アドレスプログラム動作モードにおいてレーザープ
ログラムにより、欠陥メモリセルを有するノーマル行ブ
ロックに対応する冗長アドレスを貯蔵する。そして、第
１冗長アドレス貯蔵回路２６は書込及び読出動作モード
で、入力アドレス信号と貯蔵した冗長アドレスとを比較
して第１冗長メモリセルアレイ１６を構成する第１冗長
行ブロックＲＢＫ０〜ＲＢＫ３中の１つを選択可能であ
る。その際、冗長プリデコーダ３４からの冗長行ブロッ
ク選択信号バーＲＥＤ_bk0 〜バーＲＥＤ_bk3 により冗長
行ブロック選択アドレス信号ＲＲ０〜ＲＲ３の発生が制
御される。また、第１冗長アドレス貯蔵回路２６は、冗
長アレイ選択動作モードにおいて、冗長プリデコーダ３
４からの冗長行ブロック選択信号バーＲＥＤ_bk0 〜バー
ＲＥＤ_bk3 に応答して第１冗長行ブロックＲＢＫ０〜Ｒ
ＢＫ３中の１つを選択し得る。

【００３６】図４に、第１冗長アドレス貯蔵回路２６の
概略回路図を示している。この第１冗長アドレス貯蔵回
路２６は、レーザープログラムにより冗長アドレスを貯
蔵するためのレーザープログラム回路４０ａ〜４０ｄ
と、ＮＯＲゲート８０〜８８とを用いて構成される。便
宜上、１つのレーザープログラム回路４０ａの回路図し
か示していないが、残りのレーザープログラム回路４０
ｂ〜４０ｄも同様の回路構成をもつ。即ち、各レーザー
プログラム回路４０ａ〜４０ｄは、Ｐチャネルトランジ
スタ９１、Ｎチャネルトランジスタ９２，９８〜１０
２、そして多結晶シリコンで形成したヒューズ９３〜９
７から構成される。

【００３７】Ｐチャネルトランジスタ９１のドレイン・
ソース通路は、例えば約３．３Ｖの電源電圧Ｖｃｃとラ
イン９０との間に設けられ、このトランジスタ９１のゲ
ートにチップエネーブル信号バーＣＥが印加される。Ｎ
チャネルトランジスタ９２のドレイン及びヒューズ９３
〜９７の各一端がライン９０に接続され、そして、トラ
ンジスタ９２のソースは基準電圧Ｖｓｓへ接地され、ヒ
ューズ９３〜９７の各他端は、Ｎチャネルトランジスタ
９８〜１０２の各ドレインへ対応接続されている。これ
らＮチャネルトランジスタ９８〜１０２の各ソースは基
準電圧Ｖｓｓへ接地される。Ｎチャネルトランジスタ９
２のゲートにはチップエネーブル信号バーＣＥが入力さ
れ、Ｎチャネルトランジスタ９８〜１０２の各ゲートに
は、行ブロック選択アドレス信号Ａ１３〜Ａ２１とその
相補信号バーＡ１３〜バーＡ２１がそれぞれ対応入力さ
れる。

【００３８】レーザープログラム回路４０ａ〜４０ｄの
各ライン９０はＮＯＲゲート８０〜８３の第１入力端子
にそれぞれ接続され、これらＮＯＲゲート８０〜８３の
各第２入力端子は、命令レジスタ３２からの冗長アレイ
選択フラグSredを入力とする。ＮＯＲゲート８５〜８８
の各第１入力端子は対応するＮＯＲゲート８０〜８３の
出力をそれぞれ入力し、ＮＯＲゲート８５〜８８の各第
２入力端子は、冗長プリデコーダ３４からの冗長行ブロ
ック選択信号バーＲＥＤ_bk0 〜バーＲＥＤ_bk3をそれぞ
れ対応入力する。

【００３９】レーザープログラム回路４０ａ〜４０ｄへ
の冗長アドレスの貯蔵は次のように行われる。まずウェ
ーハ状態でノーマルメモリセルの故障をテストし、欠陥
メモリセルがあってその故障したノーマルメモリセルに
相応する行ブロック選択アドレスが特定されると、レー
ザープログラムが行われる。この冗長対象の行ブロック
選択アドレス信号の論理“Ｌ”ビットについては、その
相補アドレス信号を入力するＮチャネルトランジスタ
（９８〜１０２）に直列接続したヒューズ（９３〜９
７）がレーザービームにより切断され、また、冗長対象
の行ブロック選択アドレス信号の論理“Ｈ”ビットにつ
いては、これを入力するＮチャネルトランジスタに直列
接続したヒューズがレーザービームにより切断される。
例えば、１番目のノーマル行ブロックＮＢＫ０に所属の
メモリセルが故障したと仮定すれば、このノーマル行ブ
ロックＮＢＫ０を指定する行ブロック選択アドレス信号
Ａ１３〜Ａ２１はすべて論理“Ｌ”である。従って、そ
の相補アドレス信号バーＡ１３〜バーＡ２１に対応の全
ヒューズが切断される。

【００４０】また、冗長アレイ選択動作モードを実行し
て冗長メモリセル１４に対するテストを行った結果とし
て、１番目の冗長行ブロックＲＢＫ０に所属のメモリセ
ルに故障があり、残りの冗長行ブロックＲＢＫ１〜ＲＢ
Ｋ３には故障がなかったと仮定すれば、１番目の冗長行
ブロックＲＢＫ０を選択する冗長行ブロック選択アドレ
ス信号ＲＲ０と関連したレーザープログラム回路４０ａ
のヒューズ切断は行わないようにする。この場合にはノ
ーマル行ブロックＮＢＫ０を２番目の冗長行ブロックＲ
ＢＫ１で代替するようにし、レーザープログラム回路４
０ｂの相補行ブロック選択アドレス信号バーＡ１３〜バ
ーＡ２１に対応のヒューズ９４，……，９７を切断す
る。

【００４１】ＮＯＲゲート８０〜８３の第２入力端子が
冗長アレイ選択フラグSredを入力するので、その出力は
冗長アレイ選択動作モードで論理“Ｌ”にディスエーブ
ルされる。これによりＮＯＲゲート８５〜８８は、冗長
プリデコーダ３４からの冗長行ブロック選択信号バーＲ
ＥＤ_bk0 〜バーＲＥＤ_bk3 に応答して第１冗長行ブロッ
ク選択アドレス信号ＲＲ０〜ＲＲ３を出力する。一方、
書込及び読出動作モードでは、ＮＯＲゲート８０〜８３
に論理“Ｌ”の冗長アレイ選択フラグSredが入力される
ので、レーザープログラム回路４０ａ〜４０ｄに貯蔵さ
れたアドレスに応答する出力が発生する。ＮＯＲゲート
８５〜８８は、このＮＯＲゲート８０〜８３の出力と冗
長行ブロック選択信号バーＲＥＤ_bk0 〜バーＲＥＤ_bk3
に応答することになるので、冗長行ブロック選択アドレ
ス信号ＲＲ０〜ＲＲ３中の１つが論理“Ｈ”で出力され
る。これにより、選択された冗長行ブロック選択アドレ
ス信号と関連した冗長行ブロックがエネーブルされる。
また、ＮＯＲゲート８５〜８８は、冗長行ブロック重複
選択防止信号バーＬＦ_dにより冗長行ブロック選択信号
バーＲＥＤ_bk0 〜バーＲＥＤ_bk3 が論理“Ｈ”の非活性
状態とされる場合には、これに応答してディスエーブル
される。従って、この場合には冗長行ブロック選択アド
レス信号ＲＲ０〜ＲＲ３が全論理“Ｌ”になり、冗長行
ブロックＲＢＫ０〜ＲＢＫ３の選択は実行されない。

【００４２】図１の第２冗長アドレス貯蔵回路２８は、
冗長アドレスプログラム動作モードにおいて電気的プロ
グラムによりプログラムされる。つまり、パッケージ状
態でのプログラムが可能である。そして、書込及び読出
動作モードでは、第２冗長メモリセルアレイ１８を構成
する第２冗長行ブロックＲＢＫ４〜ＲＢＫ７のうちの貯
蔵した冗長アドレスに対応する冗長行ブロックを選択す
る。また、この第２冗長アドレス貯蔵回路２８は冗長ア
レイ選択動作モードで、冗長プリデコーダ３４からの冗
長行ブロック選択信号バーＲＥＤ_bk4 〜バーＲＥＤ_bk7
に応答して第２冗長行ブロックＲＢＫ４〜ＲＢＫ７中の
１つを選択可能である。

【００４３】図５に、第２冗長アドレス貯蔵回路２８の
概略回路図を示している。この第２冗長アドレス貯蔵回
路２８は、冗長アドレスプログラム動作モードにおいて
欠陥メモリセルを指定する行ブロック選択アドレス信号
を貯蔵するための電気的プログラム回路４２ａ〜４２ｄ
と、これら電気的プログラム回路４２ａ〜４２ｄにそれ
ぞれ接続され、貯蔵した行ブロック選択アドレス信号を
感知する感知回路４４ａ〜４４ｄと、これら感知回路４
４ａ〜４４ｄにそれぞれ接続され、例えば冗長アレイ選
択動作モード、書込及び読出動作モード、冗長アドレス
重複選択防止動作モード等の多様な動作モードで第２冗
長行ブロックＲＢＫ４〜ＲＢＫ７中の１つを選択するた
めの第２冗長行ブロック選択回路４６ａ〜４６ｄと、電
気的プログラム回路４２ａ〜４２ｄのプログラムを制御
すると共に感知回路４４ａ〜４４ｄを制御する制御回路
４８と、を備えている。

【００４４】制御回路４８は、Ｐチャネルトランジスタ
１１０ａ〜１１０ｄ，１１９と、Ｎチャネルトランジス
タ１２０，１２１と、ＮＯＲゲート１１５〜１１８と、
インバータ１１１〜１１４と、から構成される。Ｐチャ
ネルトランジスタ１１０ａ〜１１０ｄの各ソースは電源
電圧Ｖｃｃ又はこれより高い高電圧を受け、各ドレイン
は対応するライン１４７へそれぞれ接続される。これら
Ｐチャネルトランジスタ１１０ａ〜１１０ｄの各ゲート
は、第１ヒューズ選択信号バーＲＲ_b0〜バーＲＲ_b3をそ
れぞれ入力している。インバータ対１１１−１１２，…
…，１１３−１１４は、行ブロック選択アドレス信号及
びその相補信号対Ａ１３−バーＡ１３，……，Ａ２１−
バーＡ２１をそれぞれ入力する。ＮＯＲゲート対１１５
−１１６，……，１１７−１１８の各第１入力端子は、
第２ヒューズ選択信号バーＲＲ_w0〜バーＲＲ_w8とそれぞ
れ接続される。これらＮＯＲゲート１１５〜１１８の各
第２入力端子はインバータ１１１〜１１４の各出力とそ
れぞれ接続され、そして、ＮＯＲゲート１１５〜１１８
の各出力端子は、ラインＲＬ０，バーＲＬ０〜ＲＬ８，
バーＲＬ８とそれぞれ接続される。Ｐチャネルトランジ
スタ１１９のソース・ドレイン通路及びＮチャネルトラ
ンジスタ１２０のドレイン・ソース通路は電源電圧Ｖｃ
ｃと基準電圧Ｖｓｓとの間に直列接続され、これらトラ
ンジスタ１１９，１２０の各ゲートにはチップエネーブ
ル信号バーＣＥが入力される。更に、トランジスタ１１
９，１２０の接続点１４８には、Ｎチャネルトランジス
タ１２１のドレインとゲートが接続され、このトランジ
スタ１２１のソースは基準電圧Ｖｓｓへ接地されてい
る。

【００４５】電気的プログラム回路４２ａ〜４２ｄのそ
れぞれは、Ｎチャネルトランジスタ１２３〜１３４と、
ポリシリコンで形成されたヒューズ１３６〜１３９と、
から構成される。各電気的プログラム回路内のヒューズ
１３６〜１３９の各一端はライン１４７に接続される。
トランジスタ１２３，１２４，１２６，１２７，……，
１２９，１３０，１３２，１３３の各ドレイン・ソース
通路は、ヒューズ１３６〜１３９の各他端と基準電圧Ｖ
ｓｓとの間に１対ずつ直列接続される。Ｎチャネルトラ
ンジスタ１２５，１２８，……，１３１，１３４の各ド
レインはヒューズ１３６〜１３９の各他端とそれぞれ接
続され、各ソースは基準電圧Ｖｓｓへ接地される。Ｎチ
ャネルトランジスタ１２４，１２７，……，１３０，１
３３の各ゲートは、対応する第１ヒューズ選択信号バー
ＲＲ_b0〜バーＲＲ_b3を受け、また、Ｎチャネルトランジ
スタ１２３，１２５，１２６，１２８，……，１２９，
１３１，１３２，１３４の各ゲートは、対応するライン
ＲＬ０，バーＲＬ０〜ＲＬ８，バーＲＬ８へ接続され
る。

【００４６】感知回路４４ａ〜４４ｄのそれぞれは、Ｐ
チャネルトランジスタ１４１及びＮチャネルトランジス
タ１４２，１４３から構成される。各感知回路を構成す
るＰチャネルトランジスタ１４１のソース・ドレイン通
路とＮチャネルトランジスタ１４２のドレイン・ソース
通路とは、電源電圧Ｖｃｃと対応するライン１４７との
間に直列接続される。このＰチャネルトランジスタ１４
１とＮチャネルトランジスタ１４２との接続点１４９か
ら基準電圧ＶｓｓへＮチャネルトランジスタ１４３のド
レイン・ソース通路が接続される。Ｐチャネルトランジ
スタ１４１及びＮチャネルトランジスタ１４３の各ゲー
トには、チップエネーブル信号バーＣＥが入力される。
また、Ｎチャネルトランジスタ１４２のゲートは接続点
１４８へ接続される。

【００４７】第２冗長行ブロック選択回路４６ａ〜４６
ｄのそれぞれは、ＮＯＲゲート１４５，１４６から構成
される。各第２冗長行ブロック選択回路を構成するＮＯ
Ｒゲート１４５の第１入力端子は接続点１４９へ接続さ
れ、第２入力端子は冗長アレイ選択フラグSredを受け
る。ＮＯＲゲート１４６の第１入力端子はＮＯＲゲート
１４５の出力を受け、第２入力端子は対応する冗長行ブ
ロック選択信号バーＲＥＤ_bk4 〜バーＲＥＤ_bk7 をそれ
ぞれ受ける。

【００４８】このような電気的プログラム回路４２ａ〜
４２ｄに、故障したノーマルメモリセルを指定するノー
マル行ブロック選択アドレス信号を貯蔵する技術は、韓
国特許出願第９４−７５４９号に記載のものを使用でき
る。簡単に説明すれば、まず、パッケージ後に冗長アド
レスプログラム動作モードが開始される。その際、１番
目のノーマル行ブロックＮＢＫ０内のノーマルメモリセ
ルの故障により、１番目のノーマル行ブロックＮＢＫ０
を指定する行ブロック選択アドレス信号を第２冗長アド
レス貯蔵回路２８内の電気的プログラム回路４２ａに貯
蔵すると仮定する。アドレスバッファ２４は、データ入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて第１ヒューズ選択
信号バーＲＲ_b0を論理“Ｌ”に指定する外部アドレス信
号（例えばＰＡ０＝“Ｌ”、ＰＡ１＝“Ｌ”）及び第２
ヒューズ選択信号バーＲＲ_w0を論理“Ｌ”に指定する外
部アドレス信号（例えばＰＡ３＝ＰＡ４＝ＰＡ５＝ＰＡ
６＝“Ｌ”）、また１番目のノーマル行ブロックＮＢＫ
０を指定する外部アドレス信号（例えばＰＡ１３〜ＰＡ
２１＝“Ｌ”）をラッチする。

【００４９】そして、第２冗長アドレスプログラム命令
が入力されると、信号バーＲＲ_b0は論理“Ｌ”になり、
信号バーＲＲ_b1〜バーＲＲ_b3は論理“Ｈ”を維持する。
同時に信号バーＲＲ_w0は論理“Ｌ”になり、信号バーＲ
Ｒ_w1〜バーＲＲ_w8は論理“Ｈ”を維持する。これに従っ
てＰチャネルトランジスタ１１０ａがオンとなり、電気
的プログラム回路４２ａ内のライン１４７に電源電圧Ｖ
ｃｃが供給される。また、ＮＯＲゲート１１５，１１６
がエネーブルで、残りのＮＯＲゲートの出力は論理
“Ｌ”にディスエーブルされる。このとき、信号Ａ１３
は論理“Ｌ”、信号バーＡ１３は論理“Ｈ”になるの
で、ラインＲＬ０は論理“Ｌ”、ラインバーＲＬ０は論
理“Ｈ”になる。従って、電気的プログラム回路４２ａ
内のトランジスタ１２８がオンとなり、これによりヒュ
ーズ１３７が切断される。この後、第２ヒューズ選択信
号バーＲＲ_w1〜バーＲＲ_w8を特定する外部アドレス信号
のみを順次変更していき、信号バーＡ１４〜バーＡ２１
と関連した電気的プログラム回路４２ａ内のヒューズを
順次に切断する。

【００５０】書込及び読出動作モードでは、第１ヒュー
ズ選択信号バーＲＲ_b0〜バーＲＲ_b3がすべて論理“Ｈ”
になり、第２ヒューズ選択信号バーＲＲ_W0〜バーＲＲ_w8
がすべて論理“Ｌ”になる。そして、１番目のノーマル
行ブロックＮＢＫ０を選択するアドレス信号が入力され
ると、信号バーＡ１３〜バーＡ２１と関連した電気的プ
ログラム回路４２ａのヒューズ１３７〜１３９が切断さ
れており、またラインＲＬ０〜ＲＬ８に接続するトラン
ジスタ１２３〜１３２はオフするので、電気的プログラ
ム回路４２ａのライン１４７はフローティング状態にな
る。従って、論理“Ｌ”のチップエネーブル信号バーＣ
Ｅにより電源供給があれば、感知回路４４ａ内の接続点
１４９が論理“Ｈ”レベルになり、第２冗長行ブロック
選択回路４６ａを構成するＮＯＲゲート１４５から論理
“Ｌ”が出力される。従って、信号バーＲＥＤ_bk4 が論
理“Ｌ”ならＮＯＲゲート１４６の出力、即ち第２冗長
行ブロック選択アドレス信号ＲＲ４は論理“Ｈ”にな
る。一方この場合、ヒューズ切断のない電気的プログラ
ム回路４２ｂ〜４２ｄの各ライン１４７は接地接続され
て論理“Ｌ”になるので、感知回路４４ｂ〜４４ｄの接
続点１４９は論理“Ｌ”になり、従って第２冗長行ブロ
ック選択アドレス信号ＲＲ５〜ＲＲ７は論理“Ｌ”にな
る。即ち、第２冗長行ブロックＲＢＫ４が選択される。

【００５１】冗長アレイ選択動作モードでは、冗長アレ
イ選択フラグSredが論理“Ｈ”になり、ＮＯＲゲート１
４５は論理“Ｌ”へディスエーブルされるので、冗長行
ブロック選択信号バーＲＥＤ_bk4 〜バーＲＥＤ_bk7 に従
って第２冗長行ブロック選択アドレス信号ＲＲ４〜ＲＲ
７を出力することができる。

【００５２】図１の冗長アドレス重複選択防止回路３６
は、第２冗長行ブロック選択アドレス信号ＲＲ４〜ＲＲ
７に応答して冗長行ブロック重複選択防止信号バーＬＦ
_d，バーＲＲ_d4〜バーＲＲ_d6を発生する。この冗長アド
レス重複選択防止回路３６は、欠陥メモリセルを有する
少なくとも１つのノーマル行ブロックを冗長行ブロック
に交換した後、この交換した冗長行ブロック内の冗長メ
モリセルに故障が発生し、再度当該アドレスを他の冗長
行ブロックへ代替したときに、該アドレスで前者及び後
者の冗長行ブロックが同時に選択されることを防止し、
後者の冗長行ブロックのみが選択されるようにする回路
である。即ち、欠陥指定アドレスに対し代替が２回以上
発生したときに最終代替の冗長行ブロックだけが選択さ
れるようにして、誤動作を防止するための回路である。

【００５３】図６に、冗長アドレス重複選択防止回路３
６の概略回路図を示している。ＮＯＲゲート１５１は、
第２冗長行ブロック選択アドレス信号ＲＲ４〜ＲＲ７を
入力し、冗長行ブロック重複選択防止信号バーＬＦ_dを
出力する。また、ＮＯＲゲート１５２は信号ＲＲ５〜Ｒ
Ｒ７、ＮＯＲゲート１５３は信号ＲＲ６，ＲＲ７をそれ
ぞれ入力し、冗長行ブロック重複選択防止信号バーＲＲ
_d4，バーＲＲ_d5をそれぞれ出力する。インバータ１５４
は信号ＲＲ７を入力して信号バーＲＲ_d6を出力する。従
って、第２冗長行ブロック選択アドレス信号ＲＲ４〜Ｒ
Ｒ７中の１つが選択されれば、即ち論理“Ｈ”になれ
ば、冗長行ブロック重複選択防止信号バーＬＦ_dは論理
“Ｌ”で出力され、これにより、図３に示した冗長行ブ
ロック選択信号バーＲＥＤ_bk0 〜バーＲＥＤ_bk3 は論理
“Ｈ”で出力されることになる。つまり、第１冗長行ブ
ロックＲＢＫ０〜ＲＢＫ３が選択されることはない。ま
た、例えば信号ＲＲ６が論理“Ｈ”、即ち冗長行ブロッ
クＲＢＫ６の選択であれば、冗長行ブロック重複選択防
止信号バーＬＦ_d，バーＲＲ_d4，バーＲＲ_d5が論理
“Ｌ”で出力され、冗長行ブロックＲＢＫ０〜ＲＢＫ５
の選択を防止できる。

【００５４】図１のノーマル行デコーダディスエーブル
回路３８は、書込及び読出動作モードにおける冗長行ブ
ロックの選択時及び冗長アレイ選択動作モードに際し、
ノーマル行デコーダ２０をディスエーブル、即ち動作を
抑止する回路である。

【００５５】図７に、ノーマル行デコーダディスエーブ
ル回路３８の概略回路図を示している。ＮＯＲゲート１
５６は第１冗長行ブロック選択アドレス信号ＲＲ０〜Ｒ
Ｒ３、ＮＯＲゲート１５７は第２冗長行ブロック選択ア
ドレス信号ＲＲ４〜ＲＲ７をそれぞれ入力し、これらＮ
ＯＲゲート１５６，１５７の出力をＮＡＮＤゲート１５
９が演算する。ＮＯＲゲート１５８は、ＮＡＮＤゲート
１５９の出力と冗長アレイ選択フラグSredとを入力す
る。冗長アレイ選択動作モードでは冗長アレイ選択フラ
グSredが論理“Ｈ”になるので、出力されるノーマル行
デコーダディスエーブル信号バーＸ_Dは論理“Ｌ”にな
り、これに従ってノーマル行デコーダ２０がディスエー
ブルされる。また、書込及び読出動作モードで冗長行ブ
ロック選択アドレス信号ＲＲ０〜ＲＲ７のいずれか１つ
でも選択されれば、ノーマル行デコーダディスエーブル
信号バーＸ_Dは論理“Ｌ”になり、ノーマル行デコーダ
２０がディスエーブルされる。

【００５６】以上の回路による動作モードについて、以
下説明する。

【００５７】冗長アレイ選択動作モード

【００５８】図８に、このモードによる冗長アレイ選択
動作における各信号のタイミング関係を示す。冗長アレ
イ選択動作モードを行うためには、図８に示す時間ｔ₀
〜ｔ ₂ の間に図示のようにして命令が入力される。この
場合、冗長アレイ選択命令は時間ｔ₀ 〜ｔ₁ で入力し、
書込又は読出命令を時間ｔ₁ 〜ｔ₂ で入力する。

【００５９】命令の入力は、外部チップエネーブル信号
バーＣＥ_xの論理“Ｌ”遷移によるチップ活性化後、外
部命令ラッチエネーブル信号ＣＬＥｘを論理“Ｌ”から
論理“Ｈ”へ遷移させることにより行われる。この状態
で外部書込エネーブル信号バーＷＥ_Xを論理“Ｈ”から
論理“Ｌ”へ遷移させ、データ入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏ７を通じて冗長アレイ選択命令、例えばヘキサコー
ドＢ５を入力することで冗長アレイ選択命令の入力を実
行する。入力された冗長アレイ選択命令は、外部書込エ
ネーブル信号バーＷＥ_Xの論理“Ｈ”遷移により命令レ
ジスタ３２にラッチされ、この命令レジスタ３２から冗
長アレイ選択フラグSredが論理“Ｈ”へ遷移して発生さ
れる。すると、行デコーダディスエーブル回路３８は、
この冗長アレイ選択フラグSredに応答してノーマル行デ
コーダ２０をディスエーブルさせるノーマル行デコーダ
ディスエーブル信号バーＸ_Dを発生する。この後、書込
又は読出命令が入力される。

【００６０】書込又は読出命令の入力は、外部命令ラッ
チエネーブル信号ＣＬＥｘの論理“Ｈ”で外部書込エネ
ーブル信号バーＷＥ_xを論理“Ｈ”から論理“Ｌ”へ遷
移させ、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて
書込命令、例えばヘキサコード８０、又は読出命令、例
えばヘキサコード００若しくは０１を入力することによ
り行われる。命令レジスタ３２は、外部書込エネーブル
信号バーＷＥ_xの論理“Ｈ”遷移でこの書込又は読出命
令をラッチし、書込又は読出命令信号を出力する。

【００６１】読出又は書込命令の入力後、時間ｔ₂ 〜ｔ
₃ の間でアドレス入力が行われる。アドレスの入力動作
は韓国特許出願第９４−２５２４３号及び韓国特許出願
第９４−３５０１６号に記載の技術を用いることが可能
である。

【００６２】外部アドレスラッチエネーブル信号ＡＬＥ
ｘを論理“Ｈ”にした後に外部書込エネーブル信号バー
ＷＥ_xを最初に論理“Ｌ”へ遷移させたときに、データ
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて外部アドレス信
号ＰＡ０〜ＰＡ７が入力される。次いで外部書込エネー
ブル信号バーＷＥ_Xを２回目に論理“Ｌ”へ遷移させた
ときに、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて
外部アドレス信号ＰＡ８〜ＰＡ１５が入力される。続い
て外部書込エネーブル信号バーＷＥ_xを３回目に論理
“Ｌ”へ遷移させたときに、データ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７を通じて外部アドレス信号ＰＡ１６〜ＰＡ２
１が入力される。入力される外部アドレス信号は、外部
書込エネーブル信号バーＷＥ_Xが論理“Ｌ”へ遷移する
度に発生した第１アドレスラッチエネーブル信号バーＡ
ＬＥ₁ 〜第３アドレスラッチエネーブル信号バーＡＬＥ
₃ に応答して、アドレスバッファ２４によりラッチされ
る。そして、外部アドレスエネーブル信号ＡＬＥｘが論
理“Ｌ”へ遷移することにより、アドレスバッファ２４
は、ラッチしたアドレス信号ＰＡ０〜ＰＡ２１に対応す
るアドレス信号Ａ０〜Ａ２１とこれらの相補信号バーＡ
０〜バーＡ２１を出力する。これらアドレス信号中、ア
ドレス信号Ａ１３〜Ａ１５とその相補信号バーＡ１３〜
バーＡ１５とが、冗長行ブロックＲＢＫ０〜ＲＢＫ７を
選択するために使用される。

【００６３】まず、１番目の冗長行ブロックＲＢＫ０を
指定する外部アドレス信号が入力されると仮定すれば、
冗長行ブロックＲＢＫ０を指定する外部アドレス信号Ｐ
Ａ１３〜ＰＡ１５＝“Ｌ”がデータ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７に入力され、アドレスバッファ２４は、内部
アドレス信号Ａ１３〜Ａ１５＝“Ｌ”（バーＡ１３〜バ
ーＡ１５＝“Ｈ”）を、図８に示す時刻ｔ₃ における外
部アドレスラッチエネーブル信号ＡＬＥｘの論理“Ｌ”
遷移から出力する。

【００６４】冗長プリデコーダ３４では、冗長アレイ選
択フラグSred及び冗長行ブロック重複選択防止信号バー
ＬＦ_d，バーＲＲ_d4〜バーＲＲ_d6が論理“Ｈ”の初期状
態にあるので、論理“Ｈ”に遷移する信号バーＡ１３〜
バーＡ１５に応答することになる。この場合、図３に示
したＮＡＮＤゲート５１が論理“Ｌ”を出力し、ＮＡＮ
Ｄゲート５２〜５８が論理“Ｈ”を出力する。その結
果、冗長行ブロック選択信号バーＲＥＤ_bk0 、即ちＮＡ
ＮＤゲート６８の出力は論理“Ｌ”に遷移し、冗長行ブ
ロック選択信号バーＲＥＤ_bk1 〜バーＲＥＤ_bk7 、即ち
ＮＡＮＤゲート６９〜７４及びインバータ７５の各出力
は論理“Ｈ”になる。

【００６５】また、論理“Ｈ”の冗長アレイ選択フラグ
Sredにより、図４及び図５に示した第１冗長アドレス貯
蔵回路２６及び第２冗長アドレス貯蔵回路２８を構成す
るＮＯＲゲート８０〜８３，１４５は論理“Ｌ”を出力
する。これに従って、ＮＯＲゲート８５は、論理“Ｌ”
に遷移する信号バーＲＥＤ_bk0 に応答して冗長行ブロッ
ク選択アドレス信号ＲＲ０を論理“Ｈ”で出力し、他の
ＮＯＲゲート６８〜８８，１４６は、論理“Ｈ”にある
信号バーＲＥＤ_bk1 〜バーＲＥＤ_bk7 に応答して論理
“Ｌ”の冗長行ブロック選択アドレス信号ＲＲ１〜ＲＲ
７を出力する。これにより、冗長行ブロックＲＢＫ０が
選択、冗長行ブロックＲＢＫ１〜ＲＢＫ７が非選択とさ
れる。そして、論理“Ｈ”へ遷移する信号ＲＲ０に応答
して図７に示したノーマル行デコーダディスエーブル回
路３８は、ノーマル行デコーダディスエーブル信号バー
Ｘ_Dを論理“Ｌ”で出力し、ノーマルメモリセルアレイ
１２の選択を抑止する。即ち、冗長プリデコーダ３４及
びＮＯＲゲート８０〜８８，１４５，１４６からなる回
路が、冗長アレイ選択フラグSred及び入力アドレス信号
に応答して冗長行ブロック中の１つを選択するための冗
長行ブロック選択手段になる。

【００６６】図８に示す時刻ｔ₃ 以降の動作は、時間ｔ
₁ 〜ｔ₂ で与えられた命令の書込又は読出命令に従った
書込又は読出動作になる。この書込又は読出動作は、韓
国特許公開第９４−１８８７０号や韓国特許出願第９４
−３５０１６号に記載の技術を使用可能である。書込及
び読出動作は本発明の特徴に係わるものでないので、こ
れに対する説明は省略するものとする。

【００６７】このように、冗長アレイ選択動作モードで
は冗長セルアレイ１４に対してのみ書込及び読出動作を
行えるので、テストにより冗長セルアレイの欠陥発生を
チェックすることができる。これにより、冗長メモリセ
ルに対するテスト時間や代替時間を短縮することが可能
になる。

【００６８】冗長行ブロック重複選択防止動作モード

【００６９】図９に、このモードの冗長ブロック重複選
択防止動作における各信号のタイミング関係を示す。

【００７０】図示の例は、次の場合を想定したものであ
る。まず、ノーマルメモリセルアレイ１２中１番目のノ
ーマル行ブロックＮＢＫ０に所属するメモリセルの故障
により、このノーマル行ブロックＮＢＫ０を第１冗長メ
モリセルアレイ１６内の冗長行ブロックＲＢＫ０に交換
することにした。従って、ノーマル行ブロックＮＢＫ０
を指定するアドレス信号が、第１冗長アドレス貯蔵回路
２６のレーザープログラム回路４０ａにプログラムされ
ている状態にある。その後に、この冗長行ブロックＲＢ
Ｋ０に所属の冗長メモリセルの故障が発見され、冗長行
ブロックＲＢＫ０を第２冗長メモリセルアレイ１８内の
冗長行ブロックＲＢＫ４へ交換することになり、ノーマ
ル行ブロックＮＢＫ０を指定するアドレス信号を第２冗
長アドレス貯蔵回路２８の電気的プログラム回路４２ａ
にプログラムした状態である。

【００７１】故障したノーマル行ブロックを指定するア
ドレス信号をレーザープログラム回路及び電気的プログ
ラム回路に貯蔵する方法は、すでに説明した通りであ
る。

【００７２】図９に示すように、外部チップエネーブル
信号バーＣＥ_xが論理“Ｌ”のチップエネーブル状態に
なった後、時間ｔ₀ 〜ｔ₁ の間で上記同様にして書込又
は読出命令が入力される。その後、時間ｔ₁ 〜ｔ₂ の間
で上記同様にしてアドレス入力が実施される。この場
合、入力アドレス信号はノーマル行ブロックＮＢＫ０を
指定するものなので、アドレスバッファ２４は、時刻ｔ
₂ で論理“Ｌ”へ遷移する外部アドレスラッチエネーブ
ル信号ＡＬＥ_xに応答して論理“Ｈ”のアドレス信号バ
ーＡ１３〜バーＡ２１を出力する（Ａ１３〜Ａ２１は論
理“Ｌ”）。

【００７３】図４に示した第１冗長アドレス貯蔵回路２
６のレーザープログラム回路４０ａは、発生したアドレ
ス信号に応答して論理“Ｈ”を出力し、また、冗長アレ
イ選択フラグSred及び信号バーＲＥＤ_bk0 〜バーＲＥＤ
_bk7 は初期状態で論理“Ｌ”にあるので、第１冗長行ブ
ロック選択アドレス信号ＲＲ０は論理“Ｈ”に遷移す
る。一方、残りのレーザープログラム回路４０ｂ〜４０
ｄは論理“Ｌ”を出力するので、第１冗長行ブロック選
択アドレス信号ＲＲ１〜ＲＲ３は論理“Ｌ”にある。論
理“Ｈ”に遷移する信号ＲＲ０により、図７に示したノ
ーマル行デコーダディスエーブル回路３８は論理“Ｌ”
のノーマル行デコーダディスエーブル信号バーＸ_Dを出
力し、これにより、ノーマルメモリセルアレイ１２の選
択が抑止される。

【００７４】これと並行して、図５に示した第２冗長ア
ドレス貯蔵回路２８の電気的プログラム回路４２ａがア
ドレス信号Ａ１３〜Ａ２１（＝“Ｌ”），バーＡ１３〜
バーＡ２１（＝“Ｈ”）に応答するので、感知回路４４
ａから論理“Ｈ”が出力され、これにより、第２冗長行
ブロック選択アドレス信号ＲＲ４は論理“Ｈ”へ遷移す
る。一方、当該アドレス信号に応答する電気的プログラ
ム回路４２ｂ〜４２ｄにより、第２冗長行ブロック選択
信号ＲＲ５〜ＲＲ７は論理“Ｌ”を維持する。すると、
図６に示した冗長アドレス重複選択防止回路３６のＮＯ
Ｒゲート１５１は、論理“Ｈ”へ遷移する信号ＲＲ４に
応答して論理“Ｌ”の冗長行ブロック重複選択防止信号
バーＬＦ_dを出力し、残りのＮＯＲゲート１５２，１５
３及びインバータ１５４は、論理“Ｌ”にある信号ＲＲ
５〜ＲＲ７に応答して論理“Ｈ”の信号バーＲＲ_d4〜バ
ーＲＲ_d6を発生する。

【００７５】その結果、図３に示した冗長プリデコーダ
３４のＮＡＮＤゲート６８〜７１が論理“Ｈ”を発生す
ることになり、これにより、第１冗長メモリセルアレイ
１６が選択されないように図４に示したＮＯＲゲート８
５〜８８の出力信号、即ち信号ＲＲ０〜ＲＲ３が論理
“Ｌ”へ非活性状態にされる。つまり、１番目の冗長行
ブロックＲＢＫ０を選択する信号ＲＲ０は論理“Ｌ”へ
遷移し、当該冗長行ブロックＲＢＫ０の選択が防止され
る。と同時に、論理“Ｌ”にある冗長アレイ選択フラグ
Sredと論理“Ｈ”を維持する信号バーＲＲ_d4〜バーＲＲ
_d6にそれぞれ応答する図３に示したＮＡＮＤゲート６４
〜６７，７２〜７４及びインバータ７５は、論理“Ｌ”
を維持した信号バーＲＥＤ_bk4 〜バーＲＥＤ_bk7 を出力
し、これにより信号ＲＲ４及び信号ＲＲ５〜ＲＲ７はそ
れぞれ論理“Ｈ”及び論理“Ｌ”を維持する。従って、
再プログラムされた電気的プログラム回路４２ａに関連
した冗長行ブロックＲＢＫ４は選択可能である。

【００７６】図９に示す時刻ｔ₂ 以後で、時間ｔ₀ 〜ｔ
₁ の間で与えられた命令に従って書込又は読出動作が行
われる。

【００７７】冗長行ブロックＲＢＫ４と関連した冗長メ
モリセルが再び故障し、そのためにノーマル行ブロック
ＮＢＫ０を指定するアドレス信号を、冗長行ブロックＲ
ＢＫ５と関連した電気的プログラム回路４２ｂに更にプ
ログラムしたと仮定する。すると、入力アドレス信号Ａ
１３〜Ａ２１（＝“Ｌ”），バーＡ１３〜バーＡ２１
（＝“Ｈ”）に応答して、図４に示した第１冗長アドレ
ス貯蔵回路２６は論理“Ｈ”の信号ＲＲ０を発生し、図
５に示した第２冗長アドレス貯蔵回路２８は論理“Ｈ”
の信号ＲＲ４，ＲＲ５を発生することになる。このとき
には図６に示した冗長アドレス重複選択防止回路３６が
論理“Ｌ”の信号バーＬＦ_d，バーＲＲ_d4を出力するの
で、図３に示した冗長プリデコーダ３４は、信号バーＲ
ＥＤ_bk0 〜バーＲＥＤ_bk4 を論理“Ｈ”へ遷移出力す
る。その結果、信号ＲＲ０，ＲＲ４が論理“Ｈ”から論
理“Ｌ”になり、ノーマル行ブロックＮＢＫ０及び冗長
行ブロックＲＢＫ４の選択は防止される。一方で信号Ｒ
Ｒ５は論理“Ｈ”を維持するので、冗長行ブロックＲＢ
Ｋ５が選択される。

【００７８】即ち、使用中の冗長行ブロックに所属の冗
長メモリセルが故障する度に電気的プログラム回路の再
プログラムを実施することにより、誤動作のおそれなく
冗長行ブロックを交換していくことができる。このよう
に、図６に示した冗長アドレス重複選択防止回路３６及
び図３に示したＮＡＮＤゲート６８〜７４で構成される
冗長行ブロックの重複選択を防止する重複選択防止手段
により、パッケージ後に何度でも誤動作を心配すること
なくブロック代替を実施可能である。

【００７９】本実施形態は、ウェーハ状態におけるレー
ザープログラム及びパッケージ状態における電気的プロ
グラムを使用する第１及び第２冗長アドレス貯蔵回路を
用いる例についてのものであるが、本発明はこれに限定
されるものではない。即ち、第１及び第２冗長アドレス
貯蔵回路は、両方とも電気的プログラムによるものであ
ってもよい。この場合、図４に示した回路２６を図５に
示した回路２８にして実施する。これによれば、第１冗
長アドレス貯蔵回路２６及び第２冗長アドレス貯蔵回路
２８は、電気的プログラムを使用する冗長アドレス貯蔵
回路として単一化可能で、冗長行ブロック選択アドレス
信号ＲＲ０〜ＲＲ７がこの冗長アドレス貯蔵回路から出
力されるように変更可能である。この場合には、冗長行
ブロック選択信号ＲＲ０〜ＲＲ３と関連した冗長行ブロ
ックをウェーハ状態で代替可能であるし、また、冗長行
ブロック選択信号ＲＲ０〜ＲＲ７と関連した冗長行ブロ
ックをパッケージ状態で代替可能である。また、冗長メ
モリセルアレイが第１冗長行ブロック群及び第２冗長行
ブロック群の２つに分けられる場合に限らずこれ以上に
分けられる場合でも、同様の回路構成をもって実施可能
であることは容易に理解されるところである。

【００８０】

【発明の効果】以上述べてきたように本発明によれば、
ウェーハとパッケージの両方で冗長可能であり、しか
も、メーカーのみならずユーザー側でも欠陥ノーマルメ
モリセルの救済に加えて欠陥冗長メモリセルの救済をも
実施可能になる。更に、その際に誤動作を誘発する可能
性を排除できる。従って、チップ性能の向上やテスト時
間の短縮を達成することが可能である。

【図面の簡単な説明】

【図１】本発明による行冗長回路の実施形態を示すブロ
ック図。

【図２】図１に示したメモリセルアレイ１０の部分回路
図。

【図３】図１に示した冗長プリデコーダ３４の一例を示
す回路図。

【図４】図１に示した第１冗長アドレス貯蔵回路２６の
一例を示す回路図。

【図５】図１に示した第２冗長アドレス貯蔵回路２８の
一例を示す回路図。

【図６】図１に示した冗長アドレス重複選択防止回路３
６の一例を示す回路図。

【図７】図１に示した行デコーダディスエーブル回路３
８の一例を示す回路図。

【図８】図１の回路による冗長アレイ選択動作を説明す
る主要信号の波形図。

【図９】図１の回路による冗長行ブロック重複選択防止
動作を説明する主要信号の波形図。

【符号の説明】

１０メモリセルアレイ１２ノーマルメモリセルアレイ１４冗長メモリセルアレイ１６第１冗長メモリセルアレイ１８第２冗長メモリセルアレイ２０ノーマル行デコーダ２２冗長行デコーダ２４アドレスバッファ２６第１冗長アドレス貯蔵回路２８第２冗長アドレス貯蔵回路３０制御バッファ３２命令レジスタ３４冗長プリデコーダ３６冗長アドレス重複選択防止回路３８行デコーダディスエーブル回路

Claims

【特許請求の範囲】

【請求項１】多数のフローティングゲート形メモリセ
ルから構成され、複数のノーマル行ブロックを有するノ
ーマルメモリセルアレイと複数の冗長行ブロックを有す
る冗長メモリセルアレイとに分割されたメモリセルアレ
イと、ノーマル行ブロックを選択するためのノーマル行
デコーダと、冗長メモリセルを選択するための冗長アレ
イ選択命令時にノーマル行デコーダをディスエーブルす
るノーマル行デコーダディスエーブル回路と、冗長アレ
イ選択命令時に外部アドレス信号に応答して冗長行ブロ
ックを選択するための冗長行ブロック選択手段と、を備
えることを特徴とする不揮発性半導体メモリ。
【請求項２】ノーマル行ブロック及び冗長行ブロック
は、複数のメモリセルのドレイン・ソース通路を直列接
続してなる複数のＮＡＮＤセルユニットから構成される
請求項１記載の不揮発性半導体メモリ。
【請求項３】多数のフローティングゲート形メモリセ
ルから構成され、複数のノーマル行ブロックを有するノ
ーマルメモリセルアレイと複数の冗長行ブロックを有す
る冗長メモリセルアレイとに分割されたメモリセルアレ
イを有する不揮発性半導体メモリの行ブロック選択方法
において、冗長アレイ選択命令と外部アドレス信号に応答してノー
マルメモリセルアレイの選択動作を抑止すると共に冗長
メモリセルアレイの冗長行ブロックを選択することを特
徴とする冗長行ブロック選択方法。
【請求項４】複数のフローティングゲート形ノーマル
メモリセルでそれぞれ構成された複数のノーマル行ブロ
ックを有するノーマルメモリセルアレイ及び複数のフロ
ーティングゲート形冗長メモリセルでそれぞれ構成され
た複数の冗長行ブロックを有する冗長メモリセルアレイ
に分割されたメモリセルアレイと、ノーマル行ブロック
を選択するためのノーマル行デコーダと、冗長行ブロッ
クを選択するための冗長行デコーダと、ノーマル行ブロ
ックの故障時に該故障ノーマル行ブロックを指定するア
ドレス信号をプログラムすることで代替の冗長行ブロッ
クを冗長行デコーダに選択させ、更に、この代替冗長行
ブロックの故障時に前記アドレス信号を再プログラムす
ることで他の冗長行ブロックを冗長行デコーダに選択さ
せる冗長アドレス貯蔵回路と、冗長行ブロックが選択さ
れるときにノーマル行デコーダをディスエーブルさせる
ノーマル行デコーダディスエーブル回路と、冗長アドレ
ス貯蔵回路の最終プログラムに従う冗長行ブロックのみ
が選択されるように、該最終プログラム前のプログラム
による冗長行ブロックの選択を防止する重複選択防止手
段と、を備えることを特徴とする不揮発性半導体メモ
リ。
【請求項５】複数のフローティングゲート形ノーマル
メモリセルでそれぞれ構成された複数のノーマル行ブロ
ックを有するノーマルメモリセルアレイ、複数のフロー
ティングゲート形冗長メモリセルでそれぞれ構成された
複数の第１冗長行ブロックを有する第１冗長メモリセル
アレイ、及び、複数のフローティングゲート形冗長メモ
リセルでそれぞれ構成された複数の第２冗長行ブロック
を有する第２冗長メモリセルアレイに分割されたメモリ
セルアレイと、ノーマル行ブロックを選択するためのノ
ーマル行デコーダと、第１冗長行ブロックを選択するた
めの第１冗長行デコーダ及び第２冗長行ブロックを選択
するための第２冗長行デコーダをもつ冗長行デコーダ
と、故障したノーマルメモリセルの所属するノーマル行
ブロックを指定するアドレス信号の入力時に第１冗長行
デコーダによる第１冗長行ブロックの選択が行われるよ
うに前記アドレス信号を貯蔵する第１冗長アドレス貯蔵
回路と、この選択第１冗長行ブロックに所属の冗長メモ
リセルが故障したときに第２冗長行デコーダによる第２
冗長行ブロックの選択が行われるように前記アドレス信
号を貯蔵可能な第２冗長アドレス貯蔵回路と、第１又は
第２冗長行ブロックの選択時にノーマル行デコーダをデ
ィスエーブルさせるノーマル行デコーダディスエーブル
回路と、第２冗長アドレス貯蔵回路に前記アドレス信号
の貯蔵が行われた場合に第１冗長行ブロックの選択を防
止する重複選択防止手段と、を備えることを特徴とする
不揮発性半導体メモリ。
【請求項６】第１冗長アドレス貯蔵回路のアドレス貯
蔵はウェーハ状態で実施され、第２冗長アドレス貯蔵回
路のアドレス貯蔵はパッケージ状態でも実施可能である
請求項５記載の不揮発性半導体メモリ。
【請求項７】第１及び第２冗長アドレス貯蔵回路のア
ドレス貯蔵がパッケージ状態でも実施可能である請求項
５記載の不揮発性半導体メモリ。
【請求項８】故障ノーマルメモリセルの属したノーマ
ル行ブロックを指定するアドレス信号をプログラムする
ことにより、該故障ノーマル行ブロックに代えて冗長行
ブロックが選択されるようにする冗長アドレス貯蔵回路
を有する不揮発性半導体メモリで、代替した冗長行ブロ
ックに故障が発生して他の冗長行ブロックに交換するた
めの冗長行ブロック選択方法において、前記他の冗長行ブロック選択のために前記アドレス信号
を冗長アドレス貯蔵回路に再度プログラムし、そして前
記故障した冗長行ブロックの選択を防止すると共に前記
他の冗長行ブロックを選択することを特徴とする冗長行
ブロック選択方法。