KR100572758B1 - 로우 리던던시 리페어 효율을 증가시키는 반도체 메모리장치 - Google Patents

로우 리던던시 리페어 효율을 증가시키는 반도체 메모리장치 Download PDF

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Abstract

로우 리던던시 리페어 효율을 증가시키는 반도체 메모리 장치가 공개된다. 본 발명에 따른 반도체 메모리 장치는 메모리셀 어레이, 워드라인 디코딩부 및 리던던시 선택회로를 구비한다. 메모리셀 어레이는 워드라인 방향으로는 노말 메모리셀 어레이와 리던던시 메모리셀 어레이로 나뉘어지고, 비트라인 방향으로는 다수의 블록으로 나뉘어진다. 워드라인 디코딩부는 어드레스 신호를 디코딩하여, 어드레스 신호에 대응하는 어느 하나의 노말 워드라인을 인에이블시킨다. 리던던시 선택회로는 어드레스 신호에 대응하는 노말 워드라인이 불량인 경우, 불량인 노말 워드 라인을 리던던시 워드 라인으로 대체시킨다. 리던던시 선택회로는 불량인 노말 워드라인을 어느 하나의 리던던시 워드라인으로 대체시키는, 즉 1대1 리페어 기능을 하는 제1 리던던시 선택 회로와 소정 개수의 노말 워드라인을 동일 개수의 리던던시 워드라인들로 대체시키는, 즉 N대 N 리페어 기능을 하는 제2 리던던시 선택회로를 포함한다. 본 발명의 반도체 메모리 장치에 의하여, 리페어 효율이 증대되어, 반도체 메모리 장치의 전체적인 생산 수율이 증가된다.

Description

로우 리던던시 리페어 효율을 증가시키는 반도체 메모리 장치{Semiconductor memory device for improving row redundancy repair efficiency}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치의 블락도이다.
도 2는 본 발명의 일 실시예에 따른 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치의 블락도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 워드라인 디코딩부를 나타내는 블록도이다.
도 4는 도 3의 워드라인 디코딩부의 블록 워드라인 디코더를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 리던던시 선택 회로를 나타내는 블록도이다.
도 6은 도 5의 리던던시 선택 회로의 제1 리던던시 블록 워드라인 디코더 나타내는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그리고, 이와 같은 메모리 셀들 중에서 하나의 메모리 셀이라도 결함을 가지게 되면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하여 불량품으로 처리될 수 있다. 최근에는 반도체 메모리 장치의 고집적 및 고속화를 추구하는 경향에 따라, 결함 셀이 발생하게 될 확률은 점점 높아지고 있다. 통상적으로, 반도체 메모리 장치(내장형 메모리 블록을 가지는 복합 반도체 장치 포함)는, 결함이 발생하는 노말(normal) 메모리 셀을 대체하기 위하여, 리던던시 메모리 셀을 구비하고 있다.
결함이 발생한 노말 메모리 셀을 리던던시 메모리 셀로 대체하는 것을 통상 반도체 메모리 장치의 리페어(repair)라고 한다. 이러한 리페어의 효율은 반도체 메모리 장치의 전체적인 생산 수율(yield)에 크게 영향을 미친다. 따라서, 반도체 메모리 장치에서는 고효율의 리페어 기능이 요구된다.
반도체 메모리 장치에는, 불량 메모리 셀이 발생한 로우(row)를 리던던시 로우로 대체하는 로우 리던던시 리페어 기능이 사용된다. 도 1은 종래의 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치의 블락도이다.
이를 참조하면, 종래의 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치는 메모리 셀 어레이(10), 블록 워드라인 디코더(22) 및 리던던시 블록 워드라인 디코더(34)를 포함한다.
메모리 셀 어레이(10)는 다수의 워드 라인(word line)과 비트라인(bit line)으로 구성되며, 워드라인 방향으로는 노말 메모리 셀 어레이(11)와 리던던시 메모리 셀 어레이(12)로 나뉘어지고, 비트라인 방향으로는 다수의 블록(BLK0~BLKn)으로 나뉘어진다. 그리고, 노말 메모리 셀 어레이(11)의 4개의 워드라인마다 하나의 메인워드라인(MWLf, f=0,1,2…)이 구비되고, 리던던시 메모리 셀 어레이(120)의 4개의 워드라인마다 하나의 리던던시 메인 워드라인(RMWLg, g=0,1…)이 구비된다.
짝을 이루는 두 개의 메모리 블록(BLK0과 BLK1, BLK2와 BLK3,..., BLKn-1과 BLKn) 사이에 위치하여 블록 워드라인 디코더 어레이를 이루는 각각의 블록 워드 라인 디코더(22)는 메인 워드라인(MWLf), 블록 선택 신호(Si) 및 서브 워드 라인 신호(Dj)를 수신하여, 이에 대응하는 하나의 워드라인(BWLk, k=0~n)을 구동한다.
그리고, 각 리던던시 블록 워드라인 디코더(34)는 리던던시 워드라인(RMWLg)블록 선택 신호(Si) 및 서브 워드 라인 신호(Dj)를 수신하여, 불량인 워드라인(BWLk) 대신에 리던던시 워드라인(RBWLl)를 구동한다.
상기와 같은 구성을 가지는 종래의 반도체 메모리 장치에서는 메인 워드라인(MWLf) 단위로 리페어가 이루어진다. 즉, 메인 워드라인 내의 어느 한 메모리 셀이 불량인 경우, 해당 메인 워드라인(MWLf)이 리던던시 메인 워드라인(RMWLg)으로 대체된다. 즉, 도 1에서는 4개의 워드라인 단위로 리페어가 이루어지는 것이다.
그런데, 리던던시 메모리 셀 어레이(120)는 한정되어 있다. 도 1에서는 8개의 리던던시 워드라인(RBWL0~RBWL7)이 구비된 경우이다. 따라서, 하나의 메인 워드라인(MWLf) 내에 여러 개의 불량 메모리 셀이 존재하면, 하나의 리던던시 메인 워드라인(RMWLg)으로의 대체에 의하여 리페어 될 수 있다. 그러나, 여러 개(도 1에서는 3개 이상)의 메인 워드라인(MWLf)에 랜덤(random)하게 불량 메모리 셀이 발생하면, 리페어가 불가능하다. 결국, 해당 메모리 칩은 불량 칩으로 판정된다.
그러므로, 종래의 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치는 적은 수의 메모리 셀을 구제하기 위해서도 많은 리던던시 메모리 셀이 필요하게 되고, 결과적으로 리페어 효율이 떨어지는 단점을 지닌다.
본 발명이 이루고자하는 기술적 과제는 로우 리던던시 효율을 향상시켜 전체적인 생산 수율을 증가시키는 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 다수의 노말 워드라인들 및 다수의 비트라인들을 가지는 노말 메모리 셀 어레이로서, 상기 다수의 노말 워드라인들이 소정 개수의 노말 워드라인들로 나뉘어진 단위 노말 메모리 셀 어레이들로 구성되는 상기 노말 메모리 셀 어레이; 상기 다수의 비트라인들을 상기 노말 메모리 셀 어레이와 공통으로 가지고, 다수의 리던던시 워드라인들을 가지는 리던던시 메모리 셀 어레이; 어드레스 신호를 디코딩하여 상기 노말 워드라인들중의 어느 하나를 인에이블시키는 워드라인 디코딩부; 및 상기 어드레스 신호에 응답하여, 상기 어드레스 신호에 대응하는 노말 워드라인이 불량인 경우, 상기 불량인 노말 워드 라인을 상기 리던던시 워드 라인들 중의 어느 하나로 대체시키는 리던던시 선택 회로를 구비하는 것을 특징으로 한다. 바람직하기로는, 상기 반도체 메모리 장치는 스태틱 랜덤 억세스 메모리(Static Random Access Memory, SRAM) 장치이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 다수의 노말 워드라인들 및 다수의 비트라인들을 가지는 노말 메모리 셀 어레이로서, 상기 다수의 노말 워드라인들이 소정 개수의 노말 워드라인들로 나뉘어진 단위 노말 메모리 셀 어레이들로 구성되는 상기 노말 메모리 셀 어레이; 상기 다수의 비트라인들을 상기 노말 메모리 셀 어레이와 공통으로 가지고, 다수의 리던던시 워드라인들을 가지는 리던던시 메모리 셀 어레이로서, 상기 다수의 리던던시 워드라인들이 상기 개수의 리던던시 워드라인들로 나뉘어진 단위 리던던시 메모리 셀 어레이들로 구성되는 상기 리던던시 메모리 셀 어레이; 어드레스 신호를 디코딩하여 상기 노말 워드라인중의 어느 하나를 인에이블시키는 워드라인 디코딩부; 상기 어드레스 신호에 응답하여, 상기 어드레스 신호에 대응하는 노말 워드라인이 불량인 경우, 상기 불량인 노말 워드 라인을 상기 리던던시 워드 라인 중의 어느 하나의 워드라인으로 대체시키는 제1 리던던시 선택 회로; 및 상기 어드레스 신호 중 메인 로우 어드레스 신호에 응답하여 상기 메인 로우 어드레스 신호에 대응되는 단위 노말 메모리 셀 어레이가 불량인 경우, 상기 불량인 단위 노말 메모리 셀 어레이를 상기 단위 리던던시 메모리 셀 어레이들 중의 어느 하나로 대체시키는 제2 리던던시 선택회로를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 제1 리던던시 선택회로는 상기 어드레스 신호 중 상기 메인 로우 어드레스 및 서브 로우 어드레스에 응답하여 대응하는 리던던시 메인 워드라인을 인에이블시키는 제1 리던던시 어드레스 디코더; 및 상기 인에이블된 리던던시 메인 워드라인 및 소정의 블록 선택 신호에 응답하여 상기 리던던시 워드라인들 중 대응하는 리던던시 워드라인을 인에이블시키는 제1 리던던시 블록 워드라인 디코더를 포함한다.
또한, 바람직하기로는, 상기 제2 리던던시 선택회로는 상기 메인 로우 어드레스에 응답하여 대응하는 리던던시 메인 워드라인을 인에이블시키는 제2 리던던시 어드레스 디코더; 및 상기 인에이블된 리던던시 메인 워드라인, 소정의 블록 선택 신호 및 소정의 서브 워드라인 선택신호에 응답하여, 상기 리던던시 워드라인들 중 대응하는 리던던시 워드라인을 인에이블시키는 제2 리던던시 블록 워드라인 디코더를 포함한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조번호 및 참조부호는 동일한 부재를 나타낸다. 그리고, 참조부호 뒤에 사용되는 첨자, 예를 들어, f, g 등은 동일한 참조부호에 의해 참조되는 부재가 다수인 경우, 이를 나타내기 위한 첨자로, 0이상의 정수이다.
도 2는 본 발명의 일 실시예에 따른 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치의 블락도이다. 도 2를 참조하면, 본 발명의 일 실시에에 따른 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치는 메모리 셀 어레이(100)를 포함한다. 그리고, 메모리 셀 어레이(100)의 메모리 셀을 선택하기 위하여, 워드라인 디코딩부(200, 도 3참조) 및 리던던시 선택회로(300, 도 5참조)를 포함한다.
메모리 셀 어레이(100)는 다수의 워드 라인(word line)과 비트라인(bit line)으로 구성된다. 하나의 워드라인과 비트라인이 교차하는 지점에 정보를 저장 하는 메모리 셀이 위치한다.
메모리 셀 어레이(100)는 워드라인 방향으로는 노말 메모리 셀 어레이(110)와 리던던시 메모리 셀 어레이(130)로 나뉘어지고, 비트라인 방향으로는 다수의 블록(BLK0~BLKn)으로 나뉘어진다. 본 명세서에서는, 메모리 셀 어레이(100)의 워드라인들 중에서 노말 메모리 셀 어레이(110)를 구성하는 워드라인(BWLk)들을 노말 워드라인으로 지칭한다. 그리고, 메모리 셀 어레이(100) 중에서 리던던시 메모리 셀 어레이(130)를 구성하는 워드라인들(RBWLl)을 리던던시 워드라인으로 지칭한다. 메모리 셀 어레이(100)를 구성하는 모든 비트라인들은 노말 메모리 셀 어레이(110)와 리던던시 메모리 셀 어레이(130)에 의해 공유된다.
노말 메모리 셀 어레이(110)는 다시 단위 노말 메모리 셀 어레이들로 나뉘어진다. 단위 노말 메모리 셀 어레이는 소정의 개수의 노말 워드라인(BWLk)들로 구성된다. 본 실시예에서는 단위 노말 메모리 셀 어레이는 4개의 노말 워드라인들로 구성된다. 그리고, 단위 노말 메모리 셀 어레이마다 하나의 메인 워드라인(MWLf)이 구비된다.
리던던시 메모리 셀 어레이(130)도 노말 메모리 셀 어레이(110)와 마찬가지로, 소정 개수(여기서는 4개)의 리던던시 워드라인(RWLl)들로 구성되는 단위 리던던시 메모리 셀 어레이들로 나뉘어진다.
리던던시 메모리 셀 어레이(130)는 총 8개의 리던던시 워드라인들(RBWL0~RBWL7)을 포함한다. 그 중 아래 4개의 리던던시 워드라인들(RBWL4~RBWL7)이 불량인 노말 워드라인들을 하나의 워드라인 단위로 대 체하기 위한 것이다. 따라서, 각 리던던시 워드라인(RBWL4~RBWL7) 들에 대하여 대응하는 제1 리던던시 메인 워드라인(RMWL1~RMWL4)이 구비된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 메모리 셀 어레이(130)에서, 위 4개의 리던던시 워드라인들(RBWL0~RBWL3)은 불량이 발생한 단위 노말 메모리 셀 어레이를 대체하기 위한 단위 리던던시 메모리 셀이다. 따라서, 여기에는 하나의 리던던시 메인 워드라인(RMWL0)이 구비된다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 워드라인 디코딩부를 나타내는 블록도이다. 워드라인 디코딩부(200)는 반도체 메모리 장치의 어드레스 핀(미도시) 및 어드레스 입력 버퍼(미도시)를 통해 입력되는 어드레스 신호(ADDR)를 디코딩하여, 어드레스 신호에 대응하는 어느 하나의 노말 워드라인(BWLk)을 인에이블시킨다. 어드레스 신호(ADDR)는 로우 어드레스 신호인 것이 바람직하다.
워드라인 디코딩부(200)는 메인 워드라인 디코더(210)와 블록 워드라인 디코더(220)를 포함한다. 그리고, 워드라인 디코딩부(200)는 블록 선택 신호 발생부(212) 및 서브 워드라인 신호 발생부(214)를 더 포함하는 것이 바람직하다.
메인 워드라인 디코더(210)는 로우 어드레스 신호 중 메인 로우 어드레스(MA)를 디코딩하여, 메인 로우 어드레스(MA)에 해당하는 하나의 메인 워드라인(MWLf)을 인에이블시킨다.
블록 선택신호 발생부(212) 및 서브 워드라인 신호 발생부(214)는 로우 어드레스 신호 중 블록 선택 어드레스(SA) 및 서브 로우 어드레스(DA)를 각각 수신하여 블록 선택신호(Si) 및 서브 워드라인 신호(Dj)를 발생시킨다.
블록 워드라인 디코더(220)는 메인 워드라인(MWLf), 블록 선택 신호(Si), 서브 워드라인 신호(Dj)를 수신하여, 이에 대응하는 하나의 노말 워드라인(BWLk)을 인에이블시킨다. 블록 워드라인 디코더(220)는 단위 노말 메모리 셀 어레이마다, 그리고, 짝을 이루는 두 개의 블록(BLK0과 BLK1, BLK2와 BLK3,..., BLKn-1과 BLKn) 사이에 하나씩 위치하여 블록 워드라인 디코더 어레이를 형성한다. 하나의 블록워드 라인 디코더(220)는 하나의 메인 워드라인(MWLf)에 대응되는 단위 노말 메모리 셀 어레이 내에서, 그리고, 해당 블록(BLki) 내에서 하나의 노말 워드라인(BWLk)을 선택하여 인에이블시킨다.
블록 워드라인 디코더(220)를 좀 더 구체적으로 설명하기 위해, 도 4를 참조한다. 도 4는 도 3의 워드라인 디코딩부(200)의 블록 워드라인 디코더(220)를 구체적으로 나타내는 회로도이다.
도 4를 참조하면, 블록 워드라인 디코더(220)는 블록 워드라인 디코더 어레이 중의 하나의 예로서, 4개의 낸드(NAND) 게이트와 4개의 인버터를 포함한다. 낸드 게이트의 하나의 입력 단자로는 블록선택신호 및 서브 워드라인 신호(SiD0~SiD3)가 각각 입력되고, 다른 하나의 입력 단자로는 메인 워드라인(MWL0)이 입력된다. 그리고, 각 낸드 게이트의 출력이 인버터에 의하여 반전되어, 대응되는 노말 워드라인(BWL0~BWL3)의 인에이블 여부가 결정된다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 리던던시 선택 회로를 나타내는 블록도이다. 리던던시 선택회로(300)는 제1 리던던시 선택회로(301)를 포함한다. 제1 리던던시 선택회로(301)는 어드레스 신호(ADDR)를 수신하여, 어드레스 신호에 대응하는 노말 워드라인(BWLk)이 불량인 경우, 불량인 노말 워드 라인(BWLk)을 리던던시 워드 라인들(RBWLl) 중의 어느 하나로 대체시킨다. 이를 위하여, 리던던시 선택회로(300)는 제1 리던던시 어드레스 디코더(310) 및 제1 리던던시 블록 워드라인 디코더(320)를 구비한다.
제1 리던던시 어드레스 디코더(310)는 불량인 하나의 노말 워드라인에 대응하는 메인 로우 어드레스(MA) 및 서브 로우 어드레스(SA)가 수신되면, 노말 메인 워드라인(MWLf)을 모두 디스에이블시키고, 소정의 리던던시 메인 워드라인(RMWLh)을 인에이블한다.
제1 리던던시 블록 워드라인 디코더(320)는 인에이블된 리던던시 메인 워드라인(RMWLh) 및 블록 선택 신호(Si)에 응답하여 해당 블록 내의 리던던시 워드라인(RBWLh)을 인에이블한다. 즉, 반도체 메모리 장치의 테스트에 의하여 불량인 노말 워드라인이 검출되면, 제1 리던던시 어드레스 디코더(310)는 특정의 불량 노말 워드 라인에 대응하는 어드레스 신호에 응답하도록 프로그램되는 것이다.
제1 리던던시 블록 워드라인 디코더(320)는 블록 워드라인 디코더(220)처럼, 두 개의 블록(BLK0과 BLK1, BLK2와 BLK3,..., BLKn-1과 BLKn) 사이에 하나씩 위치하여 제1 리던던시 블록 워드라인 디코더 어레이를 형성한다.
그리고, 제1 리던던시 선택회로(301)는 블록 선택 신호(Si)의 발생을 위해, 블록 선택 신호 발생부(312)를 더 포함할 수 있다. 블록 선택 신호 발생부(312)는 워드라인 디코딩부(200)의 블록 선택 신호 발생부(212)와 동일하다.
상기와 같이, 하나의 워드라인 단위로 리페어가 이루어지기 위해서, 리던던시 메인 워드라인(RMWLh)은 소정 개수(여기서, 4개)의 리던던시 워드라인들마다 하나씩 구비되어서는 안 된다. 따라서, 하나의 리던던시 워드 라인(RBWLl)에 대응되는 하나의 제1 리던던시 메인 워드라인(RMWLh)이 구비된다.
도 5의 제1 리던던시 블록 워드라인 디코더(320)를 좀 더 구체적으로 설명하기 위해, 도 6을 참조한다. 도 6은 도 5의 리던던시 선택 회로(300)의 제1 리던던시 블록 워드라인 디코더(320)를 나타내는 회로도이다.
도 6을 참조하면, 제1 리던던시 블록 워드라인 디코더(320)는 제1 리던던시 블록 워드라인 디코더 어레이 중의 하나의 예로서, 4개의 낸드(NAND) 게이트와 4개의 인버터를 포함한다. 낸드 게이트의 하나의 입력 단자로는 4개의 제1 리던던시 메인 워드라인(RMWL1~RMWL4)이 각각 입력되고, 다른 하나의 입력 단자로는 블록 선택 신호(Si)가 입력된다. 그리고, 각 낸드 게이트의 출력이 인버터에 의하여 반전되어, 대응되는 리던던시 워드라인(RBWL4~RBWL7)의 인에이블 여부가 결정된다.
그런데, 상기와 같이, 불량인 노말 워드라인들을 모두 하나의 워드라인별로 리던던시 워드라인(RBWLl)으로 대체하면, 리페어 효율이 매우 높기는 하나, 리던던시 선택회로(300)가 복잡해진다. 따라서, 리페어 효율을 높이면서도 리던던시 선택회로(300)를 비교적 단순하게 하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 하이브리드 방식의 리페어 기능을 가진다. 하이브리드 방식의 리페어란 상기와 같은 1대1 리페어 방식과 종래의 소정갯수 대 소정갯수(예를 들어 4대4) 리페어 방식이 혼합된 리페어 방식이다.
다시 도5를 참조하면, 리던던시 선택 회로(300)는, 4대4 리페어를 위하여 제2 리던던시 선택 회로(302)를 더 포함한다. 제2 리던던시 선택 회로(302)는 제2 리던던시 어드레스 디코더(330) 및 제2 리던던시 블록 워드라인 디코더(340)를 포함한다.
제2 리던던시 어드레스 디코더(330)는 불량인 단위 노말 메모리 셀 어레이에 대응하는 메인 로우 어드레스(MA)가 수신되면, 노말 메인 워드라인(MWLf)을 모두 디스에이블시키고, 소정의 제2 리던던시 메인 워드라인(RMWLm)을 인에이블한다. 제2 리던던시 메인 워드라인(RMWLm)은 하나의 리던던시 워드라인(RBWLl)마다 구비되는 제1 리던던시 메인 워드라인(RMWLh)과는 달리, 4개의 리던던시 워드라인(RBWLl)마다 하나씩 구비된다.
제2 리던던시 블록 워드라인 디코더(340)는 인에이블된 제2 리던던시 메인 워드라인(RMWLm), 블록 선택 신호(Si) 및 서브 어드레스 신호(Dj)에 응답하여, 대응하는 리던던시 워드 라인(RBWLl)을 인에이블한다.
그리고, 제2 리던던시 선택회로(302)는 서브 워드라인 신호(Dj)의 발생을 위해, 서브 워드라인 신호 발생부(314)를 더 포함할 수 있다. 서브 워드라인 신호 발생부(314)는 워드라인 디코딩부(200)의 서브 워드라인 신호 발생부(214)와 동일하다.
제2 리던던시 블록 워드라인 디코더(340)는 도 5a에서 보여지는 블록워드라인 디코더(320)의 회로도와 마찬가지로 구현될 수 있다. 다만, 각 낸드 게이트로 입력되는 신호가 메인 워드라인(MWL0)이 아니라, 제2 리던던시 메인 워드라인(RMWL0)이고, 각 인버터의 출력도 노말 워드라인(BWL0~BWL3)이 아니라 리던던시 워드라인(RBWL0~RBWL3)인 것에 차이가 있다.
상술한 바와 같이 본 발명에 따른 로우 리던던시 리페어 기능을 가지는 반도체 메모리 장치에서는 소정 개수의 워드라인 단위로 리페어가 가능할 뿐만 아니라, 1개의 워드라인 단위로도 리페어가 가능하다. 따라서, 랜덤성으로 하나씩 발생하는 불량 메모리 셀에 대해서는 하나의 워드라인 단위로, 그리고, 칼럼 방향으로 연속하여 여러 개 발생하는 불량 메모리 셀들에 대해서는 소정 개수의 워드라인 단위로 리페어할 수 있다.
도 2를 다시 참조하면, X 표시가 된 부분이 불량 메모리 셀이다. 첫 번째 단위 노말 메모리 셀 어레이는 BWL0, BWL1, BWL2의 노말 워드라인에 각각 하나씩 총 3개의 불량 메모리 셀을 포함한다. 이 경우에는 4대4 리페어를 사용하여, 첫 번째 단위 노말 메모리 셀 어레이가 단위 리던던시 메모리 셀 어레이로 대체된다. 즉, 메인 워드라인(MWL0)이 제2 리던던시 메인 워드라인(RMWL0)으로 대체된다고 할 수 있다.
그리고, 각각 하나의 불량 메모리 셀을 가지는 BWL4,BWL7,BWL8,BWL11의 노말 워드라인은 각각 RBWL1, RBWL2, RBWL3, RBWL4의 리던던시 워드라인으로 대체된다. 즉, 하나의 워드라인 단위로 리페어가 이루어진다.
본 발명의 일 실시예에서는 8개의 리던던시 워드라인이 구비되고 있으나, 리던던시 워드라인의 수는 가변될 수 있다. 또한 단위 노말 메모리 셀 어레이 및 단위 리던던시 메모리 셀 어레이의 워드라인 개수도 가변될 수 있으므로, 4대4 리페 어 뿐만 아니라 N대 N 리페어가 가능하다. 여기서 N은 2이상의 정수이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치에 의하여, 리페어 효율이 증대된다. 따라서, 궁극적으로 반도체 메모리 장치의 전체적인 생산 수율이 증가된다.

Claims (7)

  1. 다수의 노말 워드라인들 및 다수의 비트라인들을 가지는 노말 메모리 셀 어레이로서, 상기 다수의 노말 워드라인들이 소정 개수의 노말 워드라인들로 나뉘어진 단위 노말 메모리 셀 어레이들로 구성되는 상기 노말 메모리 셀 어레이;
    상기 다수의 비트라인들을 상기 노말 메모리 셀 어레이와 공통으로 가지고, 다수의 리던던시 워드라인들을 가지는 리던던시 메모리 셀 어레이;
    어드레스 신호를 디코딩하여 상기 노말 워드라인들중의 어느 하나를 인에이블시키는 워드라인 디코딩부; 및
    상기 어드레스 신호에 응답하여, 상기 어드레스 신호에 대응하는 노말 워드라인이 불량인 경우, 상기 불량인 노말 워드 라인을 상기 리던던시 워드 라인들 중의 어느 하나로 대체시키는 리던던시 선택 회로를 구비하며,
    상기 리던던시 선택회로는
    상기 어드레스 신호 중에서 메인 로우 어드레스 및 서브 로우 어드레스에 응답하여 리던던시 메인 워드라인을 인에이블시키는 리던던시 어드레스 디코더; 및
    상기 인에이블된 리던던시 메인 워드라인 및 소정의 블록 선택 신호에 응답하여 상기 리던던시 워드라인들 중 대응하는 리던던시 워드라인을 인에이블시키는 리던던시 블록 워드라인 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    스태틱 랜덤 억세스 메모리(SRAM) 장치인 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 다수의 노말 워드라인들 및 다수의 비트라인들을 가지는 노말 메모리 셀 어레이로서, 상기 다수의 노말 워드라인들이 소정 개수의 노말 워드라인들로 나뉘어진 단위 노말 메모리 셀 어레이들로 구성되는 상기 노말 메모리 셀 어레이;
    상기 다수의 비트라인들을 상기 노말 메모리 셀 어레이와 공통으로 가지고, 다수의 리던던시 워드라인들을 가지는 리던던시 메모리 셀 어레이로서, 상기 다수의 리던던시 워드라인들이 상기 개수의 리던던시 워드라인들로 나뉘어진 단위 리던던시 메모리 셀 어레이들로 구성되는 상기 리던던시 메모리 셀 어레이;
    어드레스 신호를 디코딩하여 상기 노말 워드라인중의 어느 하나를 인에이블시키는 워드라인 디코딩부;
    상기 어드레스 신호에 응답하여, 상기 어드레스 신호에 대응하는 노말 워드라인이 불량인 경우, 상기 불량인 노말 워드 라인을 상기 리던던시 워드 라인 중의 어느 하나의 워드라인으로 대체시키는 제1 리던던시 선택 회로; 및
    상기 어드레스 신호 중 메인 로우 어드레스 신호에 응답하여 상기 메인 로우 어드레스 신호에 대응되는 단위 노말 메모리 셀 어레이가 불량인 경우, 상기 불량인 단위 노말 메모리 셀 어레이를 상기 단위 리던던시 메모리 셀 어레이들 중의 어느 하나로 대체시키는 제2 리던던시 선택회로를 구비하며,
    상기 제1 리던던시 선택회로는
    상기 어드레스 신호 중 상기 메인 로우 어드레스 및 서브 로우 어드레스에 응답하여 대응하는 리던던시 메인 워드라인을 인에이블시키는 제1 리던던시 어드레스 디코더; 및
    상기 인에이블된 리던던시 메인 워드라인 및 소정의 블록 선택 신호에 응답하여 상기 리던던시 워드라인들 중 대응하는 리던던시 워드라인을 인에이블시키는 제1 리던던시 블록 워드라인 디코더를 포함하며,
    상기 제2 리던던시 선택회로는
    상기 메인 로우 어드레스에 응답하여 대응하는 리던던시 메인 워드라인을 인에이블시키는 제2 리던던시 어드레스 디코더; 및
    상기 인에이블된 리던던시 메인 워드라인, 소정의 블록 선택 신호 및 소정의 서브 워드라인 선택신호에 응답하여, 상기 리던던시 워드라인들 중 대응하는 리던던시 워드라인을 인에이블시키는 제2 리던던시 블록 워드라인 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 반도체 메모리 장치는
    스태틱 랜덤 억세스 메모리(SRAM) 장치인 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 삭제
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