JPH08153399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08153399A JPH08153399A JP6294412A JP29441294A JPH08153399A JP H08153399 A JPH08153399 A JP H08153399A JP 6294412 A JP6294412 A JP 6294412A JP 29441294 A JP29441294 A JP 29441294A JP H08153399 A JPH08153399 A JP H08153399A
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
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- H04Q3/0016—Arrangements providing connection between exchanges
- H04Q3/0029—Provisions for intelligent networking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】救済率をあまり低下させることなく冗長セル列
（行）選択回路の面積、チップ面積を縮小する。 【構成】第２の冗長セル列選択回路６２ａ，６２ｂそれ
ぞれを、２つの第２の冗長セル列２２ａ，２２ｂ／２２
ｃ，２２ｄで共用する回路とする。第２の冗長セル列選
択回路６２ａ，６２ｂそれぞれは、第１の冗長セル列選
択回路６１ａ〜６１ｄの１つ分と同程度の面積で形成で
き、共用した分、冗長セル列選択回路の合計面積を小さ
くすることができる。しかも救済率の低下は極めてわず
かである。
（行）選択回路の面積、チップ面積を縮小する。 【構成】第２の冗長セル列選択回路６２ａ，６２ｂそれ
ぞれを、２つの第２の冗長セル列２２ａ，２２ｂ／２２
ｃ，２２ｄで共用する回路とする。第２の冗長セル列選
択回路６２ａ，６２ｂそれぞれは、第１の冗長セル列選
択回路６１ａ〜６１ｄの１つ分と同程度の面積で形成で
き、共用した分、冗長セル列選択回路の合計面積を小さ
くすることができる。しかも救済率の低下は極めてわず
かである。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数のメモリセルアレイブロックそれぞれに冗長メ
モリセル部を備えた半導体記憶装置に関する。
特に複数のメモリセルアレイブロックそれぞれに冗長メ
モリセル部を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体集積回路は、ひとつのシステム上
に大量に使用されている。従って、そのサイズを小さく
する事はシステムの大きさを決定する切実な問題であ
る。また、製造面からも、チップサイズが小さい方が同
一サイズのウエハから数多く生産できる。いわゆる軽薄
短小化である。
に大量に使用されている。従って、そのサイズを小さく
する事はシステムの大きさを決定する切実な問題であ
る。また、製造面からも、チップサイズが小さい方が同
一サイズのウエハから数多く生産できる。いわゆる軽薄
短小化である。
【０００３】それに加えて、チップ当たりの歩留まりを
高めなくてはならない。そのためには、製造過程で生じ
た不具合個所を修正してしまう様な半導体集積回路が望
ましい。例えば、冗長回路をあらかじめ準備しておき、
不具合の起きたその回路を冗長な回路と切り換えてしま
うのである。特に、メモリ回路では微小製造過程を経て
作られるので、冗長回路（リダンダンシ）が不可欠であ
る。
高めなくてはならない。そのためには、製造過程で生じ
た不具合個所を修正してしまう様な半導体集積回路が望
ましい。例えば、冗長回路をあらかじめ準備しておき、
不具合の起きたその回路を冗長な回路と切り換えてしま
うのである。特に、メモリ回路では微小製造過程を経て
作られるので、冗長回路（リダンダンシ）が不可欠であ
る。
【０００４】このような半導体記憶装置においては、メ
モリセル部を置換するのが一般的である。この場合、置
換するためのメモリセルのアドレスは次のような手段で
決定する。
モリセル部を置換するのが一般的である。この場合、置
換するためのメモリセルのアドレスは次のような手段で
決定する。
【０００５】ヒューズの切断，非切断：例えばレーザに
よる切断，電気的溶融（焼ききる） ＲＯＭへの書込み ＲＯＭによる方式は、製造プロセスが増加する等の理由
で、それほど用いられていない。従って以降の説明では
ヒューズによる方式を主体に説明する。なお、半導体記
憶装置のメモリ容量が増大すると、１本のワード線，ビ
ット線と接続するメモリセルの数が多くなり、動作の高
速化が困難となるという理由や、データ入出力のビット
構成などにより、メモリセルアレイを複数個に分割し、
これら分割されたメモリセルアレイそれぞれに対して複
数の冗長セル部を備えた構成のものが多い。
よる切断，電気的溶融（焼ききる） ＲＯＭへの書込み ＲＯＭによる方式は、製造プロセスが増加する等の理由
で、それほど用いられていない。従って以降の説明では
ヒューズによる方式を主体に説明する。なお、半導体記
憶装置のメモリ容量が増大すると、１本のワード線，ビ
ット線と接続するメモリセルの数が多くなり、動作の高
速化が困難となるという理由や、データ入出力のビット
構成などにより、メモリセルアレイを複数個に分割し、
これら分割されたメモリセルアレイそれぞれに対して複
数の冗長セル部を備えた構成のものが多い。
【０００６】このような半導体記憶装置の一般的な例
（第１の例）を図５に示す。
（第１の例）を図５に示す。
【０００７】この半導体記憶装置は、行方向，列方向に
配置された複数のメモリセルをそれぞれ備え選択された
メモリセルに対しデータの書込み，読出しを行う複数の
メモリセルアレイ１ａ〜１ｄと、これら複数のメモリセ
ルアレイ１ａ〜１ｄそれぞれと対応して設けられ、対応
するメモリセルアレイ中に不良のメモリセルが存在する
ときこの不良のメモリセルが存在するメモリセル列と列
単位で置換するための複数の第１，第２の冗長セル列２
１ａ，２２ａ〜２１ｄ，２２ｄと、対応するブロック選
択信号（ＢＳ１〜ＢＳ４）が活性化レベルのとき行アド
レス信号（図示省略）に従って対応するメモリセルアレ
イ及び第１，第２の冗長セル列の所定の行のメモリセル
を選択する複数のＸデコーダ３ａ〜３ｄと、選択レベル
の列デコード信号（図示省略）に従って対応するメモリ
セルアレイの所定の列を選択し、選択レベルの冗長セル
列選択信号（ＲＣＳ１１，１２〜ＲＣＳ４１，４２）に
従って冗長セル列（２１ａ，２２ａ〜２１ｄ，２２ｄ）
を選択する複数のＹスイッチ回路４ａ〜４ｄと、対応す
るメモリセルアレイ及び第１，第２の冗長セル列の選択
されたメモリセルからの読出しデータを増幅して外部へ
出力し外部からの書込み用のデータを選択されたメモリ
セルに供給する複数のセンス増幅回路５ａ〜５ｄと、対
応するメモリセルアレイ中に不良のメモリセルが存在す
るときこの不良のメモリセルが存在するメモリセル列の
アドレスを記憶しておき列アドレス信号ＡＤｙがこのア
ドレスを指定したとき対応する冗長セル列選択信号（Ｒ
ＣＳ１ａ，ＲＣＳ２ａ〜ＲＣＳ１ｄ，ＲＣＳ２ｄ）を選
択レベルとすると共に対応する列デコード信号を非選択
レベルとする複数の第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇとを有する構成となって
いる。
配置された複数のメモリセルをそれぞれ備え選択された
メモリセルに対しデータの書込み，読出しを行う複数の
メモリセルアレイ１ａ〜１ｄと、これら複数のメモリセ
ルアレイ１ａ〜１ｄそれぞれと対応して設けられ、対応
するメモリセルアレイ中に不良のメモリセルが存在する
ときこの不良のメモリセルが存在するメモリセル列と列
単位で置換するための複数の第１，第２の冗長セル列２
１ａ，２２ａ〜２１ｄ，２２ｄと、対応するブロック選
択信号（ＢＳ１〜ＢＳ４）が活性化レベルのとき行アド
レス信号（図示省略）に従って対応するメモリセルアレ
イ及び第１，第２の冗長セル列の所定の行のメモリセル
を選択する複数のＸデコーダ３ａ〜３ｄと、選択レベル
の列デコード信号（図示省略）に従って対応するメモリ
セルアレイの所定の列を選択し、選択レベルの冗長セル
列選択信号（ＲＣＳ１１，１２〜ＲＣＳ４１，４２）に
従って冗長セル列（２１ａ，２２ａ〜２１ｄ，２２ｄ）
を選択する複数のＹスイッチ回路４ａ〜４ｄと、対応す
るメモリセルアレイ及び第１，第２の冗長セル列の選択
されたメモリセルからの読出しデータを増幅して外部へ
出力し外部からの書込み用のデータを選択されたメモリ
セルに供給する複数のセンス増幅回路５ａ〜５ｄと、対
応するメモリセルアレイ中に不良のメモリセルが存在す
るときこの不良のメモリセルが存在するメモリセル列の
アドレスを記憶しておき列アドレス信号ＡＤｙがこのア
ドレスを指定したとき対応する冗長セル列選択信号（Ｒ
ＣＳ１ａ，ＲＣＳ２ａ〜ＲＣＳ１ｄ，ＲＣＳ２ｄ）を選
択レベルとすると共に対応する列デコード信号を非選択
レベルとする複数の第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇとを有する構成となって
いる。
【０００８】この半導体記憶装置の第１，第２の冗長セ
ル列選択回路の代表的な例を図６に示す。
ル列選択回路の代表的な例を図６に示す。
【０００９】第１，第２の冗長セル列選択回路６１ａ，
６２ｄ〜６１ｄ，６２ｇは全て同一構成であり（図６に
は代表して６１ａ，６２ｄのみ表示）それぞれ、列アド
レス信号ＡＤｙの各構成ビット及びそのレベル反転信号
Ｙ１１，Ｙ１２（Ｙ１１のレベル反転信号）〜Ｙｎ１，
Ｙｎ２（Ｙｎ１のレベル反転信号）それぞれと対応して
設けられ一端を共通接続する複数のヒューズＦ１１，Ｆ
１２〜Ｆｎ１，Ｆｎ２と、ゲートを列アドレス信号及び
そのレベル反転信号（Ｙ１１，Ｙ１２〜Ｙｎ１，Ｙｎ
２）それぞれと対応して接続しソースを基準電位点（接
地電位点）に共通接続しドレインをヒューズＦ１１，Ｆ
１２〜Ｆｎ１，Ｆｎ２の他端と対応接続する複数のトラ
ンジスタＱ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２と、プリチャ
ージ信号ＲＳＰに従って所定のタイミングでヒューズＦ
１１，Ｆ１２〜Ｆｎ１，Ｆｎ２の一端（共通接続点）を
所定のレベルにプリチャージするプリチャージ用のトラ
ンジスタＱ１０と、対応するブロック選択信号（ＢＳ
１）が選択レベルのときヒューズＦ１１，Ｆ１２〜Ｆｎ
１，Ｆｎ２の一端のレベルを出力端に伝達して冗長セル
列選択信号（ＲＣＳ１ａ，ＲＣＳ２ａ）とするＮＡＮＤ
型の論理ゲートＧ１０とを含むＮＯＲ型の構成となって
いる。
６２ｄ〜６１ｄ，６２ｇは全て同一構成であり（図６に
は代表して６１ａ，６２ｄのみ表示）それぞれ、列アド
レス信号ＡＤｙの各構成ビット及びそのレベル反転信号
Ｙ１１，Ｙ１２（Ｙ１１のレベル反転信号）〜Ｙｎ１，
Ｙｎ２（Ｙｎ１のレベル反転信号）それぞれと対応して
設けられ一端を共通接続する複数のヒューズＦ１１，Ｆ
１２〜Ｆｎ１，Ｆｎ２と、ゲートを列アドレス信号及び
そのレベル反転信号（Ｙ１１，Ｙ１２〜Ｙｎ１，Ｙｎ
２）それぞれと対応して接続しソースを基準電位点（接
地電位点）に共通接続しドレインをヒューズＦ１１，Ｆ
１２〜Ｆｎ１，Ｆｎ２の他端と対応接続する複数のトラ
ンジスタＱ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２と、プリチャ
ージ信号ＲＳＰに従って所定のタイミングでヒューズＦ
１１，Ｆ１２〜Ｆｎ１，Ｆｎ２の一端（共通接続点）を
所定のレベルにプリチャージするプリチャージ用のトラ
ンジスタＱ１０と、対応するブロック選択信号（ＢＳ
１）が選択レベルのときヒューズＦ１１，Ｆ１２〜Ｆｎ
１，Ｆｎ２の一端のレベルを出力端に伝達して冗長セル
列選択信号（ＲＣＳ１ａ，ＲＣＳ２ａ）とするＮＡＮＤ
型の論理ゲートＧ１０とを含むＮＯＲ型の構成となって
いる。
【００１０】これら第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇは、対応するメモリセル
アレイ（１ａ〜１ｄ）に不良のメモリセルが存在すると
き、まず第１の冗長セル列選択回路（６１ａ〜６１ｄ）
に不良のメモリセルの列アドレスを記憶する。第１の冗
長セル列選択回路だけで済まないときに第２の冗長セル
列選択回路（６２ｄ〜６２ｇ）を使用する。
１ａ，６２ｄ〜６１ｄ，６２ｇは、対応するメモリセル
アレイ（１ａ〜１ｄ）に不良のメモリセルが存在すると
き、まず第１の冗長セル列選択回路（６１ａ〜６１ｄ）
に不良のメモリセルの列アドレスを記憶する。第１の冗
長セル列選択回路だけで済まないときに第２の冗長セル
列選択回路（６２ｄ〜６２ｇ）を使用する。
【００１１】そして、不良のメモリセルの列アドレスの
記憶は、列アドレス信号ＡＤｙの構成ビットＹ１１〜Ｙ
ｎ１及びそのレベル反転信号Ｙ１２〜Ｙｎ２のうちの
“１”レベルのものと対応するヒューズを切断すること
により行う。この結果、記憶しているアドレスと入力さ
れた列アドレス信号ＡＤｙのアドレスとが一致すると、
これら構成ビット及びそのレベル反転信号が“１”レベ
ルでオン状態となっているトランジスタと接続するヒュ
ーズは全て切断されているので、プリチャージされたヒ
ューズの一端（共通接続点）のレベルがそのまま論理ゲ
ートＧ１０を介して出力され、冗長セル列選択信号（例
えばＲＣＳ１ａ）を選択レベルとする。また、この選択
レベルの冗長セル列選択信号（ＲＣＳ１ａ）によって対
応するメモリセルアレイ（１ａ）の不良のメモリセルが
存在するメモリセル列が非選択状態となる。
記憶は、列アドレス信号ＡＤｙの構成ビットＹ１１〜Ｙ
ｎ１及びそのレベル反転信号Ｙ１２〜Ｙｎ２のうちの
“１”レベルのものと対応するヒューズを切断すること
により行う。この結果、記憶しているアドレスと入力さ
れた列アドレス信号ＡＤｙのアドレスとが一致すると、
これら構成ビット及びそのレベル反転信号が“１”レベ
ルでオン状態となっているトランジスタと接続するヒュ
ーズは全て切断されているので、プリチャージされたヒ
ューズの一端（共通接続点）のレベルがそのまま論理ゲ
ートＧ１０を介して出力され、冗長セル列選択信号（例
えばＲＣＳ１ａ）を選択レベルとする。また、この選択
レベルの冗長セル列選択信号（ＲＣＳ１ａ）によって対
応するメモリセルアレイ（１ａ）の不良のメモリセルが
存在するメモリセル列が非選択状態となる。
【００１２】不一致の場合は、構成ビット及びそのレベ
ル反転信号が“１”レベルと対応するヒューズの中に切
断されていないものが必ず存在するので、プリチャージ
されたヒューズの一端はそのヒューズ及びトランジスタ
を介して接地され、そのレベルは接地電位に近づき、冗
長セル列選択信号（ＲＣＳ１ａ）は選択レベルにはなら
ない。
ル反転信号が“１”レベルと対応するヒューズの中に切
断されていないものが必ず存在するので、プリチャージ
されたヒューズの一端はそのヒューズ及びトランジスタ
を介して接地され、そのレベルは接地電位に近づき、冗
長セル列選択信号（ＲＣＳ１ａ）は選択レベルにはなら
ない。
【００１３】次に、これら第１，第２の冗長セル列選択
回路６１ａ，６２ｄ〜６１ｄ，６２ｇによる半導体記憶
装置の救済率とこれら第１，第２の冗長セル列選択回路
の使用確率について説明する。
回路６１ａ，６２ｄ〜６１ｄ，６２ｇによる半導体記憶
装置の救済率とこれら第１，第２の冗長セル列選択回路
の使用確率について説明する。
【００１４】冗長セル列の数は、メモリセルアレイのメ
モリ容量や不良のメモリセルの発生状況，救済率等を考
慮して決定される。今、救済率を１００％として各メモ
リセルアレイそれぞれに２つの（第１，第２の）冗長セ
ル列を設けたとすると、４ＭビットＤＲＡＭの場合、製
造プロセス等を含む経験値から、第１の冗長セル列を使
用する確率は９０％程度、第２の冗長メモリセル列を使
用する確率は１０％程度となる。仮に、上述の第２の冗
長セル列がなかったとすると、４メモリセルアレイ構成
の場合、救済率は０．９4 ＝０．６５，すなわち６５％
に低下してしまうので、高い救済率を得るためには第２
の冗長セル列は必要である。
モリ容量や不良のメモリセルの発生状況，救済率等を考
慮して決定される。今、救済率を１００％として各メモ
リセルアレイそれぞれに２つの（第１，第２の）冗長セ
ル列を設けたとすると、４ＭビットＤＲＡＭの場合、製
造プロセス等を含む経験値から、第１の冗長セル列を使
用する確率は９０％程度、第２の冗長メモリセル列を使
用する確率は１０％程度となる。仮に、上述の第２の冗
長セル列がなかったとすると、４メモリセルアレイ構成
の場合、救済率は０．９4 ＝０．６５，すなわち６５％
に低下してしまうので、高い救済率を得るためには第２
の冗長セル列は必要である。
【００１５】これら第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇは、列アドレス信号ＡＤ
ｙを入力し、その出力をＹスイッチ回路４ａ〜４ｄに供
給するため、Ｙデコーダ（図示省略），Ｙスイッチ回路
４ａ〜４ｄ，センス増幅回路５ａ〜５ｄ等が形成されて
いる領域の近くに配置する必要がある。この領域はこれ
らの回路を形成する回路素子や配線、Ｘデコーダ３ａ〜
３ｄへの行アドレス信号の配線等が非常に込み合ってい
る部分であるので、第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇの面積が半導体記憶装置
のチップ面積に与える影響は大きくなる。
１ａ，６２ｄ〜６１ｄ，６２ｇは、列アドレス信号ＡＤ
ｙを入力し、その出力をＹスイッチ回路４ａ〜４ｄに供
給するため、Ｙデコーダ（図示省略），Ｙスイッチ回路
４ａ〜４ｄ，センス増幅回路５ａ〜５ｄ等が形成されて
いる領域の近くに配置する必要がある。この領域はこれ
らの回路を形成する回路素子や配線、Ｘデコーダ３ａ〜
３ｄへの行アドレス信号の配線等が非常に込み合ってい
る部分であるので、第１，第２の冗長セル列選択回路６
１ａ，６２ｄ〜６１ｄ，６２ｇの面積が半導体記憶装置
のチップ面積に与える影響は大きくなる。
【００１６】例えば、４ＭビットＤＲＡＭの場合、その
一般的なデザインルールを用いて冗長セル列選択回路１
つ当りの面積を求めると次のとおりとなる。ここで、ヒ
ューズをレーザーによって切断するものとし、切断のた
めに狙ったヒューズを確実に切断すると共に隣接するヒ
ューズを損傷しないようにするため、ヒューズの幅を１
μｍ、隣接するヒューズとの間の間隔を３μｍとする。
また、列アドレス信号ＡＤｙを７ビットとするとヒュー
ズは１４本、これに保護領域１２μｍを含めると横方向
の寸法は １４×（１＋３）＋１２＝６８（μｍ） となる。また、縦方向は、トランジスタの保護や基板ま
で破壊されたときのための保護領域を含めて、ヒューズ
として１２μｍ、これにトランジスタの形成領域を含
め、計４０μｍとなる。すなわち、１冗長セル選択回路
当り、 約７０×４０＝２８００μｍ2 となる。
一般的なデザインルールを用いて冗長セル列選択回路１
つ当りの面積を求めると次のとおりとなる。ここで、ヒ
ューズをレーザーによって切断するものとし、切断のた
めに狙ったヒューズを確実に切断すると共に隣接するヒ
ューズを損傷しないようにするため、ヒューズの幅を１
μｍ、隣接するヒューズとの間の間隔を３μｍとする。
また、列アドレス信号ＡＤｙを７ビットとするとヒュー
ズは１４本、これに保護領域１２μｍを含めると横方向
の寸法は １４×（１＋３）＋１２＝６８（μｍ） となる。また、縦方向は、トランジスタの保護や基板ま
で破壊されたときのための保護領域を含めて、ヒューズ
として１２μｍ、これにトランジスタの形成領域を含
め、計４０μｍとなる。すなわち、１冗長セル選択回路
当り、 約７０×４０＝２８００μｍ2 となる。
【００１７】上述の第１の例では、列単位で置換する場
合について説明したが、行単位で置換する場合にも、列
と行とを入れ換えたほぼ同一の回路構成となる。行単位
で置換する場合の例（第２の例）を図７に示す。
合について説明したが、行単位で置換する場合にも、列
と行とを入れ換えたほぼ同一の回路構成となる。行単位
で置換する場合の例（第２の例）を図７に示す。
【００１８】この第２の例の第１，第２の冗長セル行選
択回路８１ａ，８２ａ〜８１ｄ，８２ｄは図６とほぼ同
様な回路構成であり、その面積等も第１の例と同様に算
出できる。またその配置位置もＹスイッチ回路，センス
増幅回路，Ｘデコーダ等の回路素子や配線等が非常に混
み合っている部分となる。
択回路８１ａ，８２ａ〜８１ｄ，８２ｄは図６とほぼ同
様な回路構成であり、その面積等も第１の例と同様に算
出できる。またその配置位置もＹスイッチ回路，センス
増幅回路，Ｘデコーダ等の回路素子や配線等が非常に混
み合っている部分となる。
【００１９】なお、これらの例ではセンス増幅回路をメ
モリセルアレイと１対１で備えているが、隣接するメモ
リセルアレイで共用する例も多い。
モリセルアレイと１対１で備えているが、隣接するメモ
リセルアレイで共用する例も多い。
【００２０】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、メモリセルアレイ１ａ〜１ｄそれぞれと対
応して列（又は行）単位で置換できる第１，第２の冗長
セル列（行）２１ａ，２２ａ〜２１ｄ，２２ｄ（７１
ａ，７２ｂ〜７１ｄ，７２ｄ）を備え、またこれら第
１，第２の冗長セル列（行）それぞれと対応する第１，
第２の冗長セル列（行）選択回路６１ａ，６２ｄ〜６１
ｄ，６２ｇ（８１ａ，８２ａ〜８１ｄ，８２ｄ）を備え
た構成となっているので、これら回路による救済率は高
くなるものの、第１，第２の冗長セル列（行）選択回路
はそれぞれ対応するメモリセルアレイの不良メモリセル
の列（行）アドレスを記憶するための複数のヒューズ
と、これら複数のヒューズと接続して列（行）アドレス
信号の構成ビット及びそのレベル反転信号によってオ
ン，オフするトランジスタとを含みその面積が大きくな
り、かつＹスイッチ回路，センス増幅回路，Ｘデコー
ダ，Ｙデコーダ等の回路素子や配線等の混み合った領域
に配置された構成となっているので、チップ面積が増大
するという問題点がある。
記憶装置は、メモリセルアレイ１ａ〜１ｄそれぞれと対
応して列（又は行）単位で置換できる第１，第２の冗長
セル列（行）２１ａ，２２ａ〜２１ｄ，２２ｄ（７１
ａ，７２ｂ〜７１ｄ，７２ｄ）を備え、またこれら第
１，第２の冗長セル列（行）それぞれと対応する第１，
第２の冗長セル列（行）選択回路６１ａ，６２ｄ〜６１
ｄ，６２ｇ（８１ａ，８２ａ〜８１ｄ，８２ｄ）を備え
た構成となっているので、これら回路による救済率は高
くなるものの、第１，第２の冗長セル列（行）選択回路
はそれぞれ対応するメモリセルアレイの不良メモリセル
の列（行）アドレスを記憶するための複数のヒューズ
と、これら複数のヒューズと接続して列（行）アドレス
信号の構成ビット及びそのレベル反転信号によってオ
ン，オフするトランジスタとを含みその面積が大きくな
り、かつＹスイッチ回路，センス増幅回路，Ｘデコー
ダ，Ｙデコーダ等の回路素子や配線等の混み合った領域
に配置された構成となっているので、チップ面積が増大
するという問題点がある。
【００２１】本発明の目的は、救済率をほとんど下げる
ことなく冗長セル列（行）選択回路の面積を小さくする
ことができ、従ってチップ面積を小さくすることができ
る半導体記憶装置を提供することにある。
ことなく冗長セル列（行）選択回路の面積を小さくする
ことができ、従ってチップ面積を小さくすることができ
る半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向に配置された複数のメモリセルをそ
れぞれ備え行アドレス信号，列アドレス信号及びブロッ
ク選択信号に従って前記複数のメモリセルのうちの所定
のメモリセルを選択してデータの書込み，読出しを行う
複数のメモリセルアレイブロックと、これら複数のメモ
リセルアレイブロックそれぞれと対応して設けられ対応
するメモリセルアレイブロック中に不良のメモリセルが
存在するときこの不良のメモリセルが存在するメモリセ
ル行と行単位で置換するための複数の第１及び第２の冗
長メモリセル行と、前記複数のメモリセルアレイブロッ
クそれぞれと対応して設けられ対応するメモリセルアレ
イブロック中に不良のメモリセルが存在するときこの不
良のメモリセルが存在するメモリセル行のアドレスを記
憶しておき前記行アドレス信号がこのアドレスを指定し
かつ前記ブロック選択信号がこのメモリセルアレイブロ
ックを指定したときこのメモリセルアレイブロック中の
不良のメモリセルが存在するメモリセル行に代って対応
する第１の冗長メモリセル行を選択して置換する複数の
第１の冗長メモリセル行選択回路と、前記複数のメモリ
セルアレイブロックを少なくとも２つずつのグループに
分けてこれらグループそれぞれと対応して設けられ対応
するグループ内のメモリセルアレイブロック中に不良の
メモリセルが存在するときこの不良のメモリセルが存在
するメモリセル行のアドレスを記憶しておき前記行アド
レス信号がこのアドレスを指定したとき前記ブロック選
択信号が指定するメモリセルアレイブロックの不良のメ
モリセルが存在するメモリセル行に代って対応する第２
の冗長メモリセル行を選択して置換する第２の冗長メモ
リセル行選択回路とを有している。
は、行方向，列方向に配置された複数のメモリセルをそ
れぞれ備え行アドレス信号，列アドレス信号及びブロッ
ク選択信号に従って前記複数のメモリセルのうちの所定
のメモリセルを選択してデータの書込み，読出しを行う
複数のメモリセルアレイブロックと、これら複数のメモ
リセルアレイブロックそれぞれと対応して設けられ対応
するメモリセルアレイブロック中に不良のメモリセルが
存在するときこの不良のメモリセルが存在するメモリセ
ル行と行単位で置換するための複数の第１及び第２の冗
長メモリセル行と、前記複数のメモリセルアレイブロッ
クそれぞれと対応して設けられ対応するメモリセルアレ
イブロック中に不良のメモリセルが存在するときこの不
良のメモリセルが存在するメモリセル行のアドレスを記
憶しておき前記行アドレス信号がこのアドレスを指定し
かつ前記ブロック選択信号がこのメモリセルアレイブロ
ックを指定したときこのメモリセルアレイブロック中の
不良のメモリセルが存在するメモリセル行に代って対応
する第１の冗長メモリセル行を選択して置換する複数の
第１の冗長メモリセル行選択回路と、前記複数のメモリ
セルアレイブロックを少なくとも２つずつのグループに
分けてこれらグループそれぞれと対応して設けられ対応
するグループ内のメモリセルアレイブロック中に不良の
メモリセルが存在するときこの不良のメモリセルが存在
するメモリセル行のアドレスを記憶しておき前記行アド
レス信号がこのアドレスを指定したとき前記ブロック選
択信号が指定するメモリセルアレイブロックの不良のメ
モリセルが存在するメモリセル行に代って対応する第２
の冗長メモリセル行を選択して置換する第２の冗長メモ
リセル行選択回路とを有している。
【００２３】また、メモリセル行をメモリセル列とし、
行単位を列単位とし、冗長メモリセル行を冗長メモリセ
ル列とし、行アドレス信号を列アドレス信号とし、列ア
ドレス信号を行アドレス信号とし、冗長メモリセル行選
択回路を冗長メモリセル列選択回路として構成される。
行単位を列単位とし、冗長メモリセル行を冗長メモリセ
ル列とし、行アドレス信号を列アドレス信号とし、列ア
ドレス信号を行アドレス信号とし、冗長メモリセル行選
択回路を冗長メモリセル列選択回路として構成される。
【００２４】また、第１及び第２の冗長メモリセル行選
択回路内のアドレス記憶回路を、行アドレス信号の構成
ビットそれぞれと対応する複数のヒューズ素子を備えこ
れら複数のヒューズ素子の切断，非切断によって対応す
るメモリセルアレイブロックの不良のメモリセルが存在
するメモリセル行のアドレスを記憶する回路とし、更
に、第１の冗長メモリセル行選択回路を、行アドレス信
号の各構成ビットのレベル反転信号及び非反転信号それ
ぞれと対応して設けられ一端を共通接続する複数の第１
のヒューズ素子と、ゲートを前記行アドレス信号の各構
成ビットのレベル反転信号及び非反転信号それぞれと対
応して接続しソースを基準電位点に共通接続しドレイン
を前記複数の第１のヒューズ素子の他端と対応接続する
複数の第１のトランジスタと、所定のタイミングで前記
複数の第１のヒューズ素子の一端をプリチャージする第
１のプリチャージ用のトランジスタと、ブロック選択信
号に従って前記複数の第１のヒューズ素子の一端のレベ
ルを出力端に伝達して対応する第１の冗長メモリセル行
を選択する第１の論理ゲートとを備えた回路とし、第２
の冗長メモリセル行選択回路を、前記行アドレス信号の
各構成ビットのレベル反転信号及び非反転信号それぞれ
と対応して設けられ一端を共通接続する複数の第２のヒ
ューズ素子と、ゲートを前記行アドレス信号の各構成ビ
ットのレベル反転信号及び非反転信号それぞれと対応し
て接続しゲートを基準電位点に共通接続しドレインを前
記複数の第２のヒューズ素子の他端と対応接続する複数
の第２のトランジスタと、所定のタイミングで前記複数
の第２のヒューズ素子の一端をプリチャージする第２の
プリチャージ用のトランジスタと、対応するグループ内
の複数のメモリセルアレイブロックそれぞれと対応して
設けられ対応するメモリセルアレイブロックのブロック
選択信号に従って前記複数の第２のヒューズ素子の一端
のレベルを伝達して対応する第２の冗長メモリセル行を
選択する複数の第２の論理ゲートとを備えた回路として
構成され、更にまた、前記のメモリセル行をメモリセル
列とし、冗長メモリセル行を冗長メモリセル列とし、冗
長メモリセル行選択回路を冗長メモリセル列選択回路と
し、行アドレス信号を列アドレス信号とし、列アドレス
信号を行アドレス信号とし、行単位を列単位として構成
される。
択回路内のアドレス記憶回路を、行アドレス信号の構成
ビットそれぞれと対応する複数のヒューズ素子を備えこ
れら複数のヒューズ素子の切断，非切断によって対応す
るメモリセルアレイブロックの不良のメモリセルが存在
するメモリセル行のアドレスを記憶する回路とし、更
に、第１の冗長メモリセル行選択回路を、行アドレス信
号の各構成ビットのレベル反転信号及び非反転信号それ
ぞれと対応して設けられ一端を共通接続する複数の第１
のヒューズ素子と、ゲートを前記行アドレス信号の各構
成ビットのレベル反転信号及び非反転信号それぞれと対
応して接続しソースを基準電位点に共通接続しドレイン
を前記複数の第１のヒューズ素子の他端と対応接続する
複数の第１のトランジスタと、所定のタイミングで前記
複数の第１のヒューズ素子の一端をプリチャージする第
１のプリチャージ用のトランジスタと、ブロック選択信
号に従って前記複数の第１のヒューズ素子の一端のレベ
ルを出力端に伝達して対応する第１の冗長メモリセル行
を選択する第１の論理ゲートとを備えた回路とし、第２
の冗長メモリセル行選択回路を、前記行アドレス信号の
各構成ビットのレベル反転信号及び非反転信号それぞれ
と対応して設けられ一端を共通接続する複数の第２のヒ
ューズ素子と、ゲートを前記行アドレス信号の各構成ビ
ットのレベル反転信号及び非反転信号それぞれと対応し
て接続しゲートを基準電位点に共通接続しドレインを前
記複数の第２のヒューズ素子の他端と対応接続する複数
の第２のトランジスタと、所定のタイミングで前記複数
の第２のヒューズ素子の一端をプリチャージする第２の
プリチャージ用のトランジスタと、対応するグループ内
の複数のメモリセルアレイブロックそれぞれと対応して
設けられ対応するメモリセルアレイブロックのブロック
選択信号に従って前記複数の第２のヒューズ素子の一端
のレベルを伝達して対応する第２の冗長メモリセル行を
選択する複数の第２の論理ゲートとを備えた回路として
構成され、更にまた、前記のメモリセル行をメモリセル
列とし、冗長メモリセル行を冗長メモリセル列とし、冗
長メモリセル行選択回路を冗長メモリセル列選択回路と
し、行アドレス信号を列アドレス信号とし、列アドレス
信号を行アドレス信号とし、行単位を列単位として構成
される。
【００２５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２６】図１は本発明の第１の実施例を示すブロッ
ク図、図２はこの実施例の第１及び第２の冗長セル列選
択回路の具体例を示す回路図である。
ク図、図２はこの実施例の第１及び第２の冗長セル列選
択回路の具体例を示す回路図である。
【００２７】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、第２の冗長セル列選択回路６
２ｄ〜６２ｇに代えて、ヒューズＦ１１，Ｆ１２〜Ｆｎ
１，Ｆｎ２、トランジスタＱ１１，Ｑ１２〜Ｑｎ１，Ｑ
ｎ２、プリチャージ用のトランジスタＱ１０、及びイン
バータＩＶ１，ＩＶ２を含むアドレス記憶・選択回路６
２１と、ＮＡＮＤ型の論理ゲートＧ１，Ｇ２とをそれぞ
れ備え、メモリセルアレイ１ａ，１ｂのうちの一方の不
良メモリセルの列アドレスを記憶しておき、入力された
列アドレス信号ＡＤｙがこの列アドレスを指定しかつメ
モリセルアレイ１ａ，１ｂのうちの一方と対応するブロ
ック選択信号（ＢＳ１，ＢＳ２のうちの一方）が選択レ
ベルのとき対応する第２の冗長セル列（２２ａ，２２ｂ
のうちの一方）を選択すると共にメモリセルアレイ（１
ａ，１ｂのうちの一方）の対応するメモリセル列を非選
択状態とする第２の冗長セル列選択回路６２ａと、メモ
リセルアレイ１ｃ，１ｄのうちの一方の不良メモリセル
の列アドレスを記憶しておき、入力された列アドレス信
号ＡＤｙがこの列アドレスを指定しかつメモリセルアレ
イ１ｃ，１ｄのうちの一方と対応するブロック選択信号
（ＢＳ３，ＢＳ４のうちの一方）が選択レベルのとき対
応する第２の冗長セル列（２２ｃ，２２ｄのうちの一
方）を選択すると共にメモリセルアレイ（１ｃ，１ｄの
うちの一方）の対応するメモリセル列を非選択状態とす
る第２の冗長セル列選択回路６２ｂとを設けた点にあ
る。
記憶装置と相違する点は、第２の冗長セル列選択回路６
２ｄ〜６２ｇに代えて、ヒューズＦ１１，Ｆ１２〜Ｆｎ
１，Ｆｎ２、トランジスタＱ１１，Ｑ１２〜Ｑｎ１，Ｑ
ｎ２、プリチャージ用のトランジスタＱ１０、及びイン
バータＩＶ１，ＩＶ２を含むアドレス記憶・選択回路６
２１と、ＮＡＮＤ型の論理ゲートＧ１，Ｇ２とをそれぞ
れ備え、メモリセルアレイ１ａ，１ｂのうちの一方の不
良メモリセルの列アドレスを記憶しておき、入力された
列アドレス信号ＡＤｙがこの列アドレスを指定しかつメ
モリセルアレイ１ａ，１ｂのうちの一方と対応するブロ
ック選択信号（ＢＳ１，ＢＳ２のうちの一方）が選択レ
ベルのとき対応する第２の冗長セル列（２２ａ，２２ｂ
のうちの一方）を選択すると共にメモリセルアレイ（１
ａ，１ｂのうちの一方）の対応するメモリセル列を非選
択状態とする第２の冗長セル列選択回路６２ａと、メモ
リセルアレイ１ｃ，１ｄのうちの一方の不良メモリセル
の列アドレスを記憶しておき、入力された列アドレス信
号ＡＤｙがこの列アドレスを指定しかつメモリセルアレ
イ１ｃ，１ｄのうちの一方と対応するブロック選択信号
（ＢＳ３，ＢＳ４のうちの一方）が選択レベルのとき対
応する第２の冗長セル列（２２ｃ，２２ｄのうちの一
方）を選択すると共にメモリセルアレイ（１ｃ，１ｄの
うちの一方）の対応するメモリセル列を非選択状態とす
る第２の冗長セル列選択回路６２ｂとを設けた点にあ
る。
【００２８】すなわちこの実施例は、１つの第２の冗長
セル列（２２ａ〜２２ｄ）の使用率は１０％程度と低
く、例えば第２の冗長セル列２２ａ，２２ｂが同時に使
用される確率は極めて低いので、第２の冗長セル列２２
ａ，２２ｂに対して１つの第２の冗長セル列選択回路６
２ａを設け、これを第２の冗長セル列２２ａ，２２ｂ選
択のために共用するようにしたものである。
セル列（２２ａ〜２２ｄ）の使用率は１０％程度と低
く、例えば第２の冗長セル列２２ａ，２２ｂが同時に使
用される確率は極めて低いので、第２の冗長セル列２２
ａ，２２ｂに対して１つの第２の冗長セル列選択回路６
２ａを設け、これを第２の冗長セル列２２ａ，２２ｂ選
択のために共用するようにしたものである。
【００２９】第２の冗長セル列選択回路６２ａは、図２
に示すように、その面積の大部分を占めるアドレス記憶
・選択回路６２１がインバータＩＶ１，ＩＶ２以外、第
１の冗長セル列選択回路６１ａ〜６１ｄそれぞれと同一
であり、またアドレス記憶・選択回路６２１以外は２つ
の論理ゲートＧ１，Ｇ２のみであるので、その面積は第
１の冗長セル列選択回路６１ａ〜６１ｄ１個分とほとん
ど変らない。従って、第１及び第２の冗長セル列選択回
路の合計面積は、図５に示された従来の半導体記憶装置
のそれを１とすると、この実施例では６／８、すなわち
３／４（７５％）に縮減することができる。しかもこれ
ら第１及び第２の冗長セル列選択回路が配置されている
領域は、Ｙスイッチ回路４ａ〜４ｄ，センス増幅回路５
ａ〜５ｄ，Ｘデコーダ３ａ〜３ｄ，Ｙデコーダ（図示省
略）等の回路素子や配線等の混み合った領域であるの
で、この面積の縮減はそのまま半導体記憶装置のチップ
面積の縮減につながる。
に示すように、その面積の大部分を占めるアドレス記憶
・選択回路６２１がインバータＩＶ１，ＩＶ２以外、第
１の冗長セル列選択回路６１ａ〜６１ｄそれぞれと同一
であり、またアドレス記憶・選択回路６２１以外は２つ
の論理ゲートＧ１，Ｇ２のみであるので、その面積は第
１の冗長セル列選択回路６１ａ〜６１ｄ１個分とほとん
ど変らない。従って、第１及び第２の冗長セル列選択回
路の合計面積は、図５に示された従来の半導体記憶装置
のそれを１とすると、この実施例では６／８、すなわち
３／４（７５％）に縮減することができる。しかもこれ
ら第１及び第２の冗長セル列選択回路が配置されている
領域は、Ｙスイッチ回路４ａ〜４ｄ，センス増幅回路５
ａ〜５ｄ，Ｘデコーダ３ａ〜３ｄ，Ｙデコーダ（図示省
略）等の回路素子や配線等の混み合った領域であるの
で、この面積の縮減はそのまま半導体記憶装置のチップ
面積の縮減につながる。
【００３０】一方、第２の冗長セル列選択回路６２ａ，
６２ｂを２つの第２の冗長セル列で共用するようにした
ことによる救済率の低下は次のとおりとなる。
６２ｂを２つの第２の冗長セル列で共用するようにした
ことによる救済率の低下は次のとおりとなる。
【００３１】冗長セル列選択回路を共用する２つのメモ
リセルアレイ及びその周辺（以下メモリセルアレイブロ
ックという）が救済できなくなるのは２つの冗長セル列
を同時に使用する事態となったときであるので、１つの
冗長セル列の使用率を従来例と同様に１０％とすると、
その確率は０．１2 であり、従って救済できる確率は （１−０．１2 ） となる。このことは他の２つのメモリセルアレイブロッ
クについても言えるので、全体が救済できる確率は （１−０．１2 ）×（１−０．１2 ）＝０．９８ すなわち９８％となり、救済率の低下は極めてわずかで
ある。
リセルアレイ及びその周辺（以下メモリセルアレイブロ
ックという）が救済できなくなるのは２つの冗長セル列
を同時に使用する事態となったときであるので、１つの
冗長セル列の使用率を従来例と同様に１０％とすると、
その確率は０．１2 であり、従って救済できる確率は （１−０．１2 ） となる。このことは他の２つのメモリセルアレイブロッ
クについても言えるので、全体が救済できる確率は （１−０．１2 ）×（１−０．１2 ）＝０．９８ すなわち９８％となり、救済率の低下は極めてわずかで
ある。
【００３２】なお、特殊なケースとして、２つのメモリ
セルアレイブロックの不良のメモリセルが存在する列ア
ドレスが等しい場合には、この列アドレスを優先的に第
２の冗長セル列選択回路に記憶させる。こうすることに
より、わずかながら救済率を上昇させることができる。
また、第１及び第２の冗長セル列選択回路に同一の列ア
ドレスを記憶させた場合にはマルチアクセスという不具
合が発生するが、上記方法をとることによりこの不具合
を防止することができる。
セルアレイブロックの不良のメモリセルが存在する列ア
ドレスが等しい場合には、この列アドレスを優先的に第
２の冗長セル列選択回路に記憶させる。こうすることに
より、わずかながら救済率を上昇させることができる。
また、第１及び第２の冗長セル列選択回路に同一の列ア
ドレスを記憶させた場合にはマルチアクセスという不具
合が発生するが、上記方法をとることによりこの不具合
を防止することができる。
【００３３】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００３４】この実施例は、４つの第２の冗長セル列２
２ａ〜２２ｄで１つの第２の冗長セル列選択回路６２ｃ
を共用するようにしたものである。
２ａ〜２２ｄで１つの第２の冗長セル列選択回路６２ｃ
を共用するようにしたものである。
【００３５】この実施例では、第１及び第２の冗長セル
列選択回路の合計面積を従来例のほぼ５／８（６２．５
％）に縮減することができる。
列選択回路の合計面積を従来例のほぼ５／８（６２．５
％）に縮減することができる。
【００３６】また、救済率は次のとおりとなる。
【００３７】この実施例の半導体記憶装置が救済できな
くなるケースには次の３通りがある。
くなるケースには次の３通りがある。
【００３８】第１は２つのメモリセルアレイブロックが
同時に第２の冗長セル列選択回路６２ｃを使用するよう
になった場合であり、その確率は、 ０．１2 ×（４Ｃ２）＝０．０１×６＝０．０６ 第２は３つのメモリセルアレイブロックが同時に第２の
冗長セル列選択回路６２ｃを使用するようになった場合
であり、その確率は、 ０．１3 ×（４Ｃ３）＝０．００１×４＝０．００４ 第３は４つのメモリセルアレイブロックが同時に第２の
冗長セル列選択回路６２ｃを使用するようになった場合
であり、その確率は、 ０．１4 ×（４Ｃ４）＝０．０００１×１＝０．０００
１ となる。従って、この半導体記憶装置が救済できる確率
は、 １−（０．０６＋０．００４＋０．０００１）＝０．９
３５９ すなわち９３．６％となり、救済率の低下はわずかであ
る（ちなみに、第１の冗長セル列，冗長セル列選択回路
のみの場合には、前述したように、その救済率は６５％
に低下する）。
同時に第２の冗長セル列選択回路６２ｃを使用するよう
になった場合であり、その確率は、 ０．１2 ×（４Ｃ２）＝０．０１×６＝０．０６ 第２は３つのメモリセルアレイブロックが同時に第２の
冗長セル列選択回路６２ｃを使用するようになった場合
であり、その確率は、 ０．１3 ×（４Ｃ３）＝０．００１×４＝０．００４ 第３は４つのメモリセルアレイブロックが同時に第２の
冗長セル列選択回路６２ｃを使用するようになった場合
であり、その確率は、 ０．１4 ×（４Ｃ４）＝０．０００１×１＝０．０００
１ となる。従って、この半導体記憶装置が救済できる確率
は、 １−（０．０６＋０．００４＋０．０００１）＝０．９
３５９ すなわち９３．６％となり、救済率の低下はわずかであ
る（ちなみに、第１の冗長セル列，冗長セル列選択回路
のみの場合には、前述したように、その救済率は６５％
に低下する）。
【００３９】図４は本発明の第３の実施例を示すブロッ
ク図である。
ク図である。
【００４０】この実施例は、第１及び第２の冗長セル
行，冗長セル行選択回路を備えた半導体記憶装置に本発
明を適用したものである。
行，冗長セル行選択回路を備えた半導体記憶装置に本発
明を適用したものである。
【００４１】また、この実施例は、４つの第２の冗長セ
ル行７２ａ〜７２ｄで１つの第２の冗長セル行選択回路
８２を共用するようにしたものであり、これら回路にお
いて行と列とが入れ換わっているものの、基本的な動作
及び効果は図３に示された第２の実施例と同様であるの
で、これ以上の説明は省略する。
ル行７２ａ〜７２ｄで１つの第２の冗長セル行選択回路
８２を共用するようにしたものであり、これら回路にお
いて行と列とが入れ換わっているものの、基本的な動作
及び効果は図３に示された第２の実施例と同様であるの
で、これ以上の説明は省略する。
【００４２】これら実施例においては、メモリセルアレ
イブロックの数が４の場合について説明したが、実際に
はその数が３２，６４，…と多く、１つの第２の冗長セ
ル列（行）選択回路を共用するメモリセルアレイブロッ
クの数も様々に変えることができる。また本発明を行，
列両方を同時に適用することもである。
イブロックの数が４の場合について説明したが、実際に
はその数が３２，６４，…と多く、１つの第２の冗長セ
ル列（行）選択回路を共用するメモリセルアレイブロッ
クの数も様々に変えることができる。また本発明を行，
列両方を同時に適用することもである。
【００４３】
【発明の効果】以上説明したように本発明は、第２の冗
長セル列（行）を選択するための第２の冗長セル列
（行）選択回路を、複数のメモリセルアレイブロック
（第２の冗長セル列（行））で共用する構成とすること
により、救済率の低下を極めてわずかに抑えながら、Ｙ
スイッチ回路，センス増幅回路，Ｘデコーダ，Ｙデコー
ダ等の回路素子、配線等が混み合った領域に置換され、
かつ比較的大きな面積をもつ冗長セル列（行）選択回路
の面積を縮小することができ、従ってチップ面積も縮小
することができる効果がある。
長セル列（行）を選択するための第２の冗長セル列
（行）選択回路を、複数のメモリセルアレイブロック
（第２の冗長セル列（行））で共用する構成とすること
により、救済率の低下を極めてわずかに抑えながら、Ｙ
スイッチ回路，センス増幅回路，Ｘデコーダ，Ｙデコー
ダ等の回路素子、配線等が混み合った領域に置換され、
かつ比較的大きな面積をもつ冗長セル列（行）選択回路
の面積を縮小することができ、従ってチップ面積も縮小
することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の第１，第２の冗長セル
列選択回路の具体例を示す回路図である。
列選択回路の具体例を示す回路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】本発明の第３の実施例を示すブロック図であ
る。
る。
【図５】従来の半導体記憶装置の第１の例を示すブロッ
ク図である。
ク図である。
【図６】図５に示された半導体記憶装置の第１，第２の
冗長セル列選択回路の具体例を示す回路図である。
冗長セル列選択回路の具体例を示す回路図である。
【図７】従来の半導体記憶装置の第２の例を示すブロッ
ク図である。
ク図である。
【符号の説明】 １ａ〜１ｄ メモリセルアレイ ３ａ〜３ｄ Ｘデコーダ ４ａ〜４ｄ Ｙスイッチ回路 ５ａ〜５ｄ センス増幅回路 ９ａ〜９ｄ Ｙスイッチ・センス増幅回路 ２１ａ〜２１ｄ，２２ａ〜２２ｄ 冗長セル列 ６１ａ〜６１ｄ，６２ａ〜６２ｇ 冗長セル列選択回
路 ７１ａ〜７１ｄ，７２ａ〜７２ｄ 冗長セル行 ８１ａ〜８１ｄ，８２，８２ａ〜８２ｄ 冗長セル行
選択回路 ６２１，８２１ アドレス記憶・選択回路 Ｆ１１，Ｆ１２，〜Ｆｎ１，Ｆｎ２ ヒューズ Ｇ１〜Ｇ８，Ｇ１０ 論理ゲート ＩＶ１，ＩＶ２ インバータ Ｑ１０，Ｑ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２ トランジ
スタ
路 ７１ａ〜７１ｄ，７２ａ〜７２ｄ 冗長セル行 ８１ａ〜８１ｄ，８２，８２ａ〜８２ｄ 冗長セル行
選択回路 ６２１，８２１ アドレス記憶・選択回路 Ｆ１１，Ｆ１２，〜Ｆｎ１，Ｆｎ２ ヒューズ Ｇ１〜Ｇ８，Ｇ１０ 論理ゲート ＩＶ１，ＩＶ２ インバータ Ｑ１０，Ｑ１１，Ｑ１２〜Ｑｎ１，Ｑｎ２ トランジ
スタ
Claims (6)
- 【請求項１】 行方向，列方向に配置された複数のメモ
リセルをそれぞれ備え行アドレス信号，列アドレス信号
及びブロック選択信号に従って前記複数のメモリセルの
うちの所定のメモリセルを選択してデータの書込み，読
出しを行う複数のメモリセルアレイブロックと、これら
複数のメモリセルアレイブロックそれぞれと対応して設
けられ対応するメモリセルアレイブロック中に不良のメ
モリセルが存在するときこの不良のメモリセルが存在す
るメモリセル行と行単位で置換するための複数の第１及
び第２の冗長メモリセル行と、前記複数のメモリセルア
レイブロックそれぞれと対応して設けられ対応するメモ
リセルアレイブロック中に不良のメモリセルが存在する
ときこの不良のメモリセルが存在するメモリセル行のア
ドレスを記憶しておき前記行アドレス信号がこのアドレ
スを指定しかつ前記ブロック選択信号がこのメモリセル
アレイブロックを指定したときこのメモリセルアレイブ
ロック中の不良のメモリセルが存在するメモリセル行に
代って対応する第１の冗長メモリセル行を選択して置換
する複数の第１の冗長メモリセル行選択回路と、前記複
数のメモリセルアレイブロックを少なくとも２つずつの
グループに分けてこれらグループそれぞれと対応して設
けられ対応するグループ内のメモリセルアレイブロック
中に不良のメモリセルが存在するときこの不良のメモリ
セルが存在するメモリセル行のアドレスを記憶しておき
前記行アドレス信号がこのアドレスを指定したとき前記
ブロック選択信号が指定するメモリセルアレイブロック
の不良のメモリセルが存在するメモリセル行に代って対
応する第２の冗長メモリセル行を選択して置換する第２
の冗長メモリセル行選択回路とを有することを特徴とす
る半導体記憶装置。 - 【請求項２】 メモリセル行をメモリセル列とし、行単
位を列単位とし、冗長メモリセル行を冗長メモリセル列
とし、行アドレス信号を列アドレス信号とし、列アドレ
ス信号を行アドレス信号とし、冗長メモリセル行選択回
路を冗長メモリセル列選択回路とした請求項１記載の半
導体記憶装置。 - 【請求項３】 複数のメモリセルアレイブロック全体を
１つのグループとした請求項１または請求項２記載の半
導体記憶装置。 - 【請求項４】 第１及び第２の冗長メモリセル行選択回
路内のアドレス記憶回路を、行アドレス信号の構成ビッ
トそれぞれと対応する複数のヒューズ素子を備えこれら
複数のヒューズ素子の切断，非切断によって対応するメ
モリセルアレイブロックの不良のメモリセルが存在する
メモリセル行のアドレスを記憶する回路とした請求項１
記載の半導体記憶装置。 - 【請求項５】 第１の冗長メモリセル行選択回路を、行
アドレス信号の各構成ビットのレベル反転信号及び非反
転信号それぞれと対応して設けられ一端を共通接続する
複数の第１のヒューズ素子と、ゲートを前記行アドレス
信号の各構成ビットのレベル反転信号及び非反転信号そ
れぞれと対応して接続しソースを基準電位点に共通接続
しドレインを前記複数の第１のヒューズ素子の他端と対
応接続する複数の第１のトランジスタと、所定のタイミ
ングで前記複数の第１のヒューズ素子の一端をプリチャ
ージする第１のプリチャージ用のトランジスタと、ブロ
ック選択信号に従って前記複数の第１のヒューズ素子の
一端のレベルを出力端に伝達して対応する第１の冗長メ
モリセル行を選択する第１の論理ゲートとを備えた回路
とし、第２の冗長メモリセル行選択回路を、前記行アド
レス信号の各構成ビットのレベル反転信号及び非反転信
号それぞれと対応して設けられ一端を共通接続する複数
の第２のヒューズ素子と、ゲートを前記行アドレス信号
の各構成ビットのレベル反転信号及び非反転信号それぞ
れと対応して接続しゲートを基準電位点に共通接続しド
レインを前記複数の第２のヒューズ素子の他端と対応接
続する複数の第２のトランジスタと、所定のタイミング
で前記複数の第２のヒューズ素子の一端をプリチャージ
する第２のプリチャージ用のトランジスタと、対応する
グループ内の複数のメモリセルアレイブロックそれぞれ
と対応して設けられ対応するメモリセルアレイブロック
のブロック選択信号に従って前記複数の第２のヒューズ
素子の一端のレベルを伝達して対応する第２の冗長メモ
リセル行を選択する複数の第２の論理ゲートとを備えた
回路とした請求項４記載の半導体記憶装置。 - 【請求項６】 メモリセル行をメモリセル列とし、冗長
メモリセル行を冗長メモリセル列とし、冗長メモリセル
行選択回路を冗長メモリセル列選択回路とし、行アドレ
ス信号を列アドレス信号とし、列アドレス信号を行アド
レス信号とし、行単位を列単位とした請求項５記載の半
導体記憶装置。
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| A02 | Decision of refusal |
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