KR101177968B1 - 고집적 반도체 장치를 위한 퓨즈 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치 내 적용될 수 있도록 공정 마진의 확보가 어려운 패턴 형태(예를 들어, 구부러진 형태 혹은 사선 형태)를 사용하지 않고 직선 형태의 막대 패턴만을 사용하여 구현한 퓨즈를 포함하는 반도체 장치를 제공한다. 본 발명의 일 실시예에 따른 반도체 장치 내에 포함된 퓨즈 블록은 라인 형태의 다수의 블로잉 영역 및 다수의 블로잉 영역을 전기적으로 연결하며 구부러지지 않은 막대 형태를 가지는 공통 연결부를 포함한다.
반도체, 퓨즈, 뱅크 어드레스

Description

고집적 반도체 장치를 위한 퓨즈{FUSE FOR USE IN HIGH-INTEGRATED SEMICONDUCTOR DEVICE}
본 발명은 고집적 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다.
퓨즈가 사용되는 리던던시 회로에 대해 간단히 살펴본다. 리던던시 회로는 반도체 기억 장치 내 포함된 수많은 미세 단위셀 중 어느 한개의 단위셀에 결함이 발생할 경우 반도체 기억 장치는 제구실을 하지 못하게 되어 불량품으로 처리되는 것을 막기 위한 것이다. 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 불구하고 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이기 때문에, 반도체 메모리 소자의 제조시 특정영역의 단위셀에 불량이 발생할 경우 이것을 대체하기 위한 예비 셀을 만들어 두었다가 불량이 발생된 셀이 위치하는 컬럼이나 로오 라인을 새로운 컬럼이나 로오 라인으로 교체하여 사용할 수 있도록 한 것이 리던던시 회로다.
반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 불량인 단위셀의 주소를 저장하기 위해 가장 흔히 사용되는 것이 퓨즈이다. 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버 리는데, 이러한 퓨즈 블로잉(fuse blowing)을 통해 불량인 단위셀의 주소를 저장할 수 있다.
반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다.
도 1a 및 도 1b는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 회로도와 평면도이다.
도 1a를 참조하면, 제 1 및 제 2 퓨즈 블록(100, 150) 각각은 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된 다수의 퓨즈(F1~F4), 전원 전압(VDD)과 접지 전압(VSS)의 연결을 제어하기 위한 스위칭 소자(PT, NT), 및 퓨즈(F1~F4)의 상태에 따라 전류가 흐르도록 퓨즈 제어신호(<B~E> 혹은 <2~5>)에 의해 제어되는 제어부(N1~N4)를 포함한다. 만약, 퓨즈 블록(100, 150)을 리던던시 회로에 사용하는 경우에는 서로 다른 뱅크에 있는 단위셀의 주소를 저장하기 위한 용도로 사용된다.
회로도를 참조하여 제 1 및 제 2 퓨즈 블록(100, 150) 내 퓨즈(F1~F4)의 상태를 확인하기 위한 동작을 간단히 살펴본다. 제 1 퓨즈 블록(100) 내 제 1 퓨즈(F1)이 블로잉되었는지 판단하기 위해서는 제 1 퓨즈(F1)에 대응하는 제 1 퓨즈 제어신호(<B>)를 활성화시켜 제 1 제어부(N1)를 통해 전류가 흐를 수 있도록 하고 그외 퓨즈 제어신호(<C~E>)는 비활성화시켜 제 1 퓨즈(F1)가 형성된 경로를 제외한 다른 경로에서 전류가 흐르는 것을 차단한다. 이후, 스위칭 소자(PT, NT)를 활성화시켜 전원 전압(VDD)과 접지 전압(VSS)을 퓨즈와 연결한다. 만약, 제 1 퓨즈(F1)가 블로잉되었다면 제 1 퓨즈 블록(100) 내에 전류가 흐르지 않을 것이고, 그렇지 않다면 제 1 퓨즈 블록(100) 내에 전류가 흐른다. 이러한 방법을 통해, 제 1 퓨즈(F1)의 블로잉 여부를 판단할 수 있다.
각각의 퓨즈 블록(100, 150)에 포함된 4개의 퓨즈는 두 개씩 짝을 지어 Y자 형태의 퓨즈 패턴을 형성하게 된다. 구체적으로, 제 1 퓨즈 블록(100)은 이웃한 두 개의 퓨즈로 구성되는 제 1 및 제 2 퓨즈쌍(110, 120), 제 2 퓨즈 블록(150)은 제 3 및 제 4 퓨즈쌍(160, 170)을 포함한다.
도 1b를 참조하면, 도 1a에 설명된 제 1 및 제 2 퓨즈 블록(100, 150) 각각에 포함된 제 1 ~ 제 4 퓨즈쌍(110, 120, 160, 170)은 나란히 형성되어 있지 않고 Y자 패턴이 엊갈린 형태로 배열되어 있다. 이러한 패턴의 형태와 배열은 퓨즈가 형 성되는 영역을 줄일 수 있는 데 도움이 된다. 하지만, 반도체 장치의 집적도가 높아지면서 패터닝 기술의 한계로 인해 Y자 패턴 중 두 갈래가 이어지는 부위에 사선 형태의 패턴을 형성하는 것이 어려워지고 있다.
도 2는 도 1에 도시된 퓨즈의 문제점을 설명하기 위한 사진도이다.
도시된 바와 같이, 서로 엊갈리 형태로 배열된 다수의 퓨즈가 형성되어 있으나, 각각의 Y자 패턴의 퓨즈를 살펴보면 퓨즈 중심의 사선 형태의 패턴이 일부 손상된 것을 볼 수 있다.
구체적으로 살펴보면, 도전 물질의 증착 후 Y자 패턴의 퓨즈를 형성하기 위해 패터닝하는 경우, 직선 형태의 패턴의 경우 공정 마진의 확보가 쉬워 설계된 패턴의 폭을 구현하는 것이 가능하지만, 사선 형태의 패턴의 경우 패턴의 폭을 확보하기 위해 노광 시간을 늘릴 경우 이웃한 패턴들과 연결될 우려가 있다. 이러한 공정 마진상의 문제로 인해, 사선 방향의 패턴은 마스크를 사용한 노광 공정시 직선 형태의 패턴과 달리 패턴의 폭이 가늘어지기 쉽다. 퓨즈의 패턴 폭이 가늘어지는 경우 퓨즈의 저항이 증가하는데, 퓨즈가 끊어지지 않았음에도 불구하고 높은 저항으로 인해 흐르는 전류가 감지되지 않을 경우 반도체 장치는 오동작을 하게 된다.
나아가, 집적도가 높아질수록 공정 마진이 줄어들고 환경이 악화되면서 사선 방향의 패턴의 폭이 가늘어지는 현상을 넘어 끊어지는 현상이 발생할 수 있다. 만약, 퓨즈 내 사선 형태의 패턴이 끊어지는 경우, 직선 형태의 패턴에서 블로잉되는 것과 상관없이 퓨즈는 그 기능을 상실하게 된다. 특히, 반도체 기억 장치 내 리던던시 회로에 사용된 퓨즈가 끊어지는 경우, 반도체 기억 장치는 결함있는 단위셀의 주소를 정확히 기억할 수 없게되어 결함있는 단위셀을 복구할 수 없게된다. 이 경우, 반도체 기억 장치의 수율을 크게 저하된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 적용될 수 있도록 공정 마진의 확보가 어려운 패턴 형태(예를 들어, 구부러진 형태 혹은 사선 형태)를 사용하지 않고 직선 형태의 막대 패턴만을 사용하여 퓨즈를 구현함으로써, 반도체 장치의 형성 과정에서 발생할 수 있는 결함을 방지하여 동작의 신뢰성을 높일 수 있는 퓨즈를 제공한다.
본 발명은 라인 형태의 다수의 블로잉 영역 및 상기 다수의 블로잉 영역을 전기적으로 연결하며 구부러지지 않은 막대 형태를 가지는 공통 연결부를 포함하는 퓨즈 블록을 제공한다.
바람직하게는, 상기 다수의 블로잉 영역은 서로 다른 복수의 단자 및 서로 다른 레벨의 복수의 전압 중 하나에 각각 연결되어 있는 것을 특징으로 한다.
바람직하게는, 상기 다수의 블로잉 영역은 제 1 전압과 연결되는 복수의 제 1 연결부 및 제 2 전압과 연결된 복수의 제 2 연결부를 포함하며, 상기 제 1 연결부가 N개인 경우 상기 제 2 연결부의 수는 1개 이상 N/2개 이하인 것을 특징으로 한다. 이때, N은 짝수인 자연수이다.
또한, 본 발명은 다수의 퓨즈가 연결되어 있는 퓨즈 블록, 퓨즈 블록에 포함된 상기 다수의 퓨즈에 흐르는 전류를 제어하는 제어부 및 상기 퓨즈 블록의 출력을 뱅크 어드레스에 대응하여 출력하기 위한 판별부를 포함하는 반도체 장치를 제 공한다.
바람직하게는, 상기 퓨즈 블록은 제 1 전압과 연결되며 블로잉 영역을 각각 포함하는 다수의 제 1 연결부, 제 2 전압과 연결된 다수의 제 2 연결부 및 상기 다수의 제 1 연결부와 상기 다수의 제 2 연결부를 연결하는 막대 형태의 공통 연결부를 포함한다.
바람직하게는, 상기 제 1 연결부가 N개인 경우, 상기 제 2 연결부의 수는 1개 이상 N/2개 이하인 것을 특징으로 하며, 여기서 N은 짝수인 자연수이다.
바람직하게는, 상기 퓨즈 블록은 제 1 제어신호에 대응하여 상기 제 1 전압을 공급하기 위한 제 1 공급부 및 제 2 제어신호에 대응하여 상기 제 2 전압을 공급하기 위한 제 2 공급부를 더 포함한다.
바람직하게는, 상기 제 1 전압은 접지 전압이고, 상기 제 2 전압은 전원 전압인 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 블록은 이웃한 두 개의 뱅크 내 포함된 단위셀의 어드레스의 1 비트를 기억하는 것을 특징으로 한다.
바람직하게는, 상기 판별부는 상기 퓨즈 블록의 출력과 뱅크 어드레스을 입력받는 논리곱 게이트를 포함한다.
본 발명은 고집적 반도체 장치 내 퓨즈를 형성하는 과정에 있어서 추가되는 공정없이 패턴 형태만을 변경하여 공정 마진을 확보하고 제조 과정에서의 결함 발생을 억제할 수 있게됨으로써 반도체 장치의 동작 신뢰성을 확보할 수 있는 장점이 있다.
또한, 본 발명에 따라 형성되는 퓨즈 박스는 막대 패턴으로 형성됨에 따라 제조 과정이 용이하여 제품의 개발/생산 비용을 줄일 수 있다.
본 발명은 고집적 반도체 장치에 포함되며 서로 다른 복수의 단자 및 서로 다른 레벨의 복수의 전압을 선택적으로 연결하기 위한 퓨즈 블록의 공정 마진을 증가시켜 반도체 장치의 동작 신뢰성을 높이기 위한 것으로, 반도체 기억 장치에서 결함있는 단위셀의 주소를 기억하기 위한 리던던시 회로에 포함된 퓨즈 블록을 일례로 설명한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 회로도와 평면도이다.
도 3a를 참조하면, 제 1 및 제 2 퓨즈 블록(300, 350) 각각은 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된 다수의 퓨즈(F1~F4), 전원 전압(VDD)과 접지 전압(VSS)의 연결을 제 1 제어신호(CTRL1) 및 제 2 제어신호(CTRL2)에 따라 제어하기 위한 스위칭 소자(PT, NT), 및 퓨즈(F1~F4)의 상태에 따라 전류가 흐르도록 퓨즈 제어신호(<B~E> 혹은 <2~5>)에 의해 제어되는 제어부(N1~N4), 다수의 퓨즈(F1~F4)의 출력을 뱅크 어드레스(Bank_Address)에 대응하여 출력하기 위한 판별부(330, 380)를 포함한다. 종래와 같이 제 1 및 제 2 퓨즈 블록(300, 350) 각각은 두 개의 퓨즈쌍(310 및 320, 360 및 370)을 포함하고 있다. 여기서, 제 1 및 제 2 퓨즈 블록(300, 350)은 서로 다른 뱅크에 있는 단위셀의 주소를 저장하기 위한 용도로 리던던시 회로에 사용되는 것을 일례로 들어 설명한다.
회로도를 참조하여 제 1 및 제 2 퓨즈 블록(300, 350) 내 퓨즈(F1~F4)의 상태를 확인하기 위한 동작을 간단히 살펴본다. 제 1 퓨즈 블록(300) 내 제 1 퓨즈(F1)이 블로잉되었는지 판단하기 위해서는 제 1 퓨즈(F1)에 대응하는 제 1 퓨즈 제어신호(<B>)를 활성화시켜 제 1 제어부(N1)를 통해 전류가 흐를 수 있도록 하고 그외 퓨즈 제어신호(<C~E>)는 비활성화시켜 제 1 퓨즈(F1)가 형성된 경로를 제외한 다른 경로에서 전류가 흐르는 것을 차단한다. 이후, 스위칭 소자(PT, NT)를 활성화시켜 전원 전압(VDD)과 접지 전압(VSS)을 퓨즈와 연결한다. 만약, 제 1 퓨즈(F1)가 블로잉되었다면 제 1 퓨즈 블록(300) 내에 전류가 흐르지 않을 것이고, 그렇지 않다면 제 1 퓨즈 블록(300) 내에 전류가 흐른다. 이러한 방법을 통해, 제 1 퓨즈(F1)의 블로잉 여부를 판단할 수 있다. 이후, 판별부(330, 380)는 제 1 퓨즈(F1)의 블로잉 여부에 따라 흐르는 전류에 의한 출력값과 뱅크 어드레스(Bank_Address)의 논리값과 논리곱 연산을 한 후 출력한다.
도 3b를 참조하면, 도 3a에 설명된 두 개의 퓨즈 블록(300, 350) 내 다수의 퓨즈(F1~F4)는 각각이 나란히 형성되어 있지 않고, 여러개의 퓨즈의 중심부가 연결되어 마치 하나의 퓨즈 블록 형태로 제조되어 있다. 구체적으로 살펴보면, 퓨즈 블록(300)는 전원 전압(VDD)인 제 1 전압과 연결되며 블로잉 영역(퓨즈, F1~F4)을 각각 포함하는 다수의 제 1 연결부(304), 접지 전압(VSS)인 제 2 전압과 연결되는 다수의 제 2 연결부(306) 및 다수의 제 1 연결부(304)와 다수의 제 2 연결부(306)를 연결하는 막대(bar) 형태의 공통 연결부(308)로 구성되어 있다.
종래의 일정한 Y자 패턴이 교번적으로 배열된 구조와는 달리, 본 발명의 일 실시예에 따른 두 개의 퓨즈 블록(300, 350)은 공통 연결부(308)를 통해 연결되어 있어서, 두 개의 퓨즈 블록(300, 350) 내 포함된 8개의 퓨즈가 모두 전기적으로 연결되어 있음을 알 수 있다. 이러한 공통 연결부(308)로 인하여, 본 발명의 따라 제조된 퓨즈 블록은 종래의 Y자 패턴의 퓨즈를 형성할 때 발생할 수 있는 사선 방향의 패턴의 폭이 가늘어지는 현상이나 사선 방향의 패턴이 끊어지는 현상을 방지할 수 있는 특징이 있다. 따라서, 퓨즈 블록의 형성 시 공정 오차 등으로 인한 저항의 증가나 결함 등을 사전에 방지할 수 있어 퓨즈(F1~F4)를 이용한 반도체 장치의 복구율(FTA, Fixed To Attemption)을 향상시킬 수 있다.
도 3b에는 도 3a에 도시된 제 1 및 제 2 퓨즈 블록(300, 350)의 중심부를 연결하여 막대 형태로 형성한 퓨즈 블록을 설명하고 있지만, 본 발명의 다른 실시예에서는 퓨즈 블록(300)의 구성이나 형태를 변경하는 것이 가능하다. 예를 들어, 다수의 제 1 연결부(304)와 다수의 제 2 연결부(306) 사이의 퓨즈 블로잉으로 인해 확보되어야 하는 최소 간격만큼 이격된 상태에서 공통 연결부(308)의 양측에 연결된 다수의 제 1 연결부(304)와 다수의 제 2 연결부(306)를 어긋나지 않게 나란히 정렬시켜 형성할 수 있다. 또한, 블로잉 영역이 포함되지 않은 제 2 연결부(306)의 수를 줄이는 것도 가능하다. 도 3b에는 제 1 연결부(304)가 8개이고 제 2 연결부(306)가 4개이므로 2:1의 비율를 보이고 있지만 이는 하나의 예에 불과하며, 본 발명의 다른 실시예에서는 제 2 연결부(306)가 2개만 포함될 수도 있다. 즉, 본 발명의 실시예에서는 하나의 퓨즈 블록(300)에 블로잉 영역을 포함하는 제 1 연결부(304)가 N개(N은 짝수인 자연수)인 경우 블로잉 영역을 포함하지 않은 제 2 연결부(306)의 수는 1개 이상 N/2개 이하로 구성된다.
도 4는 도 3에 도시된 퓨즈를 사용하는 반도체 장치의 예를 설명하기 위한 개념도이다.
도시된 바와 같이, 반도체 장치는 다수의 뱅크 블록(410, 420, 430, 440)을 포함하고 있으며, 각각의 뱅크 블록(410)에는 8개의 뱅크(Bank_0~Bank_7)와 4개의 퓨즈 회로(400A, 400B, 400C, 400D)이 포함되어 있다. 각각의 퓨즈 회로(400A)은 8개의 뱅크(Bank_0~Bank_7) 중 이웃한 두 개의 뱅크(Bank_4, Bank_0)내에 포함된 결함있는 단위셀의 주소를 기억할 수 있도록 설계되어 있다. 퓨즈 회로(400A)에는 16개의 퓨즈 블록(F0~F15)이 포함되어 있으며, 각각의 퓨즈 블록(F0~F15)은 도 3a 및 도 3b에 도시된 퓨즈 블록(300)과 동등한 구조를 가진다. 즉, 결함있는 단위셀의 주소가 16비트 어드레스로 구성된 경우, 도 3b에 도시된 퓨즈 블록은 이웃한 두 개의 뱅크 내 포함된 결함있는 단위셀의 어드레스의 1 비트를 기억하고, 별도로 포함된 판별부를 통해 어느 뱅크에 위치한 단위셀이 결함있는지를 판별한다. 이때, 단위셀의 주소인 16비트 어드레스에는 3비트의 뱅크 어드레스, 3비트의 셀 블록 어드레스, 7비트의 컬럼 어드레스 등을 포함할 수 있으며, 어드레스의 비트 수와 반도체 장치 내 포함되는 퓨즈 블록의 수는 반도체 장치의 스펙에 따라 변경된다.
전술한 바와 같이, 본 발명은 고집적 반도체 장치 내 퓨즈를 형성하는 과정에 있어서 추가되는 공정없이 퓨즈 블록의 패턴 형태만을 변경하여 공정 마진을 확 보할 수 있고, 그에 따라 판별부와 같은 간단한 회로를 추가하여 정상적인 기능이 가능하도록 한다. 이를 통해, 본 발명은 제조 과정에서의 결함 발생을 억제할 수 있고 반도체 장치의 동작 신뢰성을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 회로도와 평면도.
도 2는 도 1에 도시된 퓨즈의 문제점을 설명하기 위한 사진도.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 회로도와 평면도.
도 4는 도 3에 도시된 퓨즈를 사용하는 반도체 장치의 예를 설명하기 위한 개념도.

Claims (10)

  1. 제 1 전압에 연결되며, 블로잉 영역을 각각 포함하는 복수의 제 1 연결부;
    제 2 전압에 연결되며, 상기 블로잉 영역을 포함하지 않는 복수의 제 2 연결부; 및
    상기 제 1 연결부와 상기 제 2 연결부를 전기적으로 연결하며 구부러지지 않은 막대 형태의 공통 연결부를 포함하며,
    상기 제 1 연결부와 상기 제 2 연결부는 상기 공통 연결부의 양측에 나란히 정렬되게 형성되는 것을 특징으로 하는 퓨즈 블록.
  2. 제1항에 있어서,
    상기 제 1 연결부와 상기 제 2 연결부는 서로 다른 레벨의 전압과 연결되는 것을 특징으로 하는 퓨즈 블록.
  3. 제1항에 있어서,
    상기 제 1 연결부가 N개인 경우, 상기 제 2 연결부의 수는 1개 이상 N/2개 이하인 것을 특징으로 하는 퓨즈 블록 (N은 짝수인 자연수).
  4. 다수의 퓨즈가 연결되어 있는 퓨즈 블록;
    퓨즈 블록에 포함된 상기 다수의 퓨즈에 흐르는 전류를 제어하는 제어부; 및
    상기 퓨즈 블록의 출력을 뱅크 어드레스에 대응하여 출력하기 위한 판별부를 포함하며,
    상기 퓨즈 블록은
    제 1 전압에 연결되며, 블로잉 영역을 각각 포함하는 복수의 제 1 연결부;
    제 2 전압에 연결되며, 상기 블로잉 영역을 포함하지 않는 복수의 제 2 연결부;
    상기 제 1 연결부와 상기 제 2 연결부를 전기적으로 연결하는 막대 형태의 공통 연결부를 포함하며,
    상기 제 1 연결부와 상기 제 2 연결부는 상기 공통 연결부의 양측에 나란히 정렬되게 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제 1 연결부와 상기 제 2 연결부는 서로 다른 레벨의 전압과 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제 1 연결부가 N개인 경우, 상기 제 2 연결부의 수는 1개 이상 N/2개 이하인 것을 특징으로 하는 반도체 장치 (N은 짝수인 자연수).
  7. 제5항에 있어서, 상기 퓨즈 블록은
    제 1 제어신호에 대응하여 상기 제 1 연결부에 제 1 전압을 공급하는 제 1 공급부; 및
    제 2 제어신호에 대응하여 상기 제 2 연결부에 제 2 전압을 공급하는 제 2 공급부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제 1 전압은 전원 전압(VDD)이고, 상기 제 2 전압은 접지 전압(VSS)인 것을 특징으로 하는 반도체 장치.
  9. 제4항에 있어서,
    상기 퓨즈 블록은 이웃한 두 개의 뱅크 내 포함된 단위셀의 어드레스의 1 비트를 기억하는 것을 특징으로 하는 반도체 장치.
  10. 제4항에 있어서,
    상기 판별부는 상기 퓨즈 블록의 출력과 뱅크 어드레스을 입력받는 논리곱 게이트를 포함하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8254191B2 (en) 2008-10-30 2012-08-28 Micron Technology, Inc. Switched interface stacked-die memory architecture
JP2012160538A (ja) * 2011-01-31 2012-08-23 Elpida Memory Inc 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021282A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153399A (ja) * 1994-11-29 1996-06-11 Nec Corp 半導体記憶装置
US5844296A (en) * 1996-09-20 1998-12-01 Mosel Vitelic Corporation Space saving laser programmable fuse layout
US6008523A (en) * 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
US6577156B2 (en) * 2000-12-05 2003-06-10 International Business Machines Corporation Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox
US6861739B1 (en) * 2001-05-15 2005-03-01 Lsi Logic Corporation Minimum metal consumption power distribution network on a bonded die
DE10231206B4 (de) * 2002-07-10 2014-10-30 Qimonda Ag Halbleitervorrichtung
JP4240983B2 (ja) * 2002-10-07 2009-03-18 沖電気工業株式会社 入力ピン容量の設定方法
JP4511211B2 (ja) * 2004-02-12 2010-07-28 ルネサスエレクトロニクス株式会社 半導体装置
US7098721B2 (en) * 2004-09-01 2006-08-29 International Business Machines Corporation Low voltage programmable eFuse with differential sensing scheme
US7232711B2 (en) * 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
KR20080029696A (ko) 2006-09-29 2008-04-03 주식회사 하이닉스반도체 리던던시 회로를 구비한 반도체 메모리 장치
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
JP2009170903A (ja) * 2008-01-16 2009-07-30 Hynix Semiconductor Inc 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造
KR101062740B1 (ko) * 2008-12-26 2011-09-06 주식회사 하이닉스반도체 퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021282A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc 半導体装置

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