KR100611396B1 - 반도체 소자의 퓨즈 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈에 관한 것으로, 특히 반도체 기판의 절연막 상부에 형성되며 퓨즈를 구성하는 도전 라인이 ' ㄷ'자 형태를 갖거나 인버스 ' ㄷ'자 형태를 갖는다. 그러므로 본 발명의 퓨즈는 '－'의 바 형태를 갖는 도전 라인 대신에 ' ㄷ'자 형태 또는 인버스 ' ㄷ'자 형태를 갖는 도전 라인으로 설계 변경함으로써 퓨즈 사이의 간격을 최대한 축소할 수 있을 뿐만 아니라 바 형태의 퓨즈 어레이보다 어레이 개수를 증가시킬 수 있다.
퓨즈, ' ㄷ'자 형태, 인버스 ' ㄷ'자 형태, 퓨즈 간격
Description
도 1은 종래 기술에 의한 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도,
도 2는 본 발명의 제 1실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도,
도 3은 본 발명의 제 2실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도,
도 4는 본 발명의 제 3실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도,
도 5는 본 발명에 따른 퓨즈가 형성된 반도체 소자의 구조물의 일 예를 나타낸 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 층간 절연막
102 : 퓨즈
104 : 레이저 빔으로 퓨즈를 끊어버리는 부분
106 : 퓨즈 링크
108 : 퓨즈 간격
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 리페어 공정시 사용되는 퓨즈에 관한 것이다.
DRAM(Dynamic Random Access Memory)등의 반도체 메모리소자는 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 불량 메모리 셀들은 리페어(repair) 과정을 통해 칩 제조시에 미리 만들어둔 리던던시 셀들로 교체함으로써 실제 칩은 동작상에 아무런 영향이 없도록 하고 있으며, 이러한 방법을 이용함으로써 제조된 칩의 수율을 높이고 있다.
리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다. 이 프로그램의 방식 중 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데 이렇게 레이저에 의해 끊어지는 배선을 퓨즈라고 하고 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
일반적으로 퓨즈는 별도의 제조 공정으로 형성할 수도 있으나, 메모리 셀의 제조 공정시 제1도프트 폴리실리콘층의 워드 라인 또는 제2도프트 폴리실리콘층의 비트 라인 형성시 함께 동일한 폴리실리콘층으로 형성할 수 있다. 최근에는 반도체 메모리 소자의 집적도 및 속도를 증가시키기 위하여 퓨즈 물질을 폴리실리콘 대 신에 금속 물질로 대체하고 있다.
도 1은 종래 기술에 의한 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도이다. 도 1을 참조하면, 종래 기술에 의한 퓨즈(12)는 앞서 설명한 바와 같이 워드 라인, 비트 라인, 또는 금속 배선 공정시 반도체 기판 또는 층간 절연막(10) 상부에 단일층의 도전 라인(도프트 폴리실리콘 혹은 금속)으로 형성된다. 이때 미설명된 도면 부호 14는 퓨즈(12) 사이의 간격을 나타내며 도면 부호 16은 퓨즈 박스를 나타낸 것이다.
일반적으로 퓨즈(12)의 폭이 0.8㎛일 경우 레이저 빔을 이용한 퓨즈의 리페어 공정시 안정성을 확보하기 위하여 퓨즈(12) 사이의 간격(14)을 약 2배, 1.6㎛로 하는 것이 바람직하다.
그런데 종래 퓨즈(12)는 '－'의 바(bar) 형태를 갖는 도전 라인으로 구성되며 일렬로 배열된 어레이 구조를 갖기 때문에 반도체 소자가 집적화될수록 퓨즈 간격(14)또한 축소되어야만 한다. 하지만 바 형태의 퓨즈 어레이는 퓨즈 간격이 축소될수록 레이저 빔의 조사 영역또한 작아지므로 일렬로 배열된 퓨즈 사이의 좁은 간격에 의해 리페어 대상이 아닌 원하지 않는 인접된 퓨즈가 레이저 빔에 의해 끊어져 버리게 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 퓨즈를 구성하는 도전 라인을 ' ㄷ'자 형태로 함으로써 반도체 소자가 집적화될수록 레 이저 빔의 조사 영역에 대해 퓨즈 간격을 최대한 축소할 수 있는 반도체 소자의 퓨즈를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 퓨즈에 있어서, 반도체 기판의 절연막 상부에 형성되며 퓨즈를 구성하는 도전 라인이 ' ㄷ'자 형태를 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 다른 퓨즈는 반도체 기판의 절연막 상부에 형성되며 퓨즈를 구성하는 도전 라인이 인버스 ' ㄷ'자 형태를 갖는 것을 특징으로 한다.
그러므로 본 발명에 따른 반도체 소자의 퓨즈는 '－'의 바 형태를 갖는 도전 라인 대신에 ' ㄷ'자 형태 또는 인버스 'ㄷ'자 형태를 갖는 도전 라인으로 형성함으로써 레이저 빔의 조사 영역에 대해 퓨즈 간격을 최대한 축소할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
도 2는 본 발명의 제 1실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도이다.
도 2를 참조하여 본 발명의 제 1실시예에 따른 반도체 소자의 퓨즈 어레이를 간략이 기술하면, 퓨즈(202)는 퓨즈 박스 영역에 해당하는 반도체 기판 또는 층간 절연막(200) 상부에 형성된 'ㄷ'자 형태의 도전 라인으로 이루어진다. 이때 본 실시예의 퓨즈는 인버스(inverse) 'ㄷ'자 형태의 도전 라인으로 형성될 수도 있다.
도 2에서 본 발명의 제 1실시예에 따른 퓨즈 어레이는 퓨즈 박스 영역에 해당하는 반도체 기판 또는 층간 절연막(200) 상부의 좌측 부분에 일정 간격을 두고 배열된 'ㄷ'자 형태의 도전 라인으로 이루어진 퓨즈들(202)과, 우측 부분에 일정 간격을 두고 배열된 인버스 'ㄷ'자 형태의 도전 라인으로 이루어진 다른 퓨즈들(202)로 구성된다.
본 발명의 퓨즈(202)를 구성하는 도전 라인은 도프트 폴리실리콘 혹은 금속으로 형성된다.
그러므로 본 발명의 제 1실시예에 따른 퓨즈 어레이를 구성하는 반도체 소자의 퓨즈(202)는 종래 '－'의 바 형태를 갖는 도전 라인 대신에 ' ㄷ'자 형태 또는 인버스 ' ㄷ'자 형태를 갖는 도전 라인으로 설계 변경함으로써 퓨즈 사이의 간격을 최대한 축소할 수 있을 뿐만 아니라 바 형태의 퓨즈 어레이보다 어레이 개수를 증가시킬 수 있다.
도 3은 본 발명의 제 2실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도이다. 도 3을 참조하면, 본 발명의 제 2실시예에 따른 반도체 소자의 퓨즈 어레이를 구성하는 퓨즈(102)는 반도체 기판 또는 층간 절연막(100) 상부에 형성된 'ㄷ'자 형태의 도전 라인으로 이루어지는데, 이때 퓨즈(102)의 도전 라인에서 중간 연결 부분이 라운딩된 구조를 갖는다.
본 실시예의 퓨즈 의 다른 형태는 인버스 'ㄷ'자 형태의 도전 라인에서 중간 연결 부분이 라운딩된 구조이다.
도 3에서 본 발명의 제 2실시예에 따른 퓨즈 어레이는 퓨즈 박스에 해당하는 반도체 기판 또는 층간 절연막(100) 상부의 좌측 부분에 일정 간격을 두고 배열되며 중간 연결 부분이 라운딩된 'ㄷ'자 형태의 도전 라인으로 이루어진 퓨즈들(102)과, 우측 부분에 일정 간격을 두고 배열되며 중간 연결 부분이 라운딩된 인버스 'ㄷ'자 형태의 도전 라인으로 이루어진 다른 퓨즈들(102)로 구성된다. 그리고 미설명된 도면 부호 104는 레이저 빔에 의해 퓨즈의 도전 라인을 끊어버리는 부분을 나타낸다. 도면 부호 106은 퓨즈 링크(fuse link)를, 그리고 도면 부호 108은 퓨즈 간격을 나타낸다.
또한 본 발명의 제 2실시예에 따른 퓨즈 어레이는 좌측 및 우측 퓨즈들(102)이 서로 대칭적으로 배치된다.
도 4는 본 발명의 제 3실시예에 따른 반도체 소자의 퓨즈 어레이를 나타낸 레이아웃도이다. 도 4를 참조하면, 본 발명의 제 3실시예에 따른 반도체 소자의 퓨즈 어레이를 구성하는 퓨즈(102) 역시 도 3의 제 2실시예와 마찬가지로 반도체 기판 또는 층간 절연막(100) 상부에 형성되며 중간 연결 부분이 라운딩된 'ㄷ'자 형태 또는 인버스 'ㄷ'자 형태의 도전 라인으로 이루어진다.
도 4에서 본 발명의 제 3실시예에 따른 퓨즈 어레이는 좌측 및 우측 퓨즈들(102)이 서로 비대칭적으로 배치된다.
그러므로 본 발명의 제 2 및 제 3실시예에 따른 퓨즈 어레이를 구성하는 반도체 소자의 퓨즈(102) 역시 종래 '－'의 바 형태를 갖는 도전 라인 대신에 중간 연결 부분이 라운딩된 ' ㄷ'자 형태 또는 인버스 ' ㄷ'자 형태를 갖는 도전 라인으로 설계 변경함으로써 퓨즈 사이의 간격을 최대한 축소할 수 있을 뿐만 아니라 바 형태의 퓨즈 어레이보다 어레이 개수를 증가시킬 수 있다.
이상 상술한 본 발명의 제 2 및 제 3실시예에서 퓨즈(102)를 구성하는 도전 라인은 도프트 폴리실리콘 혹은 금속으로 형성된다.
도 5는 본 발명에 따른 퓨즈가 형성된 반도체 소자의 구조물의 일 예를 나타낸 수직 단면도이다. 도 5를 참조하면, 본 발명에 따른 퓨즈가 형성된 반도체 소자이 구조물의 일 예는 반도체 기판 또는 절연막, 예컨대 층간 절연막(308) 상부에 'ㄷ'자 형태 또는 인버스 'ㄷ'자 형태의 도전 라인으로 이루어진 퓨즈들(310)이 형성되어 있다.
본 발명에서는 퓨즈(310)가 형성된 층간 절연막(308) 하부에 있는 층간 절연막들(300, 304) 사이에 일정 높이를 갖는 상호 접속막(interconnection layer)(302)을 추가 형성함으로써 이 상호 접속막(302)이 있는 부분과 없는 부분에 걸쳐 퓨즈(310)의 도전 라인이 배치되도록 함으로써 퓨즈(310)를 구성하는 'ㄷ'자 형태 또는 인버스 'ㄷ'자 형태의 도전 라인에서 서로 분리된 도전 라인이 단차를 갖게 된다.
이에 따라, 리페어 공정시 단차를 갖는 퓨즈(310)를 레이저 빔으로 도면 부 호 312와 같이 끊어버린다.
또한 본 발명에서는 'ㄷ'자 형태 또는 인버스 'ㄷ'자 형태의 도전 라인으로 이루어진 퓨즈(310)가 형성된 층간 절연막(304, 308) 사이에 버퍼막(306)을 추가함으로써 레이저 빔의 리페어 공정으로 퓨즈(310)를 끊어버릴 때 발생하는 손상을 최소화한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명의 퓨즈는 종래 '－'의 바 형태를 갖는 도전 라인 대신에 ' ㄷ'자 형태 또는 인버스 ' ㄷ'자 형태를 갖는 도전 라인으로 설계 변경함으로써 퓨즈 사이의 간격을 최대한 축소할 수 있을 뿐만 아니라 바 형태의 퓨즈 어레이보다 어레이 개수를 증가시킬 수 있다.
따라서 본 발명은 리페어 대상의 퓨즈가 아닌 원하지 않는 인접 퓨즈가 레이저 빔에 의해 끊어져 버리게 되는 리페어 공정의 제조 수율 저하를 막을 수 있다.
Claims (8)
- 반도체 소자의 퓨즈에 있어서,반도체 기판, 상기 반도체 기판 상에 형성되는 버퍼막, 상기 버퍼막 상에 형성되는 절연막, 상기 절연막 상부에 형성되며 상기 퓨즈를 구성하는 도전 라인이 ' ㄷ'자 형태를 가지고, 상기 퓨즈 도전 라인에서 중간 연결 부분이 라운딩 되어 있으며, 상기 퓨즈 도전 라인에서 서로 분리된 도전라인이 서로 일정 높이의 단차를 가지고 있으며, 상기 퓨즈는 일정 간격을 두고 좌측 및 우측에 좌우 대칭 또는 좌우 비대칭적으로 구성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 반도체 소자의 퓨즈에 있어서,반도체 기판, 상기 반도체 기판 상에 형성되는 버퍼막, 상기 버퍼막 상에 형성되는 절연막, 상기 절연막 상부에 형성되며 상기 퓨즈를 구성하는 도전 라인이 ' 인버스 'ㄷ'자 형태를 가지고, 상기 퓨즈 도전 라인에서 중간 연결 부분이 라운딩 되어 있으며, 상기 퓨즈 도전 라인에서 서로 분리된 도전라인이 서로 일정 높이의 단차를 가지고 있으며, 상기 퓨즈는 일정 간격을 두고 좌측 및 우측에 좌우 대칭 또는 좌우 비대칭적으로 구성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
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