JP2000040388A - 半導体メモリ装置とその作製方法 - Google Patents
半導体メモリ装置とその作製方法Info
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 信頼性があり、かつ確実にヒューズを切断で
きるヒューズ構造を有する半導体メモリ装置とその作製
方法を提供する。 【解決手段】 半導体メモリ装置は、半導体基板４０上
に形成された第１の絶縁膜４２とその上に形成された挿
入パッド３０と、その挿入パッド３０を覆う第２の絶縁
膜４３と、第２の絶縁膜４３と挿入パッド３０の上に形
成されたヒューズ１０ａ−１０ｄとそれらヒューズ１０
ａ−１０ｄの上に形成された第３の絶縁膜４４と、第３
の絶縁膜４４とヒューズ１０ａ−１０ｄとの上部に形成
された開口部４１とで構成され、この構造によると、ヒ
ューズ１０ａ−１０ｄの水平レベルが挿入パッド３０に
よって上昇するようになり、第３の絶縁膜４４の上面と
ヒューズ１０ａ−１０ｄとの間の距離が近くなるのでレ
ーザービームは全てのヒューズ１０ａ−１０ｄを確実に
切断することができる。
きるヒューズ構造を有する半導体メモリ装置とその作製
方法を提供する。 【解決手段】 半導体メモリ装置は、半導体基板４０上
に形成された第１の絶縁膜４２とその上に形成された挿
入パッド３０と、その挿入パッド３０を覆う第２の絶縁
膜４３と、第２の絶縁膜４３と挿入パッド３０の上に形
成されたヒューズ１０ａ−１０ｄとそれらヒューズ１０
ａ−１０ｄの上に形成された第３の絶縁膜４４と、第３
の絶縁膜４４とヒューズ１０ａ−１０ｄとの上部に形成
された開口部４１とで構成され、この構造によると、ヒ
ューズ１０ａ−１０ｄの水平レベルが挿入パッド３０に
よって上昇するようになり、第３の絶縁膜４４の上面と
ヒューズ１０ａ−１０ｄとの間の距離が近くなるのでレ
ーザービームは全てのヒューズ１０ａ−１０ｄを確実に
切断することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳しくは所定の動作モード時、欠陥メモリ
セルを代替するための複数のヒューズを有する半導体メ
モリ装置とその作製方法に関する。
に係り、より詳しくは所定の動作モード時、欠陥メモリ
セルを代替するための複数のヒューズを有する半導体メ
モリ装置とその作製方法に関する。
【０００２】
【従来の技術】近年、回路密度が高くなるにつれ、集積
回路メモリ装置の生産効率の向上が難しくなってきてい
る。メモリ装置の生産効率を向上させるためには２つの
方法がある。一つは、欠陥メモリセルを減少させるた
め、製造工程の質を向上させることである。もう一つ
は、メモリセルアレイの構造を変更することであり、メ
モリセルアレイの片側に冗長メモリ部を設けることであ
る。冗長メモリ部は、メモリセルアレイの欠陥部に対応
するアドレス情報を取得したときにアクセスされる。オ
ン−チップ論理回路は、各ヒューズを論理状態によって
開放または閉塞することにより、欠陥メモリセルのアド
レスを記憶するために使用される。
回路メモリ装置の生産効率の向上が難しくなってきてい
る。メモリ装置の生産効率を向上させるためには２つの
方法がある。一つは、欠陥メモリセルを減少させるた
め、製造工程の質を向上させることである。もう一つ
は、メモリセルアレイの構造を変更することであり、メ
モリセルアレイの片側に冗長メモリ部を設けることであ
る。冗長メモリ部は、メモリセルアレイの欠陥部に対応
するアドレス情報を取得したときにアクセスされる。オ
ン−チップ論理回路は、各ヒューズを論理状態によって
開放または閉塞することにより、欠陥メモリセルのアド
レスを記憶するために使用される。
【０００３】メモリ装置は、それぞれ別の動作モードで
設計される。動作モードの選択方法は、ヒューズ（選択
ヒューズ）を使用することである。一般にヒューズは、
メモリ冗長技術で使用される。その中でも、ポリシリコ
ンあるいはモリブデンシリサイド等からなるフィラメン
トヒューズは、ワイヤリング膜の一部としてフィールド
酸化膜上に形成される。
設計される。動作モードの選択方法は、ヒューズ（選択
ヒューズ）を使用することである。一般にヒューズは、
メモリ冗長技術で使用される。その中でも、ポリシリコ
ンあるいはモリブデンシリサイド等からなるフィラメン
トヒューズは、ワイヤリング膜の一部としてフィールド
酸化膜上に形成される。
【０００４】図３〜５に、従来の半導体メモリ装置にお
けるヒューズの配置を示す。図３は従来技術による半導
体メモリ装置のヒューズの配列を示した図、図４は図３
をＡ−Ａ’で切断した断面図である。図５もまた、図３
をＡ−Ａ’で切断した断面図である。図３に示すよう
に、複数のヒューズ１０ａ−１０ｄが互いに等間隙で配
置されており、ヒューズ窓２０が図４と図５に示す開口
部領域１１（又は１１’）を画成するように、構造物上
に設けられている。金属ラインＭはヒューズ領域に隣接
する周辺回路領域に配置される。ヒューズ窓２０は、他
の回路構成を制限し、ヒューズ切断時、絶縁膜１４（図
４及び図５）をレーザービームが通過できるようにす
る。図４及び図５に示すように、ヒューズ１０ａ−１０
ｄが形成された後、酸化膜１４及び窒化膜１６が所定の
厚さで除去され、それによって開口部１１（又は１
１’）が形成される。
けるヒューズの配置を示す。図３は従来技術による半導
体メモリ装置のヒューズの配列を示した図、図４は図３
をＡ−Ａ’で切断した断面図である。図５もまた、図３
をＡ−Ａ’で切断した断面図である。図３に示すよう
に、複数のヒューズ１０ａ−１０ｄが互いに等間隙で配
置されており、ヒューズ窓２０が図４と図５に示す開口
部領域１１（又は１１’）を画成するように、構造物上
に設けられている。金属ラインＭはヒューズ領域に隣接
する周辺回路領域に配置される。ヒューズ窓２０は、他
の回路構成を制限し、ヒューズ切断時、絶縁膜１４（図
４及び図５）をレーザービームが通過できるようにす
る。図４及び図５に示すように、ヒューズ１０ａ−１０
ｄが形成された後、酸化膜１４及び窒化膜１６が所定の
厚さで除去され、それによって開口部１１（又は１
１’）が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示すように、開口部領域１１のエッジ領域１１ａ及び１
１ｂは湾曲している。このため、ヒューズ１０ａ−１０
ｄは絶縁膜１４の上面に対して平行に配置されていな
い。例えば、絶縁膜１４上部表面からヒューズ１０ｂ及
び１０ｃまでの距離は、エッジ領域１１ａ及びエッジ領
域１１ｂ内に位置するヒューズ１０ａ及び１０ｄまでの
距離よりも短くなる。よって、エッジ領域１１ａ及びエ
ッジ領域１１ｂ内に位置するヒューズをレーザービーム
によって確実に切断することは困難である。
示すように、開口部領域１１のエッジ領域１１ａ及び１
１ｂは湾曲している。このため、ヒューズ１０ａ−１０
ｄは絶縁膜１４の上面に対して平行に配置されていな
い。例えば、絶縁膜１４上部表面からヒューズ１０ｂ及
び１０ｃまでの距離は、エッジ領域１１ａ及びエッジ領
域１１ｂ内に位置するヒューズ１０ａ及び１０ｄまでの
距離よりも短くなる。よって、エッジ領域１１ａ及びエ
ッジ領域１１ｂ内に位置するヒューズをレーザービーム
によって確実に切断することは困難である。
【０００６】上記問題点を解決するためには開口部領域
を大きくしなければならない。しかし、レイアウト面積
を広くすることはあまりよい解決策とは言えない。ま
た、チップ内のハード欠陥の透過率を高めるためには各
ヒューズ領域の幅を小さくして冗長容量をより大きくす
ることが望ましい。したがって、所定の冗長領域に、よ
り多くのヒューズを配置することが望ましい。よって、
ヒューズの大きさを変えずに開口部領域を大きくし、レ
イアウト面積を広くすることは望ましくないのである。
を大きくしなければならない。しかし、レイアウト面積
を広くすることはあまりよい解決策とは言えない。ま
た、チップ内のハード欠陥の透過率を高めるためには各
ヒューズ領域の幅を小さくして冗長容量をより大きくす
ることが望ましい。したがって、所定の冗長領域に、よ
り多くのヒューズを配置することが望ましい。よって、
ヒューズの大きさを変えずに開口部領域を大きくし、レ
イアウト面積を広くすることは望ましくないのである。
【０００７】本発明は上記事情に鑑みてなされたもの
で、信頼性があり、かつ確実にヒューズを切断できるヒ
ューズ構造を有する半導体メモリ装置とその作製方法を
提供することを目的とする。
で、信頼性があり、かつ確実にヒューズを切断できるヒ
ューズ構造を有する半導体メモリ装置とその作製方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板と半導体基板に形成された挿入
パッドと、挿入パッドの上部に位置するように形成され
た複数のヒューズと、複数のヒューズ上に形成された絶
縁膜と、複数のヒューズの上部に位置するように絶縁膜
上に形成された開口部とを具備した半導体メモリ装置と
して構成される。
するために、半導体基板と半導体基板に形成された挿入
パッドと、挿入パッドの上部に位置するように形成され
た複数のヒューズと、複数のヒューズ上に形成された絶
縁膜と、複数のヒューズの上部に位置するように絶縁膜
上に形成された開口部とを具備した半導体メモリ装置と
して構成される。
【０００９】また本発明の半導体メモリ装置は、半導体
基板と半導体基板上に形成された第１の絶縁膜と、第１
の絶縁膜上に形成された挿入パッドと、挿入パッドを覆
う第２の絶縁膜と、挿入パッドの上部に位置するように
第２の絶縁膜上に形成された複数のヒューズと、複数の
ヒューズ上に形成された第３の絶縁膜と、複数のヒュー
ズの上部に位置するように第３の絶縁膜の上部表面に形
成された開口部とを具備する。ここで、第３の絶縁膜の
厚さは、２０００Å〜３０００Åまでの範囲で形成され
る。
基板と半導体基板上に形成された第１の絶縁膜と、第１
の絶縁膜上に形成された挿入パッドと、挿入パッドを覆
う第２の絶縁膜と、挿入パッドの上部に位置するように
第２の絶縁膜上に形成された複数のヒューズと、複数の
ヒューズ上に形成された第３の絶縁膜と、複数のヒュー
ズの上部に位置するように第３の絶縁膜の上部表面に形
成された開口部とを具備する。ここで、第３の絶縁膜の
厚さは、２０００Å〜３０００Åまでの範囲で形成され
る。
【００１０】いずれの半導体メモリ装置も、挿入パッド
は電気的な導電物質で形成されている。
は電気的な導電物質で形成されている。
【００１１】さらに本発明の半導体メモリ装置は、基板
と基板上に形成された第１の絶縁膜と、トランジスタの
ゲート電極が形成されるときに第１の絶縁膜上に形成さ
れる導電膜パターンと、導電膜パターンを覆う第２の絶
縁膜と、ビット線が形成されるときに導電膜パターンの
上部に位置するように第２の絶縁膜上に形成される複数
のヒューズと、複数のヒューズ上に形成される第３の絶
縁膜と、複数のヒューズの上部に位置するように第３の
絶縁膜の上部に形成された開口部とを具備する。
と基板上に形成された第１の絶縁膜と、トランジスタの
ゲート電極が形成されるときに第１の絶縁膜上に形成さ
れる導電膜パターンと、導電膜パターンを覆う第２の絶
縁膜と、ビット線が形成されるときに導電膜パターンの
上部に位置するように第２の絶縁膜上に形成される複数
のヒューズと、複数のヒューズ上に形成される第３の絶
縁膜と、複数のヒューズの上部に位置するように第３の
絶縁膜の上部に形成された開口部とを具備する。
【００１２】さらに本発明の半導体メモリ装置の作製方
法は、半導体基板を提供し、半導体基板上に第１の絶縁
膜を形成し、第１の絶縁膜上に導電膜を形成し、導電膜
をパターニングして挿入パッドを形成し、挿入パッドを
覆うように第２の絶縁膜を形成し、挿入パッドの上部に
位置するように第２の絶縁膜上に複数のヒューズを形成
し、複数のヒューズ上に第３の絶縁膜を形成し、複数の
ヒューズの上部に位置するように第３の絶縁膜の上部表
面に開口部を形成する各ステップから構成される。
法は、半導体基板を提供し、半導体基板上に第１の絶縁
膜を形成し、第１の絶縁膜上に導電膜を形成し、導電膜
をパターニングして挿入パッドを形成し、挿入パッドを
覆うように第２の絶縁膜を形成し、挿入パッドの上部に
位置するように第２の絶縁膜上に複数のヒューズを形成
し、複数のヒューズ上に第３の絶縁膜を形成し、複数の
ヒューズの上部に位置するように第３の絶縁膜の上部表
面に開口部を形成する各ステップから構成される。
【００１３】
【発明の実施の形態】次に、図１〜２を参照して本発明
による半導体メモリ装置とその作製方法を詳細に説明す
る。
による半導体メモリ装置とその作製方法を詳細に説明す
る。
【００１４】図１に示すように、ポリシリコンで形成さ
れるヒューズ１０ａ−１０ｄは、互いに等間隙で配置さ
れている。ヒューズ１０ａ−１０ｄは、ビット線の形成
と同時に形成される。ヒューズ窓２０は、ヒューズ１０
ａ−１０ｄの上部に形成される露出領域を画成する。金
属ラインＭはヒューズ窓２０の両側に配置される。斜線
部分３０は、ヒューズ１０ａ−１０ｄの下部のポリシリ
コン導電膜パターンを示す。
れるヒューズ１０ａ−１０ｄは、互いに等間隙で配置さ
れている。ヒューズ１０ａ−１０ｄは、ビット線の形成
と同時に形成される。ヒューズ窓２０は、ヒューズ１０
ａ−１０ｄの上部に形成される露出領域を画成する。金
属ラインＭはヒューズ窓２０の両側に配置される。斜線
部分３０は、ヒューズ１０ａ−１０ｄの下部のポリシリ
コン導電膜パターンを示す。
【００１５】図２は、図１をＢ−Ｂ’で切断した場合の
切断図であり、フィ−ルド酸化膜４２が半導体基板４０
上に形成される。次に、第１のポリシリコン膜がフィー
ルド酸化膜４２上に挿入パッドとして形成される。第１
のポリシリコン膜は、第１ポリシリコンパターン（挿入
パッド）３０としてヒューズ１０ａ−１０ｄの下部に置
かれる。第１ポリシリコンパターン（挿入パッド）３０
は、チップ内に形成されるＭＯＳトランジスタのゲート
電極であるポリシリコン膜の形成と同時に形成される。
次に、絶縁膜４３が第１ポリシリコンパターン（挿入パ
ッド）３０上に蒸着される。続いて、第２のポリシリコ
ン膜が蒸着され、ヒューズ１０ａ−１０ｄが形成され
る。ポリシリコンで作られたヒューズ１０ａ−１０ｄ
は、ポリシリコンでビット線が形成する工程で形成す
る。ヒューズ１０ａ−１０ｄが形成された後、それら上
部には酸化膜４４と窒化膜４６とが順に蒸着される。窒
化膜４６を蒸着した後、エッチング工程によりヒューズ
１０ａ−１０ｄを覆っている絶縁膜４４、４６を露出さ
せて開口部領域４１を形成する。ヒューズ１０ａ−１０
ｄ上に形成される絶縁膜４４の厚さは、エッチング工程
後、２０００Å〜３０００Åになる。
切断図であり、フィ−ルド酸化膜４２が半導体基板４０
上に形成される。次に、第１のポリシリコン膜がフィー
ルド酸化膜４２上に挿入パッドとして形成される。第１
のポリシリコン膜は、第１ポリシリコンパターン（挿入
パッド）３０としてヒューズ１０ａ−１０ｄの下部に置
かれる。第１ポリシリコンパターン（挿入パッド）３０
は、チップ内に形成されるＭＯＳトランジスタのゲート
電極であるポリシリコン膜の形成と同時に形成される。
次に、絶縁膜４３が第１ポリシリコンパターン（挿入パ
ッド）３０上に蒸着される。続いて、第２のポリシリコ
ン膜が蒸着され、ヒューズ１０ａ−１０ｄが形成され
る。ポリシリコンで作られたヒューズ１０ａ−１０ｄ
は、ポリシリコンでビット線が形成する工程で形成す
る。ヒューズ１０ａ−１０ｄが形成された後、それら上
部には酸化膜４４と窒化膜４６とが順に蒸着される。窒
化膜４６を蒸着した後、エッチング工程によりヒューズ
１０ａ−１０ｄを覆っている絶縁膜４４、４６を露出さ
せて開口部領域４１を形成する。ヒューズ１０ａ−１０
ｄ上に形成される絶縁膜４４の厚さは、エッチング工程
後、２０００Å〜３０００Åになる。
【００１６】なお、本発明は図１及び図２に示す実施の
形態に限られたものではなく、パッシベーション及びポ
リマイド膜を窒化膜４６上に形成した場合にも適用でき
る。また、ポリシリコン膜は、他の電気的な導電物質で
代替することも出来る。
形態に限られたものではなく、パッシベーション及びポ
リマイド膜を窒化膜４６上に形成した場合にも適用でき
る。また、ポリシリコン膜は、他の電気的な導電物質で
代替することも出来る。
【００１７】上述のように、ヒューズ１０ａ−１０ｄの
水平レベルを第１ポリシリコンパターン（挿入パッド）
３０によって上昇させることにより、絶縁膜４４の上面
とヒューズ１０ａ−１０ｄとの距離を短くすることがで
きる。そのため、レーザービームによる信頼性のあるヒ
ューズの切断を行うことができるようになる。
水平レベルを第１ポリシリコンパターン（挿入パッド）
３０によって上昇させることにより、絶縁膜４４の上面
とヒューズ１０ａ−１０ｄとの距離を短くすることがで
きる。そのため、レーザービームによる信頼性のあるヒ
ューズの切断を行うことができるようになる。
【００１８】
【発明の効果】このように本発明によると、信頼性があ
り、かつ確実にヒューズを切断できるヒューズ構造を有
する半導体メモリ装置とその作製方法を提供することが
できる。
り、かつ確実にヒューズを切断できるヒューズ構造を有
する半導体メモリ装置とその作製方法を提供することが
できる。
【図１】本発明による半導体メモリ装置のヒューズとパ
ターンの配列とを上部から見た図。
ターンの配列とを上部から見た図。
【図２】図１をＢ−Ｂ’で切断した断面図。
【図３】従来技術による半導体メモリ装置のヒューズの
配列を示す図。
配列を示す図。
【図４】図３をＡ−Ａ’で切断した断面図。
【図５】図３をＡ−Ａ’で切断した断面図。
１０ａ、１０ｂ、１０ｃ、１０ｄ：ヒューズ ２０：ヒューズ窓 ３０：挿入パッド ４０：半導体基板 ４２、４３、４４：絶縁膜 ４６：窒化膜
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された挿入パッドと、 前記挿入パッドの上部に位置するように形成された複数
のヒューズと、 前記複数のヒューズ上に形成された絶縁膜と、 前記複数のヒューズの上部に位置するように前記絶縁膜
上に形成された開口部と、を具備することを特徴とする
半導体メモリ装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された挿入パッドと、 前記挿入パッドを覆う第２の絶縁膜と、 前記挿入パッドの上部に位置するように前記第２の絶縁
膜上に形成された複数のヒューズと、 前記複数のヒューズ上に形成された第３の絶縁膜と、 前記複数のヒューズの上部に位置するように前記第３の
絶縁膜の上部表面に形成された開口部と、を具備するこ
とを特徴とする半導体メモリ装置。 - 【請求項３】 前記挿入パッドは、電気的な導電物質で
形成されることを特徴とする請求項１又は２に記載の半
導体メモリ装置。 - 【請求項４】 前記第３の絶縁膜の厚さは、２０００Å
〜３０００Åまでの範囲で形成されることを特徴とする
請求項２に記載の半導体メモリ装置。 - 【請求項５】 ビット線にポリシリコンを用いている複
数のＭＯＳトランジスタを有する半導体メモリ装置にお
いて、 基板と、 前記基板上に形成された第１の絶縁膜と、 前記トランジスタのゲート電極が形成されるときに、前
記第１の絶縁膜上に形成される導電膜パターンと、 前記導電膜パターンを覆う第２の絶縁膜と、 前記ビット線が形成されるときに、前記導電膜パターン
の上部に位置するように前記第２の絶縁膜上に形成され
る複数のヒューズと、 前記複数のヒューズ上に形成される第３の絶縁膜と、 前記複数のヒューズの上部に位置するように前記第３の
絶縁膜の上部に形成された開口部と、を具備することを
特徴とする半導体メモリ装置。 - 【請求項６】 半導体基板を提供し、 前記半導体基板上に第１の絶縁膜を形成し、 前記第１の絶縁膜上に導電膜を形成し、 前記導電膜をパターニングして挿入パッドを形成し、 前記挿入パッドを覆うように第２の絶縁膜を形成し、 前記挿入パッドの上部に位置するように前記第２の絶縁
膜上に複数のヒューズを形成し、 前記複数のヒューズ上に第３の絶縁膜を形成し、 前記複数のヒューズの上部に位置するように第３の絶縁
膜の上部表面に開口部を形成することを特徴とする半導
体メモリ装置の作製方法。
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