JP4225708B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4225708B2 JP4225708B2 JP2001177007A JP2001177007A JP4225708B2 JP 4225708 B2 JP4225708 B2 JP 4225708B2 JP 2001177007 A JP2001177007 A JP 2001177007A JP 2001177007 A JP2001177007 A JP 2001177007A JP 4225708 B2 JP4225708 B2 JP 4225708B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- lower layer
- wiring
- fuses
- laser
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】
本発明は、高集積化された半導体装置に係り、特にリダンダンシー回路に使用されるヒューズを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は高集積高密度化が進み、特にＤＲＡＭにおいては、ギガビットレベルの高集積高密度が要求されている。ＤＲＡＭなど半導体メモリにおいては、リダンダンシー技術が用いられ、リダンダンシー技術による不良セルエレメントから予備セルエレメントへの置き換えは、レーザによるヒューズ切断方式が用いられている。半導体デバイスの高集積化が進むにつれて、これらのヒューズの大規模化が進行している。ヒューズ本数の大規模化はヒューズ占有面積の増大をもたらすことから、ヒューズ占有面積を軽減する技術が必要とされている。
【０００３】
従来のヒューズの断面構造を図１０に示す。半導体基板５０上には層間絶縁膜５１が形成されていて、その上部に複数本のヒューズ５２が形成されている。図１０に示されている様に、ヒューズ５２の下層には配線や素子等が形成されていない。ヒューズの下層に配線や素子を形成することが可能であれば、実質的なヒューズの占有面積を低減する事が可能となる。しかしながら、現在のヒューズの構造では下層に配線や素子を形成する事ができない。以下にその理由を示す。
【０００４】
リダンダンシー用のヒューズの切断に用いられているレーザの波長は１３２１ｎｍ若しくは１０４７ｎｍの赤外レーザであるため、ヒューズ周囲の層間絶縁膜を透過する。下地の半導体基板に用いられるシリコンの吸収係数は、ヒューズの吸収係数と比較して非常に小さいために、レーザ光が下地シリコンにまで到達しても、シリコンに損傷を与えること無く上層のヒューズを切断することが可能となる。
【０００５】
しかしながら、ヒューズの下層にヒューズと同程度の吸収係数を持つ金属配線やポリシリコン等の材料が形成されると、層間絶縁膜を透過したレーザ光が照射され、これらの下層の材料に損傷を与えること無く上層のヒューズのみを切断することが不可能となる。
【０００６】
以上の理由で、従来のヒューズの下層には配線や素子を形成することが不可能であった。
【０００７】
このような課題を解決するようなヒューズの下層に配線や素子を形成するヒューズの構造としては、特開２０００−２４３８４５号公報に示されている様に、ヒューズ上層にベタ膜状でレーザ吸収層を形成する技術がある。
【０００８】
また、特開平１１−３４０４３４号公報に示されている様にヒューズの下層にレーザ吸収層を形成することにより、下層へのレーザ光の進入を遮断し配線や素子を形成する方法が提案されている。
【０００９】
さらには、特開２０００−１１４３８２号公報には、ヒューズ下方にヒューズ切断の際のダメージ吸収を行うためのダミーパターンを配置して、さらにその下方に配線層を設ける技術が記載されている。
【００１０】
図１１には、従来のメモリセル領域５３、制御回路５４、ヒューズ領域の配置構成が示される。ここで、各ヒューズ５２は一端が制御回路５４のヒューズ接続部５５に接続配線５６によって接続されている。また、各ヒューズ５２は、溶断部５７と、その端に接続された制御側接続端５８、及び共通接続端５９からなっている。この共通接続端５９には共通信号線６０が接続されて、複数本のヒューズの各共通接続端５９は同一電位となっている。
【００１１】
ヒューズが形成された領域の周囲には、メモリセル領域５３及び制御回路５４から電源ラインや信号ラインなどの信号線６１がヒューズの形成されている領域の外縁に配置されて、他の回路領域（図示せず）へ接続されている。
【００１２】
【発明が解決しようとする課題】
以上のような従来の半導体装置では、以下の課題が生じる。
【００１３】
ヒューズの上層にベタ膜状の吸収層を形成した場合には、レーザ照射により上層の膜とヒューズを同時に切断する必要が生じるために、高エネルギーのレーザを照射する必要が生じる。高エネルギーのレーザ照射は、切断するヒューズに隣接した領域への照射損傷を増大させることから、ヒューズピッチを大きくしなければならないといった問題が生じ、ヒューズ占有面積を増大させてしまう。
【００１４】
また、ヒューズの下層に吸収層を形成した場合には、上層のヒューズのみを切断し、下層の吸収膜には照射損傷を与えないような選択性が必要となる。しかしながら、下層の吸収膜としてＷ、Ｔｉ、Ｔａ等の高融点金属膜を用いた場合においても、下層の吸収膜に損傷を与えること無く、上層のヒューズのみを切断する為のエネルギーマージンは小さく、歩留まりが向上しないといった問題が生じる。
【００１５】
また、ヒューズ溶断のダミーパターンを用いる場合には、ヒューズよりもその幅が大きいダミーパターンを用いるために、ヒューズ同士の間隔を狭める妨げとなっている。さらにダミーパターン自体は信号線や電源線として用いることができず、さらに下層にそのような配線を設ける必要があり、製造工程の複雑化を招いてしまう。
【００１６】
また、図１１に示されている様に、横１列に配置されたヒューズは、制御回路５４に接続されている。半導体デバイスの微細化の進行とともに、これら制御回路５４の微細化も進行しており、制御回路の縮小に合わせてヒューズの狭ピッチ化が要求されている。
【００１７】
しかしながら、ヒューズの狭ピッチ限界は照射レーザのビーム径により制限されるため、制御回路５４の縮小に合わせてヒューズを狭ピッチ化することが困難となってきている。
【００１８】
また、ヒューズの下層には配線を形成することができない為に、電源ラインや信号ラインなどの配線はヒューズ形成領域を避けている。このために、配線形成領域が拡大しチップサイズが大きくなり製造コストを上昇させるばかりでなく、配線長も長くなるので、電圧降下や信号の伝達遅延が生じ、消費電力の増加、あるいは動作速度が遅くなるという問題を生む。
【００１９】
また、制御回路が高集積化されるに伴い、ヒューズ領域との接続領域が縮小され、制御回路に接続できるヒューズ本数が少なくなってしまう課題がある。ここで、ヒューズはそのレーザの照射径がレーザ照射装置の制約から小さくすることには限界がある。そのため、ヒューズの幅や、ヒューズ間間隔をレーザの照射径の制約内に収めておく必要から、それらの大きさを縮小することには限界がある。このため縮小された制御回路に接続されるヒューズ本数を増やすことは限界がある。
【００２０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００２１】
特に、本発明の目的は、ヒューズ下方の下層配線の信頼性を保って、配線領域の小面積化が図られた半導体装置を提供することである。
【００２２】
さらに本発明の目的は、高集積化された制御回路に接続されるヒューズ領域を備えた半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜の上または内部中に形成され、レーザ照射により選択的に切断される複数の互いに平行なヒューズを備えているヒューズ配列と、前記ヒューズの真下の前記ヒューズと重なる領域で、前記層間絶縁膜中に形成されて前記ヒューズから絶縁され、それぞれ前記ヒューズの幅よりも小さく、前記ヒューズと重なる領域の外側には存在せず前記ヒューズと重なる領域の内側に配列された複数の配線層を備えた配線層配列と、を有することを特徴とする。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体装置を、図１乃至図７を用いて説明する。図１は図７の“Ｂ−Ｃ”線上での断面図に相当する。
【００２９】
例えばシリコンからなる半導体基板１上には、例えば酸化珪素膜等からなる厚さが約２．５μｍの層間絶縁膜２が形成されている。この層間絶縁膜２中には複数本の下層配線３がそれぞれ一定の距離を隔てて互いに形成されている。層間絶縁膜２内部中にはヒューズ４が複数本、それぞれ一定の距離を隔てて接近しつつ、互いに平行に形成されている。なお、ヒューズ４は層間絶縁膜２上に形成されていて、ヒューズ４の上に窒化シリコン膜などから成るパッシベーション膜が形成されていてもよい。
【００３０】
ヒューズ４は、図７に示されるように溶断領域５、制御回路側端部６、共通電位側端部７を有している。ヒューズ４は溶断領域５がレーザを照射されることにより、熱によりジュール破壊して、溶断される。ここで、ヒューズ４の溶断領域５の長さは例えば約５．０μｍであり、制御回路側端部６、共通電位側端部７でのヒューズの幅は例えば約２．０μｍである。
【００３１】
図１に示されている様にレーザ照射により選択的に切断されるヒューズ４の真下には下層配線３が形成されている。ここで、ヒューズ４の真下とは、ヒューズ４の下方領域Ａ（一点鎖線で示された領域）に下層配線が形成されていることをいう。また、この下層配線３の下方にさらに配線が形成されていてもよい。この図１では、３本のヒューズ素子４が隣接して平行に形成された状態が示されているが、ヒューズ素子４はひとつのヒューズ領域中に場合により数千本以上形成されることもある。
【００３２】
ヒューズ４は、同層に形成されている配線（図示せず）と同じ材料により形成されており、例えば、Ａｌを主成分とするヒューズ及びＣｕを主成分とするヒューズの両方の場合で検討を行った。具体的には、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜、ＡｌＣｕ／Ｎｂの積層膜、若しくはＣｕ／ＢＭで検討を行った。ここでＡｌＣｕとはＡｌを主成分とするＡｌとＣｕの混合体、ＢＭはバリアメタルを示し、例えばＴａＮ、ＴｉＮ、Ｔｉ、Ｔａ等を単層あるいは積層構造で用いる。
【００３３】
下層に形成された下層配線３の構造も、同層に形成されている配線と同じ材料で、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜、ＡｌＣｕ／Ｎｂの積層膜、若しくはＣｕ／ＢＭの積層膜、若しくはＷを主成分とする膜で形成されている。
【００３４】
図１に示された隣接配置されたヒューズ４同士のピッチＷｐは例えば約２．０μｍとし、ヒューズ４の幅Ｗｆを例えば約１．０μｍとし、ヒューズ４の膜厚Ｔｆを例えば約４００ｎｍとした場合のヒューズ４の切断形状を図２に示す。図２においては、３本のヒューズ４が示されているが、中央のヒューズ４のみにレーザを照射している。
【００３５】
ここで、ヒューズ４の下層に形成された下層配線３の幅Ｗｃは例えば約０．５μｍで、その膜厚Ｔｃは例えば約４００ｎｍである。また、用いたレーザのパルス幅は約５ｎｓｅｃ．〜２０ｎｓｅｃ．であり、ビーム径は約２．０μｍφである。波長は１３２１ｎｍ若しくは１０４７ｎｍの赤外レーザを例えば使用する。
【００３６】
図２（Ａ）には照射したレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｂ）には照射したレーザエネルギー密度が５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｃ）には照射したレーザエネルギー密度が１０Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｄ）には照射したレーザエネルギー密度が１５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状を示している。
【００３７】
図２（Ａ）に示されるように、照射されたレーザエネルギー密度が２．５Ｊ／ｃｍ２の場合には、ヒューズ４を十分に切断できず、層間絶縁膜３上に開口８下に除去されなかったヒューズ４の残骸が残存している。
【００３８】
図２（Ｂ）に示されるように、照射されたレーザエネルギー密度が５Ｊ／ｃｍ2の場合、ヒューズ４の真下に形成された下層配線３に損傷を与えること無くヒューズ４を切断することが可能である。すなわち、レーザが照射された開口９中にはヒューズ４は残存しておらず、層間絶縁膜２が露出している。
【００３９】
図２（Ｃ）に示されるように、照射されたレーザエネルギー密度が１０Ｊ／ｃｍ2の場合、開口９の大きさは変化はないが、その開口９下に形成されている下層配線３の上端部には損傷部１０が生じている。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４０】
図２（Ｄ）に示されるように、照射されたレーザエネルギー密度が１５Ｊ／ｃｍ2の場合、開口９の大きさに変化はないが、開口９に隣接する２つのヒューズ４の開口９に隣接した上端部に損傷部１１が生じている。さらに、開口９下の下層配線３の上端部には、図２（Ｃ）の場合よりも広範な範囲に渡って損傷部１２が生じている。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４１】
すなわち、ヒューズ４の真下に下層配線３を形成した場合には、照射エネルギーが５Ｊ／ｃｍ2の場合に、下層配線３にレーザ照射による損傷を与えること無くヒューズ４のみを切断可能であることが分かった。
【００４２】
なお、この照射エネルギーとヒューズの溶断状態はヒューズの厚さや材料などの要因により変化する。
【００４３】
次に、比較の為に、図３に示されたように、隣接するヒューズ４のピッチ間の真下の層間絶縁膜２中に配線３を形成した場合についても評価を行った。この図３に示された半導体装置では、図１に示された形状と異なり、ヒューズ４の真下には下層配線３が形成されていない。図３においては、３本のヒューズが示されているが、中央のヒューズ４のみにレーザを照射している。また、用いたレーザのパルス幅、ビーム径、波長は図２に示されたレーザ照射と同じ条件を使用している。
【００４４】
なお、図３に示された半導体装置では、下層配線３の配置位置以外は、各構成要素の材料やサイズは図１に示された半導体装置と同じとなっている。
【００４５】
図４（Ａ）には照射したレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｂ）には照射したレーザエネルギー密度が５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｃ）には照射したレーザエネルギー密度が１０Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｄ）には照射したレーザエネルギー密度が１５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状を示している。
【００４６】
図４（Ａ）に示されるように、照射されたレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合には、ヒューズ４は十分に切断できず、層間絶縁膜３上に開口８下に除去されなかったヒューズ４の残骸が残存している。さらに、開口８に近接する２本の下層配線３の上面には損傷部１５が生じている。
【００４７】
図４（Ｂ）に示されるように、照射されたレーザエネルギー密度が５Ｊ／ｃｍ2の場合、ヒューズ４が切断される。しかし、切断されたヒューズ４が形成されていた部分の開口９に近接する２本の下層配線３の上部には、損傷部１６が生じている。この損傷部１６は図４（Ａ）において生じた損傷１５よりもその範囲が広範囲に渡っている。すなわち、下層配線３がヒューズ４間の下方に形成されている場合には、下層配線３に照射損傷を与えること無くヒューズ４のみを切断することは不可能である。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４８】
図４（Ｃ）に示されるように、照射されたレーザエネルギー密度が１０Ｊ／ｃｍ2の場合、２本の下層配線３はブローされて完全に除去される。レーザが照射されたヒューズ４両端に隣接する２本のヒューズ４側面までが露出する開口１７が形成されている。この開口１７は除去された２本の下層配線３部分とその上方に存在した層間絶縁膜２が除去されて、周囲の層間絶縁膜２を露出するようにテーパー状に形成されている。このように大きな開口１７が生じているのは、照射エネルギーが層間絶縁膜２中を通過し、下層配線３中に吸収されて、下層配線３を溶融，蒸発させて、蒸気が下層配線３上方の層間絶縁膜２を吹き飛ばすためである。
【００４９】
図４（Ｄ）に示されるように、照射されたレーザエネルギー密度が１５Ｊ／ｃｍ2の場合、開口１７の大きさに変化はないが、開口１７に隣接する２つのヒューズ４の開口１７に隣接した上端部に損傷部１８が生じている。
【００５０】
上記のように、ヒューズの真下に下層配線を形成した場合にのみ、下層配線に損傷を与えること無く、上層のヒューズのみを切断できる。このメカニズムを以下に説明する。
【００５１】
レーザの照射を開始するとヒューズの温度が上昇し、ヒューズの蒸発が生じる。しかし、レーザの照射が終了した時点（照射開始から５ｎｓｅｃ．〜２０ｎｓｅｃ．経過後）では、蒸発を開始した高密度の金属蒸気及び溶融層の一部はヒューズが形成されていた場所やその上方空間にとどまっており、ヒューズ下部へのレーザの侵入を遮蔽している。
【００５２】
その結果、照射されたレーザ光は、下層に形成されている下層配線には照射されない。高い熱エネルギーを得たヒューズを形成していた蒸気はレーザの照射が終了してから勢い良く飛び出し、上層の絶縁膜を吹き飛ばして外部環境に放出される。
【００５３】
以上のように、ヒューズがレーザ光の照射により蒸発しても、その蒸気がヒューズを形成していた場所にとどまっている間にレーザ照射を終了するような短パルスのレーザを用いることにより、ヒューズ下部に形成された配線に損傷を与えること無くヒューズを切断することが可能となる。
【００５４】
次にレーザ光の回折現象について図５を用いて説明する。層間絶縁膜２表面に与えられる照射レーザのエネルギー分布が図５中の層間絶縁膜２上に描かれている。このエネルギー分布の横方向が図５の左右方向の座標に対応し、上下方向はエネルギー量の大小に対応している。すなわち、レーザが照射される中央のヒューズ４上では、最も照射エネルギー量が大きくなっている。またレーザが照射される中央のヒューズから左右方向に離れるに従って、照射エネルギーは徐々に減少している。
【００５５】
図５中には、中央のヒューズ４と左側のヒューズ４との間の下層配線３の上面付近での深さ位置における層間絶縁膜中の照射エネルギー分布が、透過レーザのエネルギー分布として示されている。この分布においても、横方向が図５の左右方向の座標に対応し、上下方向はエネルギー量の大小に対応している。すなわち、レーザが照射される中央のヒューズ４と左側のヒューズ４の真中付近では、最も照射エネルギー量が大きくなっている。またその最大エネルギーの位置から左右方向に離れるに従って、照射エネルギーは徐々に減少している。このように下層配線３へ伝播する照射レーザのエネルギーは、下層配線３の位置に依存して小さくなっている。
【００５６】
ここで、本実施の形態で用いたレーザの波長は１３２１ｎｍであり、ヒューズの幅１．０μｍと同程度の波長を持つ。このような場合には、ヒューズによりレーザ光が遮蔽されても、その下部ではレーザが回折する。
【００５７】
レーザ回折の幅θは次式数１で与えられる。
【００５８】
【数１】
ここで、λはレーザ光の波長であり、Ｗｆはヒューズの幅であり、ｎは層間絶縁膜の屈折率である。
【００５９】
下層配線の幅Ｗｃを上層のヒューズ幅Ｗｆを用いて、次式の数２を満たす幅に設定することにより、下層配線へのレーザ光の照射をほぼ抑制することが可能となる。
【００６０】
【数２】
Ｗｃ≦Ｗｆ―２Ｔｔａｎθ
ここで、Ｔはヒューズの底面と下層配線の上面との距離である。
次に、図６を用いてヒューズ幅が１．０μｍの場合に下層配線に損傷を与えることなくヒューズを切断する確率について説明する。図６において、横軸にはレーザ照射のエネルギー密度を表し、縦軸には歩留まりを％で表す。ここで歩留まりとは、下層配線に損傷を与えること無く上層のヒューズを切断できる確率のことである。
【００６１】
すなわち、図６（Ａ）に示されるように下層配線幅が０．５μｍの場合、レーザのエネルギー密度が約４Ｊ／ｃｍ2から約７Ｊ／ｃｍ2の範囲でヒューズを切断した場合、歩留り１００％で、下層配線に損傷を与えることなく、ヒューズを切断することができる。
【００６２】
また、図６（Ｂ）に示されるように下層配線幅が１．０μｍの場合、レーザのエネルギー密度が約４Ｊ／ｃｍ2から約５．５Ｊ／ｃｍ2の範囲でヒューズを切断した場合、歩留り１００％で、下層配線に損傷を与えることなく、上部ヒューズを切断することができる。
【００６３】
このように図６より、下層配線の配線幅が０．５μｍの場合の方がその幅が１．０μｍの場合よりも歩留まり１００％が得られるエネルギー照射密度の幅が広いことが分かる。
【００６４】
配線幅が１．０μｍの場合の方が０．５μｍの場合よりも歩留まりが悪いのは、数１に表されるレーザ光の回折に起因する。従って、下層配線の幅は、数２の式を満たす構造にする方が歩留まりを向上することができる。下層配線の幅が１．０μｍの場合には、上層のヒューズにより回折した光が照射されるのに対し、下層配線の幅が０．５μｍの場合では数２を満たし、レーザ光をほぼ遮蔽することができる。
【００６５】
次に、図１に示された本実施の形態の半導体装置の平面図を表す図７を用いて平面構造を説明する。ここでは、メモリセル領域２０、制御回路２１が複数本のヒューズ４が形成された領域の付近に配置されている。ヒューズ４は、その制御回路側端部６がヒューズ配線２３を介して制御回路２１の接続端子部２２に接続されている。この複数本のヒューズ４の共通電位側端部７は共通電位線２４に接続されていて、同電位が与えられている。
【００６６】
各ヒューズのうち、あるヒューズ４においては、その下方にメモリセル領域２０に一端が接続されたメモリ信号下層配線２５が形成されている。さらに他のヒューズ４においては、その下方に制御回路２１に一端が接続された制御信号下層配線２６が形成されている。これら、メモリ信号下層配線２５及び制御信号下層配線２６は電源ラインや信号ラインとして使用される。
【００６７】
本実施の形態によれば、レーザ照射により下層配線に損傷が与えられること無く、上部のヒューズのみを切断することが可能となる。
【００６８】
そのため、信頼性を保った下層配線をヒューズの真下に形成することが可能となり、下層配線により配線領域の小面積化が図られた半導体装置を提供できる。また、下層配線の幅を特定範囲とすることにより、下層配線へのレーザ照射をほぼ抑制し、歩留まりを向上することが可能となる。
【００６９】
図７に示した様に、ヒューズの下層に電源ラインや信号ラインを形成することにより、電源ラインや信号ラインの長さを短縮できる。このため、チップサイズを小さくするとともに、電源ラインや信号ラインにおける電圧降下の程度が抑制され、消費電力を低減し、さらに動作速度も向上することが可能となる。
【００７０】
本実施の形態は特に信号本数が多く、かつヒューズが存在するメモリ混載論理ＬＳＩなどの半導体装置に適用するとその面積縮小効果が顕著である
（第１の実施の形態の変形例）
図８に示されるように本変形例においては、ひとつのヒューズ４下方に複数本の下層配線として第１下層配線３０及び第２下層配線３１が形成されている。この場合においても第１の実施の形態同様、ヒューズ下の領域Ａ内に各下層配線３０，３１は形成されている。この例では、一つのヒューズ下に２本の下層配線３０，３１が形成されているが、さらに多数の下層配線が形成されていてもよい。
【００７１】
このように、一つのヒューズ下に複数本の下層配線を設けることで、ヒューズ本数よりも電源線や信号線の本数が多い場合であっても、ヒューズ領域を迂回して電源線や信号線の配置領域を設ける必要がなくなる。このため、半導体装置のより一層の高集積化を図ることができる。
【００７２】
また、この下層配線３０，３１の下方にさらに配線が形成されていてもよい。
【００７３】
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体装置を、図９を用いて説明する。
【００７４】
図９に示される様に、制御回路３５の横方向の幅が縮小されて配置されている。このため、制御回路３５の接続端子部３６の左右方向の長さも図７に示される構造よりも縮小されている。この制御回路３５に２列で構成されたヒューズが接続されている。すなわち、制御回路側端部６が接続端子３６に接続された複数本の第１ヒューズ列３７が設けられている。この第１ヒューズ列３７中の各ヒューズはそれぞれ互いに平行に一定距離を隔てて平行方向に配置されている。
【００７５】
この第１ヒューズ列３７中の各ヒューズの他端は共通端部３８となっていて、各ヒューズの長手方向に直交する方向に配置された共通電位線３９に接続されていて、各ヒューズの共通端部３８は同一電位が与えられる。この共通電位線３９は、半導体基板中のウエルなどの配線によって形成されている。
【００７６】
第１ヒューズ列３７の共通端部３８は、第２ヒューズ列４０の溶断部５が接続されている。この第２ヒューズ列４０は第１ヒューズ列３７中の各ヒューズに対応して１対１で設けられている。この第２ヒューズ列４０中の各ヒューズはそれぞれ互いに平行に一定距離を隔てて行方向に配置されている。第２ヒューズ列の各ヒューズの接続端部４１には、図１で示されたようなヒューズ下方に配置された下層配線で構成された第１下層配線４２が接続されていて、この第１下層配線４２は制御回路３５の接続端子部３６に接続されている。
【００７７】
また、第１ヒューズ列３７の各ヒューズの制御側端子部６にはヒューズよりも下層に配置された下層配線で構成された第２下層配線４３が接続されている。この第２下層配線４３は制御回路３５の接続端子部３６に接続されている。
【００７８】
なお、制御回路とこの制御回路に隣接した第１ヒューズ列とを接続する手段としては、下層配線に限られるものではなく、ヒューズと同層の配線を用いてもよい。さらに、この図においては、メモリ部は図示が省略されているが、図１１に示されるように制御回路及びヒューズ領域の側面を迂回して形成することができる。
【００７９】
さらに、３列、４列、・・・、ｎ列（ｎは自然数）とヒューズ列を増やすことで、より微細化が進行した制御回路に対応することも可能となる。すなわち、ヒューズ列を増やすごとに隣接しているそれぞれの列の接続端には、ヒューズの長手方向と直交するヒューズと同層の信号線が接続されて、平行する同一列のヒューズの一端はすべて同じ電位が与えられる。さらに制御回路から最も離間したヒューズ列の最遠端には各ヒューズ列の下を通過する下層配線が接続される。
【００８０】
また図７に示される形態と図９に示される形態とを組み合わせて一つの半導体装置に搭載することもできる。すなわち、あるヒューズ領域は図７に示される構成とし、他のヒューズ領域は図９に示される構成とすることができる。
【００８１】
ここで、制御回路は素子の微細化によりその素子面積が縮小されているが、ヒューズ領域の面積はレーザの照射エネルギーの幅を狭くできない制約のためにヒューズ幅やヒューズ間間隔を縮小できない。そのような状況下において、縦にヒューズを直列接続することで、レーザの照射エネルギーの幅を狭くできない制約を満たしながら、縮小した接続端子領域の長さに対応させて必要な本数のヒューズを有するヒューズ領域を形成できる。すなわち、制御回路の縮小化によって、そのヒューズ領域への接続端子領域の長さが縮小しても、本実施の形態はその縮小した接続端子領域の長さに対応させて必要な本数のヒューズを有するヒューズ領域を形成できる。
【００８２】
このように必要とされるヒューズ本数と制御回路中に接続端子領域の長さとを考慮して、ヒューズの直列接続される列数が選択的に設定される。
【００８３】
このように、ヒューズピッチを変化させることなく、制御回路に接続するピッチをヒューズピッチの半分にまで対応することが可能となる。
【００８４】
こうして、半導体デバイスの微細化の進行とともに、制御回路の微細化が進行して、制御回路の縮小に合わせて、ヒューズピッチを変えること無く制御回路の微細化に対応したヒューズ構造を持った半導体装置を提供できる。
【００８５】
また、図９中のヒューズ占有面積と制御回路面積の和で定義されるリダンダンシー回路の占有面積を低減できる。
【００８６】
本実施の形態は特にヒューズ本数の多いＤＲＡＭなどの半導体記憶装置に適用すると、その面積縮小効果が顕著である。
【００８７】
【発明の効果】
本発明によれば、ヒューズ下方の下層配線の信頼性を保って、配線領域の小面積化が図られた半導体装置を提供することができる。
【００８８】
さらに本発明によれば、高集積化された制御回路に接続されるヒューズ領域を備えた半導体装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが２．５Ｊ／ｃｍ2の場合の断面図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが５Ｊ／ｃｍ2の場合の断面図であり、（Ｃ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが１０Ｊ／ｃｍ2の場合の断面図であり、（Ｄ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが１５Ｊ／ｃｍ2の場合の断面図である。
【図３】 本発明の第１の実施の形態に係る半導体装置の比較例を示す断面図。
【図４】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが２．５Ｊ／ｃｍ2の場合の断面図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが５Ｊ／ｃｍ2の場合の断面図であり、（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが１０Ｊ／ｃｍ2の場合の断面図であり、（Ｄ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが１５Ｊ／ｃｍ2の場合の断面図である。
【図５】 本発明の第１の実施の形態に係る半導体装置の回折現象を説明する断面図。
【図６】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置において、下層配線層幅が０．５μｍにおけるレーザエネルギーと歩留まりの関係を示す図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置において、下層配線層幅が１．０μｍにおけるレーザエネルギーと歩留まりの関係を示す図である。
【図７】 本発明の第１の実施の形態に係る半導体装置の平面図である。
【図８】 本発明の第１の実施の形態の変形例を表す断面図。
【図９】 本発明の第２の実施の形態に係る半導体装置の平面図。
【図１０】 従来の半導体装置の断面図。
【図１１】 従来の半導体装置の平面図。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
３ 下層配線
４ ヒューズ
８、９、１７ 開口
１０、１１、１２、１５、１６、１８ 損傷部
２０ メモリセル領域
２１、３５ 制御回路
２２、３６ 接続端子部
２３ ヒューズ配線
２４、３９ 共通電位線
２５ メモリ信号下層配線
２６ 制御信号下層配線
３０、４２ 第１下層配線
３１、４３ 第２下層配線
３７ 第１ヒューズ列
３８ 共通端部
４０ 第２ヒューズ列
４１ 接続端部
【発明の属する技術分野】
本発明は、高集積化された半導体装置に係り、特にリダンダンシー回路に使用されるヒューズを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は高集積高密度化が進み、特にＤＲＡＭにおいては、ギガビットレベルの高集積高密度が要求されている。ＤＲＡＭなど半導体メモリにおいては、リダンダンシー技術が用いられ、リダンダンシー技術による不良セルエレメントから予備セルエレメントへの置き換えは、レーザによるヒューズ切断方式が用いられている。半導体デバイスの高集積化が進むにつれて、これらのヒューズの大規模化が進行している。ヒューズ本数の大規模化はヒューズ占有面積の増大をもたらすことから、ヒューズ占有面積を軽減する技術が必要とされている。
【０００３】
従来のヒューズの断面構造を図１０に示す。半導体基板５０上には層間絶縁膜５１が形成されていて、その上部に複数本のヒューズ５２が形成されている。図１０に示されている様に、ヒューズ５２の下層には配線や素子等が形成されていない。ヒューズの下層に配線や素子を形成することが可能であれば、実質的なヒューズの占有面積を低減する事が可能となる。しかしながら、現在のヒューズの構造では下層に配線や素子を形成する事ができない。以下にその理由を示す。
【０００４】
リダンダンシー用のヒューズの切断に用いられているレーザの波長は１３２１ｎｍ若しくは１０４７ｎｍの赤外レーザであるため、ヒューズ周囲の層間絶縁膜を透過する。下地の半導体基板に用いられるシリコンの吸収係数は、ヒューズの吸収係数と比較して非常に小さいために、レーザ光が下地シリコンにまで到達しても、シリコンに損傷を与えること無く上層のヒューズを切断することが可能となる。
【０００５】
しかしながら、ヒューズの下層にヒューズと同程度の吸収係数を持つ金属配線やポリシリコン等の材料が形成されると、層間絶縁膜を透過したレーザ光が照射され、これらの下層の材料に損傷を与えること無く上層のヒューズのみを切断することが不可能となる。
【０００６】
以上の理由で、従来のヒューズの下層には配線や素子を形成することが不可能であった。
【０００７】
このような課題を解決するようなヒューズの下層に配線や素子を形成するヒューズの構造としては、特開２０００−２４３８４５号公報に示されている様に、ヒューズ上層にベタ膜状でレーザ吸収層を形成する技術がある。
【０００８】
また、特開平１１−３４０４３４号公報に示されている様にヒューズの下層にレーザ吸収層を形成することにより、下層へのレーザ光の進入を遮断し配線や素子を形成する方法が提案されている。
【０００９】
さらには、特開２０００−１１４３８２号公報には、ヒューズ下方にヒューズ切断の際のダメージ吸収を行うためのダミーパターンを配置して、さらにその下方に配線層を設ける技術が記載されている。
【００１０】
図１１には、従来のメモリセル領域５３、制御回路５４、ヒューズ領域の配置構成が示される。ここで、各ヒューズ５２は一端が制御回路５４のヒューズ接続部５５に接続配線５６によって接続されている。また、各ヒューズ５２は、溶断部５７と、その端に接続された制御側接続端５８、及び共通接続端５９からなっている。この共通接続端５９には共通信号線６０が接続されて、複数本のヒューズの各共通接続端５９は同一電位となっている。
【００１１】
ヒューズが形成された領域の周囲には、メモリセル領域５３及び制御回路５４から電源ラインや信号ラインなどの信号線６１がヒューズの形成されている領域の外縁に配置されて、他の回路領域（図示せず）へ接続されている。
【００１２】
【発明が解決しようとする課題】
以上のような従来の半導体装置では、以下の課題が生じる。
【００１３】
ヒューズの上層にベタ膜状の吸収層を形成した場合には、レーザ照射により上層の膜とヒューズを同時に切断する必要が生じるために、高エネルギーのレーザを照射する必要が生じる。高エネルギーのレーザ照射は、切断するヒューズに隣接した領域への照射損傷を増大させることから、ヒューズピッチを大きくしなければならないといった問題が生じ、ヒューズ占有面積を増大させてしまう。
【００１４】
また、ヒューズの下層に吸収層を形成した場合には、上層のヒューズのみを切断し、下層の吸収膜には照射損傷を与えないような選択性が必要となる。しかしながら、下層の吸収膜としてＷ、Ｔｉ、Ｔａ等の高融点金属膜を用いた場合においても、下層の吸収膜に損傷を与えること無く、上層のヒューズのみを切断する為のエネルギーマージンは小さく、歩留まりが向上しないといった問題が生じる。
【００１５】
また、ヒューズ溶断のダミーパターンを用いる場合には、ヒューズよりもその幅が大きいダミーパターンを用いるために、ヒューズ同士の間隔を狭める妨げとなっている。さらにダミーパターン自体は信号線や電源線として用いることができず、さらに下層にそのような配線を設ける必要があり、製造工程の複雑化を招いてしまう。
【００１６】
また、図１１に示されている様に、横１列に配置されたヒューズは、制御回路５４に接続されている。半導体デバイスの微細化の進行とともに、これら制御回路５４の微細化も進行しており、制御回路の縮小に合わせてヒューズの狭ピッチ化が要求されている。
【００１７】
しかしながら、ヒューズの狭ピッチ限界は照射レーザのビーム径により制限されるため、制御回路５４の縮小に合わせてヒューズを狭ピッチ化することが困難となってきている。
【００１８】
また、ヒューズの下層には配線を形成することができない為に、電源ラインや信号ラインなどの配線はヒューズ形成領域を避けている。このために、配線形成領域が拡大しチップサイズが大きくなり製造コストを上昇させるばかりでなく、配線長も長くなるので、電圧降下や信号の伝達遅延が生じ、消費電力の増加、あるいは動作速度が遅くなるという問題を生む。
【００１９】
また、制御回路が高集積化されるに伴い、ヒューズ領域との接続領域が縮小され、制御回路に接続できるヒューズ本数が少なくなってしまう課題がある。ここで、ヒューズはそのレーザの照射径がレーザ照射装置の制約から小さくすることには限界がある。そのため、ヒューズの幅や、ヒューズ間間隔をレーザの照射径の制約内に収めておく必要から、それらの大きさを縮小することには限界がある。このため縮小された制御回路に接続されるヒューズ本数を増やすことは限界がある。
【００２０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００２１】
特に、本発明の目的は、ヒューズ下方の下層配線の信頼性を保って、配線領域の小面積化が図られた半導体装置を提供することである。
【００２２】
さらに本発明の目的は、高集積化された制御回路に接続されるヒューズ領域を備えた半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜の上または内部中に形成され、レーザ照射により選択的に切断される複数の互いに平行なヒューズを備えているヒューズ配列と、前記ヒューズの真下の前記ヒューズと重なる領域で、前記層間絶縁膜中に形成されて前記ヒューズから絶縁され、それぞれ前記ヒューズの幅よりも小さく、前記ヒューズと重なる領域の外側には存在せず前記ヒューズと重なる領域の内側に配列された複数の配線層を備えた配線層配列と、を有することを特徴とする。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体装置を、図１乃至図７を用いて説明する。図１は図７の“Ｂ−Ｃ”線上での断面図に相当する。
【００２９】
例えばシリコンからなる半導体基板１上には、例えば酸化珪素膜等からなる厚さが約２．５μｍの層間絶縁膜２が形成されている。この層間絶縁膜２中には複数本の下層配線３がそれぞれ一定の距離を隔てて互いに形成されている。層間絶縁膜２内部中にはヒューズ４が複数本、それぞれ一定の距離を隔てて接近しつつ、互いに平行に形成されている。なお、ヒューズ４は層間絶縁膜２上に形成されていて、ヒューズ４の上に窒化シリコン膜などから成るパッシベーション膜が形成されていてもよい。
【００３０】
ヒューズ４は、図７に示されるように溶断領域５、制御回路側端部６、共通電位側端部７を有している。ヒューズ４は溶断領域５がレーザを照射されることにより、熱によりジュール破壊して、溶断される。ここで、ヒューズ４の溶断領域５の長さは例えば約５．０μｍであり、制御回路側端部６、共通電位側端部７でのヒューズの幅は例えば約２．０μｍである。
【００３１】
図１に示されている様にレーザ照射により選択的に切断されるヒューズ４の真下には下層配線３が形成されている。ここで、ヒューズ４の真下とは、ヒューズ４の下方領域Ａ（一点鎖線で示された領域）に下層配線が形成されていることをいう。また、この下層配線３の下方にさらに配線が形成されていてもよい。この図１では、３本のヒューズ素子４が隣接して平行に形成された状態が示されているが、ヒューズ素子４はひとつのヒューズ領域中に場合により数千本以上形成されることもある。
【００３２】
ヒューズ４は、同層に形成されている配線（図示せず）と同じ材料により形成されており、例えば、Ａｌを主成分とするヒューズ及びＣｕを主成分とするヒューズの両方の場合で検討を行った。具体的には、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜、ＡｌＣｕ／Ｎｂの積層膜、若しくはＣｕ／ＢＭで検討を行った。ここでＡｌＣｕとはＡｌを主成分とするＡｌとＣｕの混合体、ＢＭはバリアメタルを示し、例えばＴａＮ、ＴｉＮ、Ｔｉ、Ｔａ等を単層あるいは積層構造で用いる。
【００３３】
下層に形成された下層配線３の構造も、同層に形成されている配線と同じ材料で、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜、ＡｌＣｕ／Ｎｂの積層膜、若しくはＣｕ／ＢＭの積層膜、若しくはＷを主成分とする膜で形成されている。
【００３４】
図１に示された隣接配置されたヒューズ４同士のピッチＷｐは例えば約２．０μｍとし、ヒューズ４の幅Ｗｆを例えば約１．０μｍとし、ヒューズ４の膜厚Ｔｆを例えば約４００ｎｍとした場合のヒューズ４の切断形状を図２に示す。図２においては、３本のヒューズ４が示されているが、中央のヒューズ４のみにレーザを照射している。
【００３５】
ここで、ヒューズ４の下層に形成された下層配線３の幅Ｗｃは例えば約０．５μｍで、その膜厚Ｔｃは例えば約４００ｎｍである。また、用いたレーザのパルス幅は約５ｎｓｅｃ．〜２０ｎｓｅｃ．であり、ビーム径は約２．０μｍφである。波長は１３２１ｎｍ若しくは１０４７ｎｍの赤外レーザを例えば使用する。
【００３６】
図２（Ａ）には照射したレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｂ）には照射したレーザエネルギー密度が５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｃ）には照射したレーザエネルギー密度が１０Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図２（Ｄ）には照射したレーザエネルギー密度が１５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状を示している。
【００３７】
図２（Ａ）に示されるように、照射されたレーザエネルギー密度が２．５Ｊ／ｃｍ２の場合には、ヒューズ４を十分に切断できず、層間絶縁膜３上に開口８下に除去されなかったヒューズ４の残骸が残存している。
【００３８】
図２（Ｂ）に示されるように、照射されたレーザエネルギー密度が５Ｊ／ｃｍ2の場合、ヒューズ４の真下に形成された下層配線３に損傷を与えること無くヒューズ４を切断することが可能である。すなわち、レーザが照射された開口９中にはヒューズ４は残存しておらず、層間絶縁膜２が露出している。
【００３９】
図２（Ｃ）に示されるように、照射されたレーザエネルギー密度が１０Ｊ／ｃｍ2の場合、開口９の大きさは変化はないが、その開口９下に形成されている下層配線３の上端部には損傷部１０が生じている。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４０】
図２（Ｄ）に示されるように、照射されたレーザエネルギー密度が１５Ｊ／ｃｍ2の場合、開口９の大きさに変化はないが、開口９に隣接する２つのヒューズ４の開口９に隣接した上端部に損傷部１１が生じている。さらに、開口９下の下層配線３の上端部には、図２（Ｃ）の場合よりも広範な範囲に渡って損傷部１２が生じている。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４１】
すなわち、ヒューズ４の真下に下層配線３を形成した場合には、照射エネルギーが５Ｊ／ｃｍ2の場合に、下層配線３にレーザ照射による損傷を与えること無くヒューズ４のみを切断可能であることが分かった。
【００４２】
なお、この照射エネルギーとヒューズの溶断状態はヒューズの厚さや材料などの要因により変化する。
【００４３】
次に、比較の為に、図３に示されたように、隣接するヒューズ４のピッチ間の真下の層間絶縁膜２中に配線３を形成した場合についても評価を行った。この図３に示された半導体装置では、図１に示された形状と異なり、ヒューズ４の真下には下層配線３が形成されていない。図３においては、３本のヒューズが示されているが、中央のヒューズ４のみにレーザを照射している。また、用いたレーザのパルス幅、ビーム径、波長は図２に示されたレーザ照射と同じ条件を使用している。
【００４４】
なお、図３に示された半導体装置では、下層配線３の配置位置以外は、各構成要素の材料やサイズは図１に示された半導体装置と同じとなっている。
【００４５】
図４（Ａ）には照射したレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｂ）には照射したレーザエネルギー密度が５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｃ）には照射したレーザエネルギー密度が１０Ｊ／ｃｍ2の場合のレーザ照射後の断面形状、図４（Ｄ）には照射したレーザエネルギー密度が１５Ｊ／ｃｍ2の場合のレーザ照射後の断面形状を示している。
【００４６】
図４（Ａ）に示されるように、照射されたレーザエネルギー密度が２．５Ｊ／ｃｍ2の場合には、ヒューズ４は十分に切断できず、層間絶縁膜３上に開口８下に除去されなかったヒューズ４の残骸が残存している。さらに、開口８に近接する２本の下層配線３の上面には損傷部１５が生じている。
【００４７】
図４（Ｂ）に示されるように、照射されたレーザエネルギー密度が５Ｊ／ｃｍ2の場合、ヒューズ４が切断される。しかし、切断されたヒューズ４が形成されていた部分の開口９に近接する２本の下層配線３の上部には、損傷部１６が生じている。この損傷部１６は図４（Ａ）において生じた損傷１５よりもその範囲が広範囲に渡っている。すなわち、下層配線３がヒューズ４間の下方に形成されている場合には、下層配線３に照射損傷を与えること無くヒューズ４のみを切断することは不可能である。このように損傷が生じた状態では配線やヒューズの信頼性に問題がある。
【００４８】
図４（Ｃ）に示されるように、照射されたレーザエネルギー密度が１０Ｊ／ｃｍ2の場合、２本の下層配線３はブローされて完全に除去される。レーザが照射されたヒューズ４両端に隣接する２本のヒューズ４側面までが露出する開口１７が形成されている。この開口１７は除去された２本の下層配線３部分とその上方に存在した層間絶縁膜２が除去されて、周囲の層間絶縁膜２を露出するようにテーパー状に形成されている。このように大きな開口１７が生じているのは、照射エネルギーが層間絶縁膜２中を通過し、下層配線３中に吸収されて、下層配線３を溶融，蒸発させて、蒸気が下層配線３上方の層間絶縁膜２を吹き飛ばすためである。
【００４９】
図４（Ｄ）に示されるように、照射されたレーザエネルギー密度が１５Ｊ／ｃｍ2の場合、開口１７の大きさに変化はないが、開口１７に隣接する２つのヒューズ４の開口１７に隣接した上端部に損傷部１８が生じている。
【００５０】
上記のように、ヒューズの真下に下層配線を形成した場合にのみ、下層配線に損傷を与えること無く、上層のヒューズのみを切断できる。このメカニズムを以下に説明する。
【００５１】
レーザの照射を開始するとヒューズの温度が上昇し、ヒューズの蒸発が生じる。しかし、レーザの照射が終了した時点（照射開始から５ｎｓｅｃ．〜２０ｎｓｅｃ．経過後）では、蒸発を開始した高密度の金属蒸気及び溶融層の一部はヒューズが形成されていた場所やその上方空間にとどまっており、ヒューズ下部へのレーザの侵入を遮蔽している。
【００５２】
その結果、照射されたレーザ光は、下層に形成されている下層配線には照射されない。高い熱エネルギーを得たヒューズを形成していた蒸気はレーザの照射が終了してから勢い良く飛び出し、上層の絶縁膜を吹き飛ばして外部環境に放出される。
【００５３】
以上のように、ヒューズがレーザ光の照射により蒸発しても、その蒸気がヒューズを形成していた場所にとどまっている間にレーザ照射を終了するような短パルスのレーザを用いることにより、ヒューズ下部に形成された配線に損傷を与えること無くヒューズを切断することが可能となる。
【００５４】
次にレーザ光の回折現象について図５を用いて説明する。層間絶縁膜２表面に与えられる照射レーザのエネルギー分布が図５中の層間絶縁膜２上に描かれている。このエネルギー分布の横方向が図５の左右方向の座標に対応し、上下方向はエネルギー量の大小に対応している。すなわち、レーザが照射される中央のヒューズ４上では、最も照射エネルギー量が大きくなっている。またレーザが照射される中央のヒューズから左右方向に離れるに従って、照射エネルギーは徐々に減少している。
【００５５】
図５中には、中央のヒューズ４と左側のヒューズ４との間の下層配線３の上面付近での深さ位置における層間絶縁膜中の照射エネルギー分布が、透過レーザのエネルギー分布として示されている。この分布においても、横方向が図５の左右方向の座標に対応し、上下方向はエネルギー量の大小に対応している。すなわち、レーザが照射される中央のヒューズ４と左側のヒューズ４の真中付近では、最も照射エネルギー量が大きくなっている。またその最大エネルギーの位置から左右方向に離れるに従って、照射エネルギーは徐々に減少している。このように下層配線３へ伝播する照射レーザのエネルギーは、下層配線３の位置に依存して小さくなっている。
【００５６】
ここで、本実施の形態で用いたレーザの波長は１３２１ｎｍであり、ヒューズの幅１．０μｍと同程度の波長を持つ。このような場合には、ヒューズによりレーザ光が遮蔽されても、その下部ではレーザが回折する。
【００５７】
レーザ回折の幅θは次式数１で与えられる。
【００５８】
【数１】
【００５９】
下層配線の幅Ｗｃを上層のヒューズ幅Ｗｆを用いて、次式の数２を満たす幅に設定することにより、下層配線へのレーザ光の照射をほぼ抑制することが可能となる。
【００６０】
【数２】
Ｗｃ≦Ｗｆ―２Ｔｔａｎθ
ここで、Ｔはヒューズの底面と下層配線の上面との距離である。
次に、図６を用いてヒューズ幅が１．０μｍの場合に下層配線に損傷を与えることなくヒューズを切断する確率について説明する。図６において、横軸にはレーザ照射のエネルギー密度を表し、縦軸には歩留まりを％で表す。ここで歩留まりとは、下層配線に損傷を与えること無く上層のヒューズを切断できる確率のことである。
【００６１】
すなわち、図６（Ａ）に示されるように下層配線幅が０．５μｍの場合、レーザのエネルギー密度が約４Ｊ／ｃｍ2から約７Ｊ／ｃｍ2の範囲でヒューズを切断した場合、歩留り１００％で、下層配線に損傷を与えることなく、ヒューズを切断することができる。
【００６２】
また、図６（Ｂ）に示されるように下層配線幅が１．０μｍの場合、レーザのエネルギー密度が約４Ｊ／ｃｍ2から約５．５Ｊ／ｃｍ2の範囲でヒューズを切断した場合、歩留り１００％で、下層配線に損傷を与えることなく、上部ヒューズを切断することができる。
【００６３】
このように図６より、下層配線の配線幅が０．５μｍの場合の方がその幅が１．０μｍの場合よりも歩留まり１００％が得られるエネルギー照射密度の幅が広いことが分かる。
【００６４】
配線幅が１．０μｍの場合の方が０．５μｍの場合よりも歩留まりが悪いのは、数１に表されるレーザ光の回折に起因する。従って、下層配線の幅は、数２の式を満たす構造にする方が歩留まりを向上することができる。下層配線の幅が１．０μｍの場合には、上層のヒューズにより回折した光が照射されるのに対し、下層配線の幅が０．５μｍの場合では数２を満たし、レーザ光をほぼ遮蔽することができる。
【００６５】
次に、図１に示された本実施の形態の半導体装置の平面図を表す図７を用いて平面構造を説明する。ここでは、メモリセル領域２０、制御回路２１が複数本のヒューズ４が形成された領域の付近に配置されている。ヒューズ４は、その制御回路側端部６がヒューズ配線２３を介して制御回路２１の接続端子部２２に接続されている。この複数本のヒューズ４の共通電位側端部７は共通電位線２４に接続されていて、同電位が与えられている。
【００６６】
各ヒューズのうち、あるヒューズ４においては、その下方にメモリセル領域２０に一端が接続されたメモリ信号下層配線２５が形成されている。さらに他のヒューズ４においては、その下方に制御回路２１に一端が接続された制御信号下層配線２６が形成されている。これら、メモリ信号下層配線２５及び制御信号下層配線２６は電源ラインや信号ラインとして使用される。
【００６７】
本実施の形態によれば、レーザ照射により下層配線に損傷が与えられること無く、上部のヒューズのみを切断することが可能となる。
【００６８】
そのため、信頼性を保った下層配線をヒューズの真下に形成することが可能となり、下層配線により配線領域の小面積化が図られた半導体装置を提供できる。また、下層配線の幅を特定範囲とすることにより、下層配線へのレーザ照射をほぼ抑制し、歩留まりを向上することが可能となる。
【００６９】
図７に示した様に、ヒューズの下層に電源ラインや信号ラインを形成することにより、電源ラインや信号ラインの長さを短縮できる。このため、チップサイズを小さくするとともに、電源ラインや信号ラインにおける電圧降下の程度が抑制され、消費電力を低減し、さらに動作速度も向上することが可能となる。
【００７０】
本実施の形態は特に信号本数が多く、かつヒューズが存在するメモリ混載論理ＬＳＩなどの半導体装置に適用するとその面積縮小効果が顕著である
（第１の実施の形態の変形例）
図８に示されるように本変形例においては、ひとつのヒューズ４下方に複数本の下層配線として第１下層配線３０及び第２下層配線３１が形成されている。この場合においても第１の実施の形態同様、ヒューズ下の領域Ａ内に各下層配線３０，３１は形成されている。この例では、一つのヒューズ下に２本の下層配線３０，３１が形成されているが、さらに多数の下層配線が形成されていてもよい。
【００７１】
このように、一つのヒューズ下に複数本の下層配線を設けることで、ヒューズ本数よりも電源線や信号線の本数が多い場合であっても、ヒューズ領域を迂回して電源線や信号線の配置領域を設ける必要がなくなる。このため、半導体装置のより一層の高集積化を図ることができる。
【００７２】
また、この下層配線３０，３１の下方にさらに配線が形成されていてもよい。
【００７３】
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体装置を、図９を用いて説明する。
【００７４】
図９に示される様に、制御回路３５の横方向の幅が縮小されて配置されている。このため、制御回路３５の接続端子部３６の左右方向の長さも図７に示される構造よりも縮小されている。この制御回路３５に２列で構成されたヒューズが接続されている。すなわち、制御回路側端部６が接続端子３６に接続された複数本の第１ヒューズ列３７が設けられている。この第１ヒューズ列３７中の各ヒューズはそれぞれ互いに平行に一定距離を隔てて平行方向に配置されている。
【００７５】
この第１ヒューズ列３７中の各ヒューズの他端は共通端部３８となっていて、各ヒューズの長手方向に直交する方向に配置された共通電位線３９に接続されていて、各ヒューズの共通端部３８は同一電位が与えられる。この共通電位線３９は、半導体基板中のウエルなどの配線によって形成されている。
【００７６】
第１ヒューズ列３７の共通端部３８は、第２ヒューズ列４０の溶断部５が接続されている。この第２ヒューズ列４０は第１ヒューズ列３７中の各ヒューズに対応して１対１で設けられている。この第２ヒューズ列４０中の各ヒューズはそれぞれ互いに平行に一定距離を隔てて行方向に配置されている。第２ヒューズ列の各ヒューズの接続端部４１には、図１で示されたようなヒューズ下方に配置された下層配線で構成された第１下層配線４２が接続されていて、この第１下層配線４２は制御回路３５の接続端子部３６に接続されている。
【００７７】
また、第１ヒューズ列３７の各ヒューズの制御側端子部６にはヒューズよりも下層に配置された下層配線で構成された第２下層配線４３が接続されている。この第２下層配線４３は制御回路３５の接続端子部３６に接続されている。
【００７８】
なお、制御回路とこの制御回路に隣接した第１ヒューズ列とを接続する手段としては、下層配線に限られるものではなく、ヒューズと同層の配線を用いてもよい。さらに、この図においては、メモリ部は図示が省略されているが、図１１に示されるように制御回路及びヒューズ領域の側面を迂回して形成することができる。
【００７９】
さらに、３列、４列、・・・、ｎ列（ｎは自然数）とヒューズ列を増やすことで、より微細化が進行した制御回路に対応することも可能となる。すなわち、ヒューズ列を増やすごとに隣接しているそれぞれの列の接続端には、ヒューズの長手方向と直交するヒューズと同層の信号線が接続されて、平行する同一列のヒューズの一端はすべて同じ電位が与えられる。さらに制御回路から最も離間したヒューズ列の最遠端には各ヒューズ列の下を通過する下層配線が接続される。
【００８０】
また図７に示される形態と図９に示される形態とを組み合わせて一つの半導体装置に搭載することもできる。すなわち、あるヒューズ領域は図７に示される構成とし、他のヒューズ領域は図９に示される構成とすることができる。
【００８１】
ここで、制御回路は素子の微細化によりその素子面積が縮小されているが、ヒューズ領域の面積はレーザの照射エネルギーの幅を狭くできない制約のためにヒューズ幅やヒューズ間間隔を縮小できない。そのような状況下において、縦にヒューズを直列接続することで、レーザの照射エネルギーの幅を狭くできない制約を満たしながら、縮小した接続端子領域の長さに対応させて必要な本数のヒューズを有するヒューズ領域を形成できる。すなわち、制御回路の縮小化によって、そのヒューズ領域への接続端子領域の長さが縮小しても、本実施の形態はその縮小した接続端子領域の長さに対応させて必要な本数のヒューズを有するヒューズ領域を形成できる。
【００８２】
このように必要とされるヒューズ本数と制御回路中に接続端子領域の長さとを考慮して、ヒューズの直列接続される列数が選択的に設定される。
【００８３】
このように、ヒューズピッチを変化させることなく、制御回路に接続するピッチをヒューズピッチの半分にまで対応することが可能となる。
【００８４】
こうして、半導体デバイスの微細化の進行とともに、制御回路の微細化が進行して、制御回路の縮小に合わせて、ヒューズピッチを変えること無く制御回路の微細化に対応したヒューズ構造を持った半導体装置を提供できる。
【００８５】
また、図９中のヒューズ占有面積と制御回路面積の和で定義されるリダンダンシー回路の占有面積を低減できる。
【００８６】
本実施の形態は特にヒューズ本数の多いＤＲＡＭなどの半導体記憶装置に適用すると、その面積縮小効果が顕著である。
【００８７】
【発明の効果】
本発明によれば、ヒューズ下方の下層配線の信頼性を保って、配線領域の小面積化が図られた半導体装置を提供することができる。
【００８８】
さらに本発明によれば、高集積化された制御回路に接続されるヒューズ領域を備えた半導体装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが２．５Ｊ／ｃｍ2の場合の断面図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが５Ｊ／ｃｍ2の場合の断面図であり、（Ｃ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが１０Ｊ／ｃｍ2の場合の断面図であり、（Ｄ）は、本発明の第１の実施の形態に係る半導体装置のレーザ照射エネルギーが１５Ｊ／ｃｍ2の場合の断面図である。
【図３】 本発明の第１の実施の形態に係る半導体装置の比較例を示す断面図。
【図４】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが２．５Ｊ／ｃｍ2の場合の断面図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが５Ｊ／ｃｍ2の場合の断面図であり、（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが１０Ｊ／ｃｍ2の場合の断面図であり、（Ｄ）は、本発明の第１の実施の形態に係る半導体装置の比較例のレーザ照射エネルギーが１５Ｊ／ｃｍ2の場合の断面図である。
【図５】 本発明の第１の実施の形態に係る半導体装置の回折現象を説明する断面図。
【図６】 （Ａ）は、本発明の第１の実施の形態に係る半導体装置において、下層配線層幅が０．５μｍにおけるレーザエネルギーと歩留まりの関係を示す図であり、（Ｂ）は、本発明の第１の実施の形態に係る半導体装置において、下層配線層幅が１．０μｍにおけるレーザエネルギーと歩留まりの関係を示す図である。
【図７】 本発明の第１の実施の形態に係る半導体装置の平面図である。
【図８】 本発明の第１の実施の形態の変形例を表す断面図。
【図９】 本発明の第２の実施の形態に係る半導体装置の平面図。
【図１０】 従来の半導体装置の断面図。
【図１１】 従来の半導体装置の平面図。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
３ 下層配線
４ ヒューズ
８、９、１７ 開口
１０、１１、１２、１５、１６、１８ 損傷部
２０ メモリセル領域
２１、３５ 制御回路
２２、３６ 接続端子部
２３ ヒューズ配線
２４、３９ 共通電位線
２５ メモリ信号下層配線
２６ 制御信号下層配線
３０、４２ 第１下層配線
３１、４３ 第２下層配線
３７ 第１ヒューズ列
３８ 共通端部
４０ 第２ヒューズ列
４１ 接続端部
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜の上または内部中に形成され、レーザ照射により選択的に切断される複数の互いに平行なヒューズを備えているヒューズ配列と、
前記ヒューズの真下の前記ヒューズと重なる領域で、前記層間絶縁膜中に形成されて前記ヒューズから絶縁され、それぞれ前記ヒューズの幅よりも小さく、前記ヒューズと重なる領域の外側には存在せず前記ヒューズと重なる領域の内側に配列された複数の配線層を備えた配線層配列と、
を有することを特徴とする半導体装置。 - 前記複数のヒューズ及び前記複数の配線層は、上下でそれぞれ互いに平行に配置され、前記ヒューズと前記配線層とは、互いに１対１の位置関係で設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記複数のヒューズ及び前記複数の配線層は、上下でそれぞれ互いに平行に配置され、１つの前記ヒューズの真下に複数の前記配線層が設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記配線層の少なくとも１つに接続された制御回路をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記配線層の少なくとも１つは、電源ライン又は信号ラインであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177007A JP4225708B2 (ja) | 2001-06-12 | 2001-06-12 | 半導体装置 |
| US10/165,982 US7061070B2 (en) | 2001-06-12 | 2002-06-11 | Semiconductor device with fuse arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177007A JP4225708B2 (ja) | 2001-06-12 | 2001-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368094A JP2002368094A (ja) | 2002-12-20 |
| JP4225708B2 true JP4225708B2 (ja) | 2009-02-18 |
Family
ID=19017918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177007A Expired - Fee Related JP4225708B2 (ja) | 2001-06-12 | 2001-06-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7061070B2 (ja) |
| JP (1) | JP4225708B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| JP4364515B2 (ja) * | 2003-01-09 | 2009-11-18 | Ｏｋｉセミコンダクタ株式会社 | ヒューズレイアウト，及びトリミング方法 |
| JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
| JP4511211B2 (ja) | 2004-02-12 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7629234B2 (en) * | 2004-06-18 | 2009-12-08 | Electro Scientific Industries, Inc. | Semiconductor structure processing using multiple laterally spaced laser beam spots with joint velocity profiling |
| JP2006351663A (ja) * | 2005-06-14 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP4903015B2 (ja) * | 2006-06-06 | 2012-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置、電気ヒューズの切断方法、および電気ヒューズの判定方法 |
| KR100752662B1 (ko) * | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
| KR100790995B1 (ko) | 2006-08-11 | 2008-01-03 | 삼성전자주식회사 | 반도체 소자의 퓨즈박스 및 그 형성방법 |
| US11451014B2 (en) | 2019-05-07 | 2022-09-20 | Johnson Controls Tyco IP Holdings LLP | Fuse bank for HVAC systems |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW279229B (en) * | 1994-12-29 | 1996-06-21 | Siemens Ag | Double density fuse bank for the laser break-link programming of an integrated-circuit |
| US5608257A (en) * | 1995-06-07 | 1997-03-04 | International Business Machines Corporation | Fuse element for effective laser blow in an integrated circuit device |
| JPH10163331A (ja) | 1996-12-03 | 1998-06-19 | Texas Instr Japan Ltd | 半導体デバイス用フューズおよび半導体デバイス |
| US6057221A (en) * | 1997-04-03 | 2000-05-02 | Massachusetts Institute Of Technology | Laser-induced cutting of metal interconnect |
| JP4363679B2 (ja) * | 1997-06-27 | 2009-11-11 | 聯華電子股▲ふん▼有限公司 | 半導体装置の製造方法 |
| JP3347057B2 (ja) | 1998-05-22 | 2002-11-20 | 株式会社東芝 | 半導体装置 |
| US5949323A (en) * | 1998-06-30 | 1999-09-07 | Clear Logic, Inc. | Non-uniform width configurable fuse structure |
| KR100268438B1 (ko) * | 1998-07-03 | 2000-10-16 | 윤종용 | 복수의 퓨즈들을 갖는 반도체 메모리 장치 |
| JP3630999B2 (ja) * | 1998-08-19 | 2005-03-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3466929B2 (ja) | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| JP2000243845A (ja) | 1999-02-23 | 2000-09-08 | Toshiba Corp | 半導体装置の製造方法 |
| JP3648399B2 (ja) | 1999-03-18 | 2005-05-18 | 株式会社東芝 | 半導体装置 |
| JP2000285693A (ja) * | 1999-03-31 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US6633055B2 (en) * | 1999-04-30 | 2003-10-14 | International Business Machines Corporation | Electronic fuse structure and method of manufacturing |
| US6249038B1 (en) * | 1999-06-04 | 2001-06-19 | International Business Machines Corporation | Method and structure for a semiconductor fuse |
| JP2001044281A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 多層配線構造の半導体装置 |
| US6295721B1 (en) * | 1999-12-28 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Metal fuse in copper dual damascene |
| TW470988B (en) * | 2000-10-16 | 2002-01-01 | United Microelectronics Corp | Laser fuse structure of memory device |
| JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
| JP2005032916A (ja) * | 2003-07-10 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
-
2001
- 2001-06-12 JP JP2001177007A patent/JP4225708B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-11 US US10/165,982 patent/US7061070B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002368094A (ja) | 2002-12-20 |
| US20020185706A1 (en) | 2002-12-12 |
| US7061070B2 (en) | 2006-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4297677B2 (ja) | 半導体装置の製造方法 | |
| KR100771723B1 (ko) | 전기적 퓨즈 구조물 및 그 형성 방법 | |
| EP0374971B2 (en) | Three-dimensionally stacked LSI | |
| JP3968045B2 (ja) | ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造 | |
| JP4225708B2 (ja) | 半導体装置 | |
| JP2005209903A (ja) | 半導体装置及びその製造方法 | |
| JPH0646648B2 (ja) | レーザ溶断リンクを有する固体回路 | |
| US20090236688A1 (en) | Semiconductor device having fuse pattern and methods of fabricating the same | |
| WO2007092716A2 (en) | Laser-based method and system for processing a multi-material device having conductive links structures | |
| KR100703983B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7470590B2 (en) | Methods of forming semiconductor constructions | |
| US20040178425A1 (en) | Semiconductor device having fuse | |
| US6566238B2 (en) | Metal wire fuse structure with cavity | |
| US7067897B2 (en) | Semiconductor device | |
| KR100332456B1 (ko) | 퓨즈를 갖는 반도체 소자 및 그 제조방법 | |
| JP3588612B2 (ja) | 半導体装置 | |
| JP4511211B2 (ja) | 半導体装置 | |
| KR101046229B1 (ko) | 퓨즈를 포함하는 반도체 장치 | |
| JP2007201485A (ja) | 半導体集積回路装置及びその製造方法 | |
| US6355967B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001077202A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3269491B2 (ja) | 半導体装置及びそれに用いるヒューズ構造並びにその製造方法 | |
| JP2009044079A (ja) | 半導体装置、及びその製造方法 | |
| KR100790976B1 (ko) | 레이저 블로잉으로 인한 손상과 크로스 토크를 줄일 수있는 퓨즈 박스 및 그 형성방법 | |
| JP2004335735A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050308 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081121 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081125 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |