KR100790995B1 - 반도체 소자의 퓨즈박스 및 그 형성방법 - Google Patents

반도체 소자의 퓨즈박스 및 그 형성방법 Download PDF

Info

Publication number
KR100790995B1
KR100790995B1 KR1020060076372A KR20060076372A KR100790995B1 KR 100790995 B1 KR100790995 B1 KR 100790995B1 KR 1020060076372 A KR1020060076372 A KR 1020060076372A KR 20060076372 A KR20060076372 A KR 20060076372A KR 100790995 B1 KR100790995 B1 KR 100790995B1
Authority
KR
South Korea
Prior art keywords
fuse
pitch
fuses
insulating layer
pattern
Prior art date
Application number
KR1020060076372A
Other languages
English (en)
Inventor
방광규
최종현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060076372A priority Critical patent/KR100790995B1/ko
Priority to US11/764,385 priority patent/US7888770B2/en
Priority to JP2007178651A priority patent/JP5459941B2/ja
Application granted granted Critical
Publication of KR100790995B1 publication Critical patent/KR100790995B1/ko
Priority to US12/984,730 priority patent/US20110101495A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

컷팅축을 감소시킬 수 있는 바이패스구조를 갖는 반도체 소자의 퓨즈박스 및 그 형성방법을 개시한다.
반도체 소자의 퓨즈박스는 다수의 제1퓨즈를 구비하는 제1퓨즈군, 다수의 제2퓨즈를 구비하는 제2퓨즈군 및 다수의 제3퓨즈를 구비하는 제3퓨즈군을 포함한다. 상기 제1퓨즈군의 제1퓨즈는 일방향으로 배열되어 제1컷팅축을 가지며, 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제2퓨즈군의 제2퓨즈는 상기 일방향으로 배열되어 제2컷팅축을 가지며, 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제3퓨즈군의 제3퓨즈는 상기 제1컷팅축 또는 상기 제2컷팅축중 하나의 컷팅축을 가지며, 상기 일방향으로 배열되어 제1퓨즈피치를 갖는 제1패턴, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 가지며, 상기 제1퓨즈 또는 제2퓨즈를 바이패스하도록 배열된 제2패턴을 구비한다.

Description

반도체 소자의 퓨즈박스 및 그 형성방법{Fuse box of semiconductor device and method for forming the same}
도 1a는 종래의 반도체 소자의 퓨즈박스의 평면도이다.
도 1b는 종래의 반도체 소자의 퓨즈박스에서 레이저 절단시 브리지가 발생되는 것을 보여주는 도면이다.
도 2a는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스의 평면도이다.
도 2b는 도 2a의 IIB-IIB선에 따른 반도체 소자의 퓨즈박스의 단면도이다.
도 3a 내지 도 11a는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스의 제조방법을 설명하기 위한 평면도이다.
도 3b 내지 도 11b는 도 3a 내지 도 11a의 B-B 선에 따른 반도체 소자의 퓨즈박스의 제조방법을 설명하기 위한 단면도이다.
도 12a 는 리페어후의 본 발명의 바이패스구조를 갖는 퓨즈를 구비하는 반도체 소자의 퓨즈박스의 평면을 보여주는 사진이다.
도 12b는 도 12a의 퓨즈를 리페어한 후의 퓨즈박스의 단면을 보여주는 사진이다.
* 도면의 주요 부분에 대한 부호의 설명 *
120, 140, 150 : 퓨즈군 110, 130, 160 : 층간 절연막
120a, 140a, 150a : 퓨즈 170 : 캡핑층
180 : 패시베이션막 101 : 퓨즈개구영역
본 발명은 반도체 소자의 퓨즈박스에 관한 것으로서, 보다 구체적으로는 컷팅축을 감소시킬 수 있는 바이패스 구조를 갖는 반도체 소자의 퓨즈박스 및 그 형성방법에 관한 것이다.
반도체 메모리소자가 점점 고집적화됨에 따라 반도체 메모리소자의 제조공정중에 메모리셀의 결함발생 가능성이 증가하게 되고, 이에 따라 생산수율의 저하를 초래하게 된다. 반도체 메모리소자의 고집적화에 따른 수율저하를 방지하기 위하여, 리던던시회로를 사용하는 리페어 방법이 제안되었다. 이 방법은 테스트공정을 통해 메모리셀 어레이내에 배열된 메모리셀중 결함이 발생된 메모리셀이 검출되면, 반도체 메모리소자의 주변회로영역에 배열되어 있는 퓨즈박스내의 퓨즈를 절단하여 상기 결함이 발생된 메모리셀을 리던던시 메모리셀과 대체시켜 준다. 반도체 메모리소자는, 결함이 발생된 메모리셀이 리던던시 메모리셀에 대체되므로, 메모리셀에 불량이 발생하더라도 정상적인 동작을 수행하게 된다.
도 1a는 종래의 반도체 소자에 발생된 불량을 리페어하는 데 사용되는 퓨즈박스의 평면도를 도시한 것이다. 퓨즈박스(10)는 일정 피치(P)를 두고 배열되는 다수의 퓨즈(15)를 구비한다. 상기 퓨즈(15)의 레이저에 의한 컷팅이 용이하도록 퓨 즈개구영역(13)을 통해 노출되어진다. 상기 퓨즈(15)는 일정한 지름, 즉 스폿 사이즈(spot size, S)를 갖는 레이저 빔(17)을 조사하여 컷팅시켜 준다. 퓨즈(15)는 도전상태를 유지하다가, 컷팅에 의해 단선되어 비도전상태로 된다.
상기 퓨즈(15)는 일정 크기, 즉 일정 폭(W)을 갖으며, 상기 인접하게 배열되는 퓨즈(15)간에는 일정간격 즉, 일정 퓨즈피치(P)가 유지된다. 퓨즈의 폭(W)은 레이저 스폿(17)을 커버할 수 있을 정도로 충분히 커서 레이저 에너지를 흡수하는 것이 바람직하다. 또한, 퓨즈 피치(P)는 레이저의 위치 정도(position accuracy, A)의 오차범위보다 큰 것이 바람직하다. 반도체 소자의 집적도가 증가함에 따라 리페어에 사용되는 퓨즈의 수가 증가하게 된다. 이에 따라 퓨즈 피치(P)와 퓨즈의 폭(W)이 감소하게 되어, 일정 스폿 사이즈(S)를 갖는 레이저 빔으로 퓨즈 컷팅시 인접한 퓨즈의 손상을 초래하게 된다.
이를 해결하기 위하여, 퓨즈 개구영역에서 큰 퓨즈 피치를 갖도록 다수의 퓨즈가 배열된 퓨즈박스가 제안되었다. 이러한 퓨즈박스는 퓨즈개구영역에서는 퓨즈피치가 도 1a의 위치정도(A)의 오차범위보다 큰 피치를 갖고, 퓨즈가 다발적으로 배열되는 퓨즈 비개구영역에서는 작은 퓨즈피치를 갖도록 다수의 퓨즈들이 배열된다. 상기 퓨즈 개구영역은 레이저에 의한 퓨즈 컷팅이 용이하도록 퓨즈들을 오픈시켜 주는 영역을 말하며, 퓨즈 비개구영역은 퓨즈 컷팅이 되지 않는 부분으로 퓨즈가 노출되지 않는다.
종래의 퓨즈박스는 퓨즈 개구영역에서 큰 피치를 갖도록 퓨즈들이 배열되므로, 인접하게 배열된 퓨즈의 손상없이 레이저에 의한 퓨즈컷팅이 용이하게 된다. 그러나, 레이저 컷팅시 발생한 열로 인하여 퓨즈가 다발적으로 배열된 영역에서 퓨즈들이 용융되어 도 1b와 같이 브리지(19) 등을 초래하게 된다. 또한, 종래의 퓨즈박스는 퓨즈개구영역에서 퓨즈피치를 증가시켜 주기 위하여 다수의 퓨즈들이 다수의 컷팅축을 갖도록 배열되며, 상기 컷팅축이 증가하면 할수록 퓨즈피치가 증가하게 된다. 이러한 컷팅축의 증가는 퓨즈 개구영역에 레이저 빔을 정렬시켜 주기 위한 레이저 빔의 이동시간이 증가하는 등, 레이저 컷팅공정에 소요되는 시간의 증가를 초래하게 된다. 그러므로, 레이저 컷팅공정에 대한 스루풋향상을 위해서는 컷팅축을 감소시켜 주어야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 컷팅축을 감소시켜 스루풋을 향상시켜 줄 수 있는 반도체 소자의 퓨즈구조 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 소자의 퓨즈박스는 다수의 제1퓨즈를 구비하는 제1퓨즈군, 다수의 제2퓨즈를 구비하는 제2퓨즈군 및 다수의 제3퓨즈를 구비하는 제3퓨즈군을 포함한다. 상기 제1퓨즈군의 제1퓨즈는 일방향으로 배열되어 제1컷팅축을 가지며, 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제2퓨즈군의 제2퓨즈는 상기 일방향으로 배열되어 제2컷팅축을 가지며, 제1퓨즈피치를 갖 는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제3퓨즈군의 제3퓨즈는 상기 제1컷팅축 또는 상기 제2컷팅축중 하나의 컷팅축을 가지며, 상기 일방향으로 배열되어 제1퓨즈피치를 갖는 제1패턴, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 가지며, 상기 제1퓨즈 또는 제2퓨즈를 바이패스하도록 배열된 제2패턴을 구비한다.
상기 실시예에서, 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제1부분과 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제2부분은 상기 일방향으로 나란하게 배열되고, 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제2부분과 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제1부분은 상기 일방향으로 나란하게 배열된다. 상기 제3퓨즈군의 상기 제3퓨즈의 상기 제1패턴은 상기 제1퓨즈의 상기 제2부분 또는 상기 제2퓨즈의 상기 제2부분과 상기 일방향으로 나란하게 배열된다.
상기 제1퓨즈의 상기 제1퓨즈피치는 상기 제2퓨즈의 상기 제1퓨즈피치 및 상기 제3퓨즈의 상기 제1퓨즈피치와 같고, 상기 제1퓨즈의 상기 제2퓨즈피치는 상기 제2퓨즈의 상기 제2퓨즈피치 및 상기 제3퓨즈의 상기 제2퓨즈피치와 같다. 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제1부분이 상기 제1컷팅축에 배열되고, 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제1부분이 상기 제2컷팅축에 배열되며, 상기 제3퓨즈군의 상기 제3퓨즈의 상기 제1패턴이 상기 제1 또는 제2컷팅축중 상기 하나의 컷팅축에 배열된다.
상기 제3퓨즈군의 상기 제1패턴과 상기 제2패턴은 콘택을 통해 전기적으로 연결된다.
본 발명의 다른 견지에 따른 반도체 소자의 퓨즈박스는 반도체 기판; 및 상기 반도체 기판상에 제2퓨즈피치를 갖고 배열되는 다수의 제3퓨즈의 제2패턴들 및 상기 제3퓨즈들의 상기 제1패턴들 및 상기 반도체 기판상에 형성되고, 상기 제3퓨즈들의 상기 제1패턴들의 일부분을 노출시켜 주는 콘택들을 구비한 제1절연막을 구비한다. 상기 제1절연막상에 다수의 제1퓨즈가 배열되되, 각 제1퓨즈는 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제1절연막상에 다수의 제2퓨즈가 배열되되, 각 제2퓨즈는 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비한다. 상기 제1절연막상에 상기 다수의 제3퓨즈의 제1패턴들이 배열되되, 각 제1패턴은 상기 콘택들을 통해 상기 제2패턴들과 전기적으로 연결되며, 제2퓨즈피치보다 큰 제1퓨즈피치를 갖고 일방향으로 배열된다.
제1퓨즈 내지 제3퓨즈는 금속막 또는 폴리실리콘막을 포함한다. 상기 제3퓨즈의 상기 제2패턴은 상기 제1퓨즈의 상기 제2부분 또는 상기 제2퓨즈의 상기 제2부분에 대응하여 배열된다.
상기 제1퓨즈의 상기 제1부분과 상기 제2퓨즈의 상기 제2부분은 상기 일방향으로 나란하게 배열되고, 상기 제1퓨즈의 상기 제2부분과 상기 제2퓨즈의 상기 제1부분은 상기 일방향으로 나란하게 배열된다. 상기 제3퓨즈의 상기 제1패턴은 상기 제1퓨즈의 상기 제1부분 또는 상기 제2퓨즈의 상기 제1부분과 상기 일방향으로 나란하게 배열된다. 상기 제1퓨즈의 상기 제1퓨즈피치는 상기 제2퓨즈의 상기 제1퓨즈피치 및 상기 제3퓨즈의 상기 제1퓨즈피치와 같고, 상기 제1퓨즈의 상기 제2퓨즈피치는 상기 제2퓨즈의 상기 제2퓨즈피치 및 상기 제3퓨즈의 상기 제2퓨즈피치와 같다.
본 발명의 반도체 소자의 퓨즈박스는 상기 제1절연막상에 형성되고, 상기 제1퓨즈의 상기 제1부분, 상기 제2퓨즈의 상기 제1부분 및 상기 제3퓨즈의 제1패턴의 일부를 노출시켜 주는 퓨즈 개구영역이 형성된 제2절연막; 상기 제2절연막상에 형성되고 상기 퓨즈 개구영역이 형성된 캡핑층; 및 상기 캡핑층중 상기 제1퓨즈 및 상기 제2퓨즈의 상기 제3부분에 대응하여 형성된 패시배에션막을 더 포함한다. 상기 캡핑층은 금속막을 포함하고, 상기 패시베이션막은 질화막을 포함한다.
본 발명의 또 다른 견지에 따른 반도체 소자의 퓨즈박스의 제조방법은 반도체 기판상에 제2퓨즈피치를 갖고 배열되는 다수의 제3퓨즈의 제2패턴들을 형성하고, 상기 제3퓨즈들의 상기 제2패턴들 및 상기 반도체 기판상에 제1절연막을 형성한다. 상기 제1절연막을 식각하여 상기 제3퓨즈들의 상기 제1패턴들의 일부분을 노출시켜 주는 콘택들을 형성한다. 상기 제1절연막상에, 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제1퓨즈; 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제2퓨즈; 상기 콘택들을 통해 상기 제2패턴들과 전기적으로 연결되며, 제2퓨즈피치보다 큰 제1퓨즈피치를 갖고 일방향으로 배열되는 상기 다수의 제3퓨즈들의 제1패턴들을 형성한다. 상기 제1절연막상에 제2절연막을 형성하고, 상기 제1퓨즈의 상기 제1부분, 상기 제2퓨즈의 상기 제1부분 및 상기 제3퓨즈의 제1패턴의 일부를 노출시켜 주는 퓨즈 개구영역이 형성된 캡핑층을 형성한다. 상기 캡핑층상에 제3절연막을 형성한다. 상기 제3절연막과 제2절연막을 식각하여 상기 캡핑층중 상기 제1퓨즈 및 상기 제2퓨즈의 상기 제3부분에 대응하는 부분에 제3절연막을 남겨두고, 상기 제2절연막에 상기 퓨즈개구영역을 형성한다. 상기 캡핑층은 상기 제2절연막에 상기 퓨즈 개구영역을 형성할 때 식각 마스크로 작용한다.
레이저에 의한 식각이 용이하도록 상기 퓨즈 개구영역에 의해 노출된 상기 제1퓨즈 및 제2퓨즈의 제1부분 및 상기 제3퓨즈의 상기 제1패턴을 일부분 식각한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈박스의 평면도를 도 시한 것이다. 도 2b는 도 2a의 IIb-IIb 선에 따른 반도체 소자의 퓨즈박스의 단면도를 도시한 것이다. 도 2a 및 도 2b를 참조하면, 퓨즈박스는 제1컷팅축(C1)을 갖는 다수의 제1퓨즈(140a)가 배열된 제1퓨즈군(140), 제2컷팅축(C2)을 갖는 다수의 제2퓨즈(150a)가 배열된 제2퓨즈군(150) 및 상기 제1컷팅축(C1) 또는 제2컷팅축(C2)을 갖는 다수의 제3퓨즈(120a)가 배열된 제3퓨즈군(120)을 구비한다. 상기 제1퓨즈군(140)과 제2퓨즈군(150)은 서로 180ㅀ 대칭을 이루고 배열된다. 각 제1 내지 제3퓨즈군(140, 150, 120)의 제1 내지 제3퓨즈(140a, 150a, 120a)는 상기 퓨즈 비개구영역(105)에서는 작은 퓨즈피치의 퓨즈다발 형태로 배열된다.
퓨즈박스는 레이저에 의해 제1 내지 제3퓨즈(140a, 150a, 120a)의 컷팅부분을 노출시켜 주는 퓨즈 개구영역(101)과, 퓨즈(140a, 150a, 120a)가 노출되지 않는 퓨즈 비개구영역(105)과, 상기 퓨즈 개구영역(101)과 상기 퓨즈 비개구영역(105)사이에 존재하는 퓨즈연결영역(103)으로 나뉘어진다. 제1퓨즈군(140)의 경우, 제1퓨즈(140a)는 상기 퓨즈 개구영역(101)에서 제1퓨즈피치(W45)를 갖는 제1부분(145), 상기 퓨즈 비개구영역(105)에서 제2퓨즈피치(W41)를 갖는 제2부분(141) 및 상기 퓨즈연결영역(103)에서 상기 제1부분(145)과 제2부분(141)을 연결시켜 주는 제3부분(143)을 구비한다. 상기 제2퓨즈군(150)의 경우, 제2퓨즈(150a)는 상기 퓨즈 개구영역(101)에서 제1퓨즈피치(W55)를 갖는 제1부분(155), 상기 퓨즈 비개구영역(105)에서 제2퓨즈피치(W51)를 갖는 제2부분(151) 및 상기 퓨즈연결영역(103)에서 상기 제1부분(155)과 제2부분(151)을 연결시켜 주는 제3부분(153)을 구비한다.
제1퓨즈군(140)의 제1퓨즈피치(W45)는 제2퓨즈군(150)의 제1퓨즈피치(W55)와 동일하고, 제1퓨즈군(140)의 제2퓨즈피치(W41)는 제2퓨즈군(150)의 제2퓨즈피치(W51)와 동일하다. 상기 제1 및 제2퓨즈군(140, 150)의 제1퓨즈피치(W45, W55)는 상기 제1 및 제2퓨즈군(140, 150)의 제2퓨즈피치(W41, W51)보다 큰 값을 갖는다. 상기 제1퓨즈군(140)의 제1퓨즈피치(W45)와 제2퓨즈군(150)의 제1퓨즈피치(W55)는 레이저 컷팅시 위치정도(A)의 오차범위보다 큰 값을 갖는 것이 바람직하고, 제1퓨즈군(140)의 제2퓨즈피치(W41)와 제2퓨즈군(150)의 제2퓨즈피치(W51)는 반도체 소자의 제조공정에서 허용되는 최소값을 갖는 것이 바람직하다.
제3퓨즈군(120)의 경우, 제3퓨즈(120a)는 상기 퓨즈 개구영역(101)에서 제1퓨즈피치(W25)를 갖는 제1패턴(125) 및 상기 퓨즈 비개구영역(105)에서 제2퓨즈피치(W21)를 갖는 제2패턴(121)을 구비한다. 상기 제3퓨즈군(120)의 제3퓨즈(120a)은 상기 제1퓨즈군(140) 또는 제2퓨즈군(150)에 대하여 바이패스구조를 갖는다. 제1퓨즈군(140)의 제1퓨즈(140a)와 제2퓨즈군(150)의 제2퓨즈(150a)가 제2절연막(130)상에 형성됨에 반하여 제3퓨즈군(120)의 제3퓨즈(120a)중 제2패턴(121)은 상기 제1절연막(110)상에 형성되고, 제1패턴(125)은 상기 제2절연막(130)상에 형성되며, 상기 제1패턴(125)과 제2패턴(121)은 콘택(133)을 통해 연결된다. 상기 제2패턴(121)은 바이패스형태를 가지므로, 상기 퓨즈 비개구영역(101)에서 상기 제2퓨즈군(150)의 제2퓨즈(150a)의 제2부분(151)과 오버랩되어 배열될 수 있다.
제3퓨즈군(120)의 제1퓨즈피치(W25)는 제1퓨즈군(140)의 제1퓨즈피치(W45) 및 제2퓨즈군(150)의 제1퓨즈피치(W55)와 동일하고, 상기 제3퓨즈군(120)의 제2퓨즈피치(W21)는 상기 제1퓨즈군(140)의 제2퓨즈피치(W41) 및 제2퓨즈군(150)의 제2 퓨즈피치(W51)와 동일하다. 상기 제3퓨즈군(120)은 상기 제2퓨즈군(150)과 동일한 컷팅축(C1)을 갖도록 배열되었으나, 제1퓨즈군(140)과 동일한 컷팅축(C2)을 갖도록 배열되거나 또는 상기 제1퓨즈군(140)과 동일한 컷팅축(C2)에 배열됨과 동시에 제2퓨즈군(150)과 동일한 컷팅축(C1)에 배열될 수도 있다. 상기 제3퓨즈군(120)의 제2패턴(121)이 상기 제1퓨즈군(140) 및 제2퓨즈군(150)에 대하여 바이패스되는 구조는 상기 도 2a 및 도 2b의 배열구조에 한정되는 것은 아니라 다양하게 변형가능하다.
여기서, 컷팅축(C1, C2)에 배열된 퓨즈들은 동일축의 레이저 빔에 의해 컷팅되는 퓨즈들을 의미한다.
상기 퓨즈 개구영역(101)에 의해 노출되는 제1부분(125, 145, 155)을 제외한 상기 제1 내지 제3퓨즈군(140, 150, 120)를 덮도록 제2절연막(130)상에는 제3절연막(160)과 캡핑층(170)으로 금속막이 형성된다. 상기 캡핑층(170)중 상기 연결영역(103)에 대응하는 부분에는 패시베이션막(180)이 형성된다. 상기 패시베이션막(180)은 질화막을 포함한다. 상기 패시베이션막(180) 하부에는 제4절연막으로 층간 절연막이 개재될 수도 있다.
도 3a 내지 도 11a 는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 평면도이다. 도 3b 내지 도 11b는 도 3a 내지 도 11a의 B-B 선에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100)상에 제1절연막(110)을 형성한다. 상기 제1절연막(110)은 층간 절연막으로서, 산화막을 포함한다. 상기 제1절연 막은 제1층간 절연막, 제2층간 절연막 및 제3층간 절연막을 포함할 수 있다. 일예로서, 상기 제1층간 절연막은 예를 들어 2500-3500Å의 두께로 형성할 수 있다. 상기 제2층간 절연막은 다층막을 포함할 수 있으며, 예를 들어 2500-3500Å/550-650Å/1450-1550Å의 두께로 형성할 수 있다. 상기 제3층간 절연막은 25000-35000Å의 두께로 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1절연막(110)상에 제1금속막을 증착한다. 상기 제1금속막은 예를 들어, Al 막을 약 4500-5500Å의 두께로 형성할 수 있다. 상기 제1금속막을 형성하기 전에 배리어막으로서 Ti/TiN막을 4500-5500Å의 두께로 형성할 수도 있다. 상기 제1금속막을 패터닝하여 제3퓨즈(120a)의 제2패턴(121)을 형성한다. 상기 제3퓨즈(120a)의 제2패턴(121)은 퓨즈 개구영역(101)에 의해 노출되지 않으므로, 반도체 제조공정에서 허용되는 최소 퓨즈피치(도 2a의 W21)를 갖도록 형성하는 것이 바람직하다. 이때, 도면상에는 도시되지 않았으나, 메모리셀영역에서는 제1금속배선이 형성될 수도 있다. 또한, 상기 제3퓨즈(120a)의 제2패턴(121)은 폴리실리콘막을 포함할 수도 있다.
도 5a 및 도 5b를 참조하면, 상기 제3퓨즈(120a)의 제2패턴(121)을 덮도록 상기 제1절연막(110)상에 제2절연막(130)을 형성한다. 상기 제2절연막(130)은 층간 절연막으로서, 산화막을 포함할 수 있다. 상기 제2절연막(130)은 상부 층간 절연막과 하부 층간 절연막을 포함할 수도 있다. 예를 들어, 상기 하부 층간 절연막은 각각 450-550Å/4500-5500Å의 두께를 갖는 다층막을 포함할 수도 있다. 상기 상부 층간 절연막은 2500-3500Å의 두께를 갖도록 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제2절연막(130)을 식각하여 상기 제3퓨즈(120a)의 제2패턴(121)을 노출시키는 콘택(133)을 형성한다. 도면상에는 도시되지 않았으나, 상기 콘택(133)은 메모리셀 영역의 제1금속배선의 일부분을 오픈시켜 주는 비어형성시 동시에 형성될 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 제2절연막(130)상에 상기 콘택(133)이 매립되도록 제2금속막을 증착한다. 상기 제2금속막은 예를 들어 Al 막을 5500-6500Å의 두께로 형성할 수 있다. 상기 금속막 하부에 배리어막으로서 Ti/TiN막을 1500-2500Å의 두께로 형성할 수 있다. 다른 예로서, 상기 콘택(133)에 콘택플러그를 형성한 다음 상기 제2절연막(130)상에 제2금속막을 증착할 수도 있다. 상기 제2금속막을 패터닝하여 상기 제1퓨즈군(140)의 제1퓨즈(140a), 상기 제2퓨즈군(150)의 제2퓨즈(150a) 및 제3퓨즈군(120)의 제3퓨즈(120a)의 제1패턴(125)를 형성한다. 이때, 도면상에는 도시되지 않았으나, 메모리 셀영역에 제2금속배선이 형성될 수도 있다. 또한, 상기 제3퓨즈(120a)의 제1패턴(125)은 폴리실리콘막을 포함할 수도 있다.
상기 제3퓨즈(120a)의 제1패턴(125)과 제2패턴(121)이 상기 콘택(133)을 통해 전기적으로 연결되어, 상기 제3퓨즈(120a)는 바이패스형태를 갖는다. 다시 도 2a를 참조하면, 상기 제1퓨즈(140a)는 제1부분(145)이 제1퓨즈피치(W45)를 갖고, 제2부분(141)이 제2퓨즈피치(W41)를 갖도록 배열된다. 상기 제2퓨즈(150a)는 제1부분(155)이 제1퓨즈피치(W55)를 갖고, 제2부분(151)은 제2퓨즈피치(W51)를 갖도록 배열된다. 상기 제2퓨즈(150a)의 제2부분(151)과 상기 제3퓨즈(120a)의 제2부 분(121)은 완전히 오버랩되도록 배열될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1퓨즈군(140), 제2퓨즈군(150) 및 제3퓨즈군(120)과 상기 제2절연막(130)상에 제3절연막(160)을 증착한다. 상기 제3절연막(160)는 층간 절연막으로서, 산화막을 포함한다. 상기 제3절연막(160)은 상부 층간 절연막과 하부 층간 절연막을 포함할 수 있다. 상부 층간 절연막과 하부 층간 절연막을 각각 예를 들어 6000-7000Å과 6500-7500Å의 두께로 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제3절연막(160)상에 제3금속막을 증착한다. 제3금속막은 예를 들어 Al 막을 6500-7500Å의 두께로 형성할 수 있다. 상기 제3금속막 하부에 Ti/TiN 막과 같은 배리어막을 형성할 수도 있다. 상기 제3금속막을 패터닝하여 캡핑층(170)을 형성한다. 상기 캡핑층(170)은 상기 퓨즈(120a, 140a, 150a)가 작은 제2퓨즈피치(W21, W41, W51)를 갖고 다발적으로 배열되는 부분에 대응하는 제3절연막(160)은 덮어주고, 상기 퓨즈(120a, 140a, 150a)가 큰 제2퓨즈피치(W25, W45, W55)로 배열된 부분에 대응하는 제3절연막은 노출시켜 주도록 형성된다. 이때, 도면상에는 도시되지 않았으나, 메모리 셀영역에 제3금속배선이 형성될 수도 있다.
도 10a 및 도 10b를 참조하면, 상기 캡핑층(170)과 상기 제3절연막(160)상에 제4절연막(180)을 형성한다. 상기 제4절연막(180)은 패시베이션막으로서, 예를 들어 질화막을 5500-6500Å의 두께로 형성할 수 있다. 상기 제4절연막(180)은 층간 절연막과 패시배이션막을 포함할 수도 있다. 상기 층간 절연막은 산화막을 포함한다. 상기 층간 절연막은 상부 층간 절연막과 하부 층간 절연막을 포함하며, 각각 예를 들어 6000-7000Å과 7500-8500Å의 두께로 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제4절연막(180)과 제3절연막(160)을 패터닝하여 상기 제4절연막(180)을 상기 퓨즈연결영역(103)에 대응하는 캡핑층(170)상에만 남겨두고, 또한 상기 제1 내지 제3퓨즈(140a, 150a, 120a)의 제1부분(145, 155)과 제1패턴(125)을 노출시키는 퓨즈 개구영역(101)을 형성한다. 이때, 상기 캡핑층(170)은 상기 퓨즈 개구영역(101)을 형성하기 제3절연막(160)의 식각공정시 식각마스크로서 작용한다. 이어서, 레이저에 의한 컷팅이 용이하도록 상기 퓨즈 개구영역(101)에 의해 노출된 제1 및 제2퓨즈(140a, 150a)의 제1부분(145, 155) 및 제3퓨즈(120a)의 제1패턴(125)을 일부분 식각한다.
도 12a 는 리페어후의 본 발명의 바이패스구조를 갖는 퓨즈를 구비하는 반도체 소자의 퓨즈박스의 평면을 보여주는 사진이고, 도 12b는 도 12a의 퓨즈를 리페어한 후의 퓨즈박스의 단면을 보여주는 사진이다. 도 12a 및 도 12b를 참조하면, 퓨즈박스(20)의 퓨즈(25)가 배열되어 퓨즈개구영역(23)을 통해 노출되어진다. 도면 부호 27은 레이저 컷팅공정에 의해 퓨즈(25)의 컷팅부분을 나타낸다. 상기 퓨즈(25)의 컷팅에 의해 퓨즈 비개구영역에 배열되는 퓨즈(29)가 손상되지 않았음을 알 수 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 퓨즈를 바이패스형태로 배열하여 레이저 컷팅시 발생된 열에 의해 이웃하게 배열되는 퓨즈다발들의 손상을 방지할 수 있으며, 컷팅축을 감소시켜 스루풋을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 일방향으로 배열되어 제1컷팅축을 갖는 다수의 제1퓨즈를 구비하되, 각 제1퓨즈는 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비하는 제1퓨즈군;
    상기 일방향으로 배열되어 제2컷팅축을 갖는 다수의 제2퓨즈를 구비하되, 각 제2퓨즈는 제3퓨즈피치를 갖는 제1부분, 상기 제3퓨즈피치보다 작은 제4퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 구비하는 제2퓨즈군; 및
    다수의 제3퓨즈를 구비하되, 각 제3퓨즈는 상기 제1컷팅축 또는 상기 제2컷팅축중 하나의 컷팅축을 갖으며, 상기 일방향으로 배열되어 제5퓨즈피치를 갖는 제1패턴과; 상기 제5퓨즈피치보다 작은 제6퓨즈피치를 가지며, 상기 제1퓨즈 또는 상기 제2퓨즈를 바이패스하도록 배열된 제2패턴을 구비하는 제3퓨즈군을 포함하는 반도체 소자의 퓨즈박스.
  2. 제1항에 있어서, 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제1부분과 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제2부분은 상기 일방향으로 나란하게 배열되고, 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제2부분과 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제1부분은 상기 일방향으로 나란하게 배열되며,
    상기 제3퓨즈군의 상기 제3퓨즈의 상기 제1패턴은 상기 제1퓨즈의 상기 제1부분 또는 상기 제2퓨즈의 상기 제1부분과 상기 일방향으로 나란하게 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  3. 제2항에 있어서, 상기 제1퓨즈의 상기 제1퓨즈피치는 상기 제2퓨즈의 상기 제3퓨즈피치 및 상기 제3퓨즈의 상기 제5퓨즈피치와 같고, 상기 제1퓨즈의 상기 제2퓨즈피치는 상기 제2퓨즈의 상기 제4퓨즈피치 및 상기 제3퓨즈의 상기 제6퓨즈피치와 같은 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  4. 제3항에 있어서, 상기 제1퓨즈군의 상기 제1퓨즈의 상기 제1부분이 상기 제1컷팅축에 배열되고, 상기 제2퓨즈군의 상기 제2퓨즈의 상기 제1부분이 상기 제2컷팅축에 배열되며, 상기 제3퓨즈군의 상기 제3퓨즈의 상기 제1패턴이 상기 제1 또는 상기 제2컷팅축중 상기 하나의 컷팅축에 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  5. 제1항에 있어서, 상기 제3퓨즈군의 상기 제1패턴과 상기 제2패턴은 콘택을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  6. 반도체 기판;
    상기 반도체 기판상에 제6퓨즈피치를 갖고 배열되는 다수의 제3퓨즈의 제2패턴들;
    상기 제3퓨즈들의 상기 제2패턴들 및 상기 반도체 기판상에 형성되고, 상기 제3퓨즈들의 상기 제2패턴들의 일부분을 노출시켜 주는 콘택들을 구비한 제1절연막;
    상기 제1절연막상에 배열되되, 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제1퓨즈;
    상기 제1절연막상에 배열되되, 제3퓨즈피치를 갖는 제1부분, 상기 제3퓨즈피치보다 작은 제4퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제2퓨즈;
    상기 제1절연막상에 배열되되, 상기 콘택들을 통해 상기 제2패턴들과 전기적으로 연결되며, 상기 제6퓨즈피치보다 큰 제5퓨즈피치를 갖고 일방향으로 배열되는 상기 다수의 제3퓨즈들의 제1패턴들을 포함하는 반도체 소자의 퓨즈박스.
  7. 제6항에 있어서, 상기 제1퓨즈 내지 상기 제3퓨즈는 금속막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  8. 제6항에 있어서, 상기 제3퓨즈의 상기 제2패턴은 상기 제1퓨즈의 상기 제2부분 또는 상기 제2퓨즈의 상기 제2부분에 대응하여 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  9. 제6항에 있어서, 상기 제1퓨즈의 상기 제1부분과 상기 제2퓨즈의 상기 제2부분은 상기 일방향으로 나란하게 배열되고, 상기 제1퓨즈의 상기 제2부분과 상기 제2퓨즈의 상기 제1부분은 상기 일방향으로 나란하게 배열되며,
    상기 제3퓨즈의 상기 제1패턴은 상기 제1퓨즈의 상기 제1부분 또는 상기 제2퓨즈의 상기 제1부분과 상기 일방향으로 나란하게 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  10. 제9항에 있어서, 상기 제1퓨즈의 상기 제1퓨즈피치는 상기 제2퓨즈의 상기 제3퓨즈피치 및 상기 제3퓨즈의 상기 제5퓨즈피치와 같고, 상기 제1퓨즈의 상기 제2퓨즈피치는 상기 제2퓨즈의 상기 제4퓨즈피치 및 상기 제3퓨즈의 상기 제6퓨즈피치와 같은 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  11. 제6항에 있어서, 상기 제1절연막상에 형성되고, 상기 제1퓨즈의 상기 제1부분, 상기 제2퓨즈의 상기 제1부분 및 상기 제3퓨즈의 상기 제1패턴의 일부를 노출시켜 주는 퓨즈 개구영역이 형성된 제2절연막; 및
    상기 제2절연막상에 형성되고 상기 퓨즈 개구영역이 형성된 캡핑층을 더 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  12. 제11항에 있어서, 상기 캡핑층은 금속막을 포함하는 것을 특징으로 하는 반 도체 소자의 퓨즈박스.
  13. 제11항에 있어서, 상기 캡핑층중 상기 제1퓨즈 및 상기 제2퓨즈의 상기 제3부분에 대응하여 형성된 패시배에션막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  14. 제13항에 있어서, 상기 패시베이션막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
  15. 반도체 기판상에 제6퓨즈피치를 갖고 배열되는 다수의 제3퓨즈의 제2패턴들을 형성하는 단계;
    상기 제3퓨즈들의 상기 제2패턴들 및 상기 반도체 기판상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 식각하여 상기 제3퓨즈들의 상기 제2패턴들의 일부분을 노출시켜 주는 콘택들을 형성하는 단계;
    상기 제1절연막상에 제1퓨즈피치를 갖는 제1부분, 상기 제1퓨즈피치보다 작은 제2퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제1퓨즈; 제3퓨즈피치를 갖는 제1부분, 상기 제3퓨즈피치보다 작은 제4퓨즈피치를 갖는 제2부분 및 상기 제1부분과 상기 제2부분을 전기적으로 연결하는 제3부분을 각각 구비하는 다수의 제2퓨즈; 상기 콘택들을 통해 상기 제2패턴들과 전기적으로 연결되며, 상기 제6퓨즈피치보다 큰 제5퓨즈피치를 갖고 일방향으로 배열되는 상기 다수의 제3퓨즈들의 제1패턴들을 형성하는 단계를 포함하는 반도체 소자의 퓨즈박스 형성방법.
  16. 제15항에 있어서, 상기 제1퓨즈 내지 상기 제3퓨즈는 금속막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  17. 제15항에 있어서, 상기 제3퓨즈의 상기 제2패턴은 상기 제1퓨즈의 상기 제2부분 또는 상기 제2퓨즈의 상기 제2부분에 대응하여 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  18. 제15항에 있어서, 상기 제1퓨즈의 상기 제1부분과 상기 제2퓨즈의 상기 제2부분은 상기 일방향으로 나란하게 배열되고, 상기 제1퓨즈의 상기 제2부분과 상기 제2퓨즈의 상기 제1부분은 상기 일방향으로 나란하게 배열되며,
    상기 제3퓨즈의 상기 제1패턴은 상기 제1퓨즈의 상기 제2부분 또는 상기 제2퓨즈의 상기 제2부분과 상기 일방향으로 나란하게 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  19. 제18항에 있어서, 상기 제1퓨즈의 상기 제1퓨즈피치는 상기 제2퓨즈의 상기 제3퓨즈피치 및 상기 제3퓨즈의 상기 제5퓨즈피치와 같고, 상기 제1퓨즈의 상기 제2퓨즈피치는 상기 제2퓨즈의 상기 제4퓨즈피치 및 상기 제3퓨즈의 상기 제6퓨즈피치와 같은 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  20. 제15항에 있어서, 상기 제1절연막상에 제2절연막을 형성하는 단계;
    상기 제2절연막상에 상기 제1퓨즈의 상기 제1부분, 상기 제2퓨즈의 상기 제1부분 및 상기 제3퓨즈의 상기 제1패턴의 일부를 노출시켜 주는 퓨즈 개구영역이 형성된 캡핑층을 형성하는 단계;
    상기 캡핑층상에 제3절연막을 형성하는 단계; 및
    상기 제3절연막과 상기 제2절연막을 식각하여 상기 캡핑층중 상기 제1퓨즈 및 상기 제2퓨즈의 상기 제3부분에 대응하는 부분에 제3절연막을 남겨두고, 상기 제2절연막에 상기 퓨즈 개구영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  21. 제20항에 있어서, 상기 캡핑층은 상기 제2절연막에 상기 퓨즈개구영역을 형성할 때 식각 마스크로 작용하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  22. 제20항에 있어서, 상기 캡핑층은 금속막을 포함하고, 상기 패시베이션막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  23. 제20항에 있어서, 상기 퓨즈 개구영역에 의해 노출된 상기 제1퓨즈 및 제2퓨즈의 제1부분 및 상기 제3퓨즈의 상기 제1패턴을 일부분 식각하는 단계를 더 포함하는 것을 특징으로 반도체 소자의 퓨즈박스 형성방법.
KR1020060076372A 2006-08-11 2006-08-11 반도체 소자의 퓨즈박스 및 그 형성방법 KR100790995B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060076372A KR100790995B1 (ko) 2006-08-11 2006-08-11 반도체 소자의 퓨즈박스 및 그 형성방법
US11/764,385 US7888770B2 (en) 2006-08-11 2007-06-18 Fuse box for semiconductor device and method of forming same
JP2007178651A JP5459941B2 (ja) 2006-08-11 2007-07-06 半導体素子のヒューズボックス及びその形成方法
US12/984,730 US20110101495A1 (en) 2006-08-11 2011-01-05 Fuse box for semiconductor device and method of forming same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060076372A KR100790995B1 (ko) 2006-08-11 2006-08-11 반도체 소자의 퓨즈박스 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR100790995B1 true KR100790995B1 (ko) 2008-01-03

Family

ID=39049875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060076372A KR100790995B1 (ko) 2006-08-11 2006-08-11 반도체 소자의 퓨즈박스 및 그 형성방법

Country Status (3)

Country Link
US (2) US7888770B2 (ko)
JP (1) JP5459941B2 (ko)
KR (1) KR100790995B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046229B1 (ko) * 2009-03-17 2011-07-04 주식회사 하이닉스반도체 퓨즈를 포함하는 반도체 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790995B1 (ko) * 2006-08-11 2008-01-03 삼성전자주식회사 반도체 소자의 퓨즈박스 및 그 형성방법
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031315A (ko) * 1998-11-05 2000-06-05 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
JP2002076121A (ja) 2000-08-25 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置
KR20040026994A (ko) * 2002-09-27 2004-04-01 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
KR20040059789A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 장치의 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994008356A1 (en) * 1992-10-02 1994-04-14 Seiko Epson Corporation Semiconductor memory device
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
JPH10256373A (ja) * 1997-03-07 1998-09-25 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
CN1324845A (zh) * 2000-05-24 2001-12-05 上海博德基因开发有限公司 一种新的多肽——人蛋白合成起始因子2β亚单位16.5和编码这种多肽的多核苷酸
DE10112543A1 (de) * 2001-03-15 2002-10-02 Infineon Technologies Ag Integrierte Schaltung mit elektrischen Verbindungselementen
JP4225708B2 (ja) 2001-06-12 2009-02-18 株式会社東芝 半導体装置
JP2003078010A (ja) 2001-08-31 2003-03-14 Hitachi Ltd 半導体集積回路装置
JP4511211B2 (ja) 2004-02-12 2010-07-28 ルネサスエレクトロニクス株式会社 半導体装置
US6984549B1 (en) * 2004-08-19 2006-01-10 Micron Technology, Inc. Methods of forming semiconductor fuse arrangements
KR100790995B1 (ko) * 2006-08-11 2008-01-03 삼성전자주식회사 반도체 소자의 퓨즈박스 및 그 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031315A (ko) * 1998-11-05 2000-06-05 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
JP2002076121A (ja) 2000-08-25 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置
KR20040026994A (ko) * 2002-09-27 2004-04-01 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
KR20040059789A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 장치의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046229B1 (ko) * 2009-03-17 2011-07-04 주식회사 하이닉스반도체 퓨즈를 포함하는 반도체 장치

Also Published As

Publication number Publication date
JP5459941B2 (ja) 2014-04-02
US7888770B2 (en) 2011-02-15
US20110101495A1 (en) 2011-05-05
JP2008047880A (ja) 2008-02-28
US20080036031A1 (en) 2008-02-14

Similar Documents

Publication Publication Date Title
KR100703983B1 (ko) 반도체 소자 및 그 제조 방법
KR100790995B1 (ko) 반도체 소자의 퓨즈박스 및 그 형성방법
KR20090105231A (ko) 반도체 장치의 퓨즈부 및 그 형성 방법
US20120194316A1 (en) Fuse box structure in semiconductor apparatus and method of manufacturing the same
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100399062B1 (ko) 반도체소자의 퓨즈구조 및 그 제조방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR101149052B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20090076143A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100909755B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR100967020B1 (ko) 반도체 소자 및 그 형성 방법
KR100433845B1 (ko) 반도체장치의 리페어리던던시 퓨즈 형성방법
KR100967047B1 (ko) 반도체 소자의 제조방법
KR100939160B1 (ko) 반도체 소자 및 그 형성 방법
KR20070079804A (ko) 반도체 소자의 제조방법
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR20110088675A (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20070070455A (ko) 레이저 블로잉으로 인한 손상과 크로스 토크를 줄일 수있는 퓨즈 박스 및 그 형성방법
KR20080081551A (ko) 반도체 소자의 리페어 방법
KR20020030903A (ko) 사선형 퓨즈를 가진 반도체 장치
KR20090109709A (ko) 반도체 소자의 퓨즈부 및 그 형성 방법
KR20110001787A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20030035632A (ko) 퓨즈 영역을 갖는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7