KR20110001787A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로서, 리페어 공정 이후에 잔여 퓨즈의 측벽 노출을 방지함으로써 신뢰성을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 반도체 기판의 상부에 형성된 제 1층간절연막과, 제 1층간절연막 상에 형성되어 일정 간격으로 격리된 복수개의 제 1금속배선층과, 제 1층간절연막의 상부에 형성되어 퓨즈 오픈 영역을 갖는 제 2층간절연막과, 제 2층간절연막 상에 형성된 제 2금속배선층, 및 제 2층간절연막, 제 2금속배선층 및 제 1층간절연막을 관통하여 복수개의 제 1금속배선층과 연결되는 복수개의 콘택 플러그를 포함한다.
퓨즈, 잔여, 리페어, 금속. 크랙

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method thereof}
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다.
퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch) 와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것이다.
대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 커패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다.
퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing) 한다(즉, 끊어지도록 한다).
리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위 셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다.
즉, 외부로부터 불량인 단위 셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위 셀이 액세스 되지 못하도록 한다.
이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing) 이라 한다.
반도체 기억 장치의 경우 다수의 단위 셀을 포함하고 있고 제조 공정 이후 다수의 단위 셀 중 결함이 있는 단위 셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위 셀 중 어느 곳에서 결함이 발생하더라 도 이를 정상적인 여분의 단위 셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있다. 이에 따라, 내부에 포함된 단위 셀의 개수도 증가하고 결함 발생시 여분의 단위 셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다.
반면에, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉 되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다.
따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.
도 1은 종래의 반도체 소자의 퓨즈에 관한 단면도이고, 도 2는 종래의 반도체 소자의 퓨즈에 관한 레이아웃도이다. 도 1 및 도 2의 도면부호는 동일하므로, 서로 연관지어 설명하기로 한다.
먼저, 반도체 기판상에 층간절연막(10)을 형성한다. 그리고, 층간절연막(10)의 상부에 제 1금속배선층(11)을 형성한 후 층간절연막(12)을 형성한다.
다음에, 층간절연막(12)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(13)를 형성한다. 이때, 콘택홀의 형성은 층간절연막(12) 까지 식각하여 제 1금속배선층(11)에서 식각이 멈추도록 한다.
이후에, 층간절연막(12)의 상부에 퓨즈로 사용되는 제 2금속배선층(14)을 형성하고, 제 2금속배선층(14)의 상부에 층간절연막(15)을 형성한다. 이때, 제 2금속배선층(14)은 콘택 플러그(13)와 연결되도록 형성한다.
그리고, 층간절연막(15)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(16)를 형성한다. 이때, 콘택홀의 형성은 층간절연막(15) 까지 식각하여 금속배선층(14)에서 식각이 멈추도록 한다.
이어서, 층간절연막(15)의 상부에 제 3금속배선층(17)을 형성하고, 제 3금속배선층(17)의 상부에 층간절연막(18)을 형성한다. 이때, 제 3금속배선층(17)은 콘택 플러그(16)와 연결되도록 형성한다. 그리고, 층간절연막(18)의 상부에 보호층(19)을 형성한다.
이후에, 제 2금속배선층(14)의 상부에서 층간절연막(15)이 일정 두께가 남도록 보호층(19), 층간절연막(18) 및 층간절연막(15)을 식각하여 퓨즈 오픈 영역(20)을 형성한다.
그리고, 퓨즈 오픈 영역(20)에 레이저를 조사하여 퓨즈를 절연시킴으로써 퓨즈 리페어 영역(21)을 형성한다. 즉, 제 2금속배선층(14)에 레이저를 조사하여 리페어하는 경우, 층간절연막(15), 제 2금속배선층(14) 및 소정 두께의 층간절연막(12)이 블로잉 되어 제거된다.
이렇게 리페어 공정의 진행시 보호층(19)의 일부가 제거될 경우, 이후에 진행되는 공정 또는 신뢰성 테스트 과정에서 흡습으로 인한 크랙이 발생되고 물리적인 스트레스 측면이 취약하게 된다.
일반적인 반도체 소자의 제조시 퓨즈를 이용하여 패일(Fail) 셀을 리페어하거나 바이어스(Bias)를 튜닝(Tuning) 하게 된다. 그런데, 제 2금속배선층(14)을 이용하여 퓨즈를 형성할 경우, 리페어 공정 이후에 잔존하는 퓨즈 패턴이 생기게 된다.
여기서, (A) 영역은 퓨즈의 리페어 공정 이후에 남는 배선을 나타낸다. 그런데, 이러한 (A) 영역과 같은 잔여 배선은 산화 또는 크랙 등에 취약하게 된다.
특히, 공정의 단순화를 위해 퓨즈를 형성하기 위한 별도의 레이어를 형성하지 않고 금속배선층 중 하나를 퓨즈로 사용하게 될 경우 퓨즈 오픈 영역(20)에서 외부에 노출된 퓨즈 패턴은 산화 문제에 특히 취약한 특성을 나타내게 된다.
이에 따라, (A)에서와 같은 잔여 배선이 부식되거나 산화될 경우 스트레스의 가속 조건에서 물질 이동(Material Migration) 현상이 발생하게 된다. 즉, 일반적인 반도체 소자의 제조 공정 진행 과정 및 완료 후에 진행되는 테스트 및 패키지 과정에서 외부로부터 스트레스가 가해지게 된다.
이러한 경우, 제 2금속배선층(14)의 잔여 배선이 원래 퓨즈의 두께보다 두껍게 (B)와 같이 팽창하게 된다. 이에 따라, 인접한 부분의 다른 패턴과의 계면에 스트레스에 의한 크랙을 유발하게 된다. 이렇게 인접한 배선 및 절연층이 갈라지는 크랙은 (C)의 경로에서와 같이 진행된다.
따라서, 크랙을 통한 흡습 및 침투된 습기에 의해 인접한 다른 배선 레이어의 산화 문제를 유발하게 되는 문제점이 있다. 또한, 크랙에 의한 산화 촉진 문제 이외에도, 크랙이 형성된 부분에 다른 레이어 들이 존재할 경우 배선 또는 콘택 형 성 부분에서 단선 불량이 발생하게 되는 문제점이 있다.
이러한 경우 소자의 구조를 불안정하게 하고, 그에 따른 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 퓨즈로 사용되는 금속배선 패턴의 중간 부분을 콘택 플러그를 사용하여 연결되도록 함으로써, 리페어 공정 이후에 잔여 퓨즈 패턴의 산화 진행을 차단하고 잔여 퓨즈의 측벽 노출을 방지하여 흡습, 크랙 및 퓨즈 단선 불량을 방지할 수 있도록 하는데 그 목적이 있다.
본 발명의 반도체 소자의 퓨즈는, 반도체 기판의 상부에 형성된 제 1층간절 연막; 제 1층간절연막 상에 형성되어 일정 간격으로 격리된 복수개의 제 1금속배선층; 제 1층간절연막의 상부에 형성되어 퓨즈 오픈 영역을 갖는 제 2층간절연막; 제 2층간절연막 상에 형성된 제 2금속배선층; 및 제 2층간절연막, 제 2금속배선층 및 제 1층간절연막을 관통하여 복수개의 제 1금속배선층과 연결되는 복수개의 콘택 플러그를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 퓨즈 형성 방법은, 제 1층간절연막 상에 복수개의 제 1금속배선층을 일정 간격으로 격리되도록 형성하는 단계; 제 1층간절연막의 상부에 라인 형태의 제 2금속배선층을 형성하는 단계; 2금속배선층의 상부에 제 2층간절연막을 형성하는 단계; 제 2층간절연막이 일정 두께로 잔류하도록 퓨즈 오픈 영역을 형성하는 단계; 제 2층간절연막과 제 2금속배선층 및 제 1층간절연막을 관통하여 복수개의 제 1금속배선층과 연결되는 복수개의 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 레이저 리페어 이후의 공정 진행시 발생 되는 잔여 퓨즈 패턴의 산화를 방지하여 흡습, 크랙 및 퓨즈 단선 불량을 개선하고 이에 기인 된 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 퓨즈에 관한 단면도이고, 도 4는 본 발명에 따른 반도체 소자의 퓨즈에 관한 레이아웃도이다. 도 3 및 도 4의 도면부호는 동일하므로, 서로 연관지어 설명하기로 한다.
먼저, 반도체 기판의 상부에 층간절연막(100)을 형성한다. 그리고, 층간절연막(100)의 상부에 제 1금속배선층(101,101a)을 형성한다. 그리고, 제 1금속배선층(101,101a)을 포함한 전체표면 상부에 층간절연막(102)을 형성한다. 여기서, 제 1금속배선층(101)과 제 2금속배선층(101a)은 서로 격리되어 있다.
다음에, 층간절연막(102)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(103)를 형성한다. 이때, 콘택홀의 형성은 층간절연막(102) 까지 식각하여 제 1금속배선층(101)에서 식각이 멈추도록 한다. 즉, 제 1금속배선층(101)은 식각 공정에 대한 식각 장벽으로 사용된다.
이후에, 층간절연막(102)의 상부에 퓨즈로 사용되는 제 2금속배선층(104)을 라인 형태로 형성한다. 이때, 제 2금속배선층(104)은 Ti,TiN,Al 또는 WSix 등의 금속 물질을 이용하여 형성된다.
그리고, 제 2금속배선층(104)을 포함한 전체표면 상부에 층간절연막(105)을 형성한다. 이때, 제 2금속배선층(104)은 콘택 플러그(103)를 통해 제 1금속배선층(101)과 연결되도록 형성한다.
그리고, 층간절연막(105)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(106)를 형성한다. 이때, 콘택홀의 형성은 층간절연막(105) 까지 식각하여 제 2금속배선층(104)에서 식각이 멈추도록 한다. 즉, 제 2금속배선층(104)은 식각 공정에 대한 식각 장벽으로 사용된다.
그리고, 층간절연막(105), 제 2금속배선층(104) 및 층간절연막(102)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(103a)를 형성한다.
이때, 콘택홀의 형성은 층간절연막(102) 까지 식각하여 제 1금속배선층(101a)에서 식각이 멈추도록 한다. 즉, 제 1금속배선층(101a)은 식각 공정에 대한 식각 장벽으로 사용된다.
여기서, 제 1금속배선층(101a)은 콘택 공정시 블록킹 역할을 하는 콘택 블록킹층에 해당한다. 즉, 제 1금속배선층(101a)은 퓨즈 패턴을 연결하기 위한 콘택 플러그(103a)가 하부의 배선 또는 기판(Si 등)에 닿지 않도록 하기 위한 블록킹 기능을 수행한다.
퓨즈 리페어 과정에서 레이저가 퓨즈 레이어에 조사되는 것이 콘택 플러그(103a) 부분으로 인해 차단되는 문제가 발생하지 않도록 콘택 플러그(103a)의 상부에 별도의 연결 배선층을 형성하지 않는 것이 바람직하다.
이어서, 층간절연막(105)의 상부에 제 3금속배선층(107)을 형성하고, 제 3금속배선층(107)의 상부에 층간절연막(108)을 형성한다. 이때, 제 3금속배선층(107)은 콘택 플러그(106)와 연결되도록 형성한다. 그리고, 층간절연막(108)의 상부에 보호층(109)을 형성한다.
이후에, 제 2금속배선층(104)의 상부에서 층간절연막(105)이 일정 두께가 남도록 보호층(109), 층간절연막(108), 콘택 플러그(103a)의 일부 영역 및 층간절연막(105)을 식각하여 퓨즈 오픈 영역(200)을 형성한다.
그리고, 퓨즈 오픈 영역(200)에 레이저를 조사하여 퓨즈를 절연시킴으로써 퓨즈 리페어 영역(210)을 형성한다. 즉, 제 2금속배선층(104)에 레이저를 조사하여 리페어하는 경우, 층간절연막(105), 제 2금속배선층(104), 콘택 플러그(103a)의 일부영역 및 소정 두께의 층간절연막(102)이 블로잉 되어 제거된다.
이때, 콘택 플러그(103a)는 측벽 영역의 일부가 블로잉 되므로, 퓨즈 리페어 영역(210)에서 콘택 플러그(103a)의 측벽 영역만 외부에 노출된다. 그리고, 제 2금속배선층(104)은 리페어 되는 부분이 콘택 플러그(103a)에 의해 격리되어 외부로 노출되지 않는다.
여기서, 콘택 플러그(103a)의 형성시 콘택 플러그(103a)의 상부는 퓨즈 연결 기능상의 문제가 없도록 형성하기 위해 퓨즈 오픈 영역(200) 보다 일정 두께만큼 높은 영역, 즉, 층간절연막(105)과 동일한 높이 (D) 까지 돌출되도록 형성한다. 또는, 콘택 플러그(103a)가 제 2금속배선층(104)과 동일한 높이로 형성되도록 한다.
그리고, 콘택 플러그(103a)의 상부 높이는 영역(D)에서부터 제 2금속배선층(104)과 동일한 높이를 갖는 영역 사이에서 어느 구간에 위치해도 상관없다.
따라서, 본 발명은 콘택 플러그(103b)가 장벽으로 작용하여 리페어 공정 이후에 측벽에 노출되는 퓨즈 패턴이 없도록 함으로써 퓨즈 레이어의 산화가 칩 내부로 진행되는 것을 차단시킬 수 있게 된다.
이러한 경우 잔존하는 퓨즈의 측벽이 외부로 노출되어 발생하는 퓨즈의 산화(부식)가 진행되는 것을 차단하고, 퓨즈의 부피 팽창에 따른 크랙을 방지함으로써 신뢰성을 향상시킬 수 있도록 한다.
본 발명의 퓨즈 패턴은 퓨즈 리페어 영역(210)을 기준으로 하여 3개의 패턴으로 분리된다. 그리고, 퓨즈 리페어 영역(210)에서 리페어 되는 퓨즈의 양단 영역 패턴을 분리하고, 이후 공정에서 분리된 부분에 콘택 플러그(103a)를 형성하여 사이드 콘택 형성을 통해 퓨즈가 연결될 수 있도록 패터닝 하게 된다.
여기서, 리페어를 위해 조사된 레이저가 제 1금속배선층(101a)에 직접 조사되어 제 1금속배선층(101a)이 손상(Damage) 되는 것을 방지할 수 있도록 제 1금속배선층(101a)을 레이아웃 하게 된다.
즉, 평면(Top view) 상에서 패턴 면적을 기준으로 하여 블로잉 되는 퓨즈 부분과 콘택 플러그(103a)가 겹쳐지지 않는 영역(E)이 리페어용 레이저 조사 영역과 15% 이상 오버랩(Overlap) 되지 않도록 제 1금속배선층(101a)을 레이아웃 하게 된다. 이에 따라, 콘택 플러그(103a)는 리페어용 레이저의 조사 영역과 0~15%의 범위에서 오버랩 되도록 한다.
다시 말하면, 리페어용 레이저 조사 영역과 콘택 플러그(103a)가 겹치는 영역은 0~75%의 범위에서 오버랩 되도록 한다. 즉, 리페어 되지 않고 남는 제 1금속배선층(101a)의 측면이 드러나지 않고 콘택 플러그(103a)에 의해 측벽이 보호되는 상태까지 오버랩이 가능하다.
또한, 본 발명에서는 레이아웃 상에서 콘택 플러그(103a)가 원형으로 형성된 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 타원(Ellipse) 형태 또는 슬릿(Slit) 형태로 형성될 수도 있다.
도 1 및 도 2는 종래의 반도체 소자의 퓨즈의 결함을 설명하기 위한 단면도 및 레이아웃도.
도 3은 본 발명에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도.
도 4는 본 발명에 따른 반도체 소자의 퓨즈를 설명하기 위한 레이아웃도.

Claims (14)

  1. 반도체 기판의 상부에 형성된 제 1층간절연막;
    상기 제 1층간절연막 상에 형성되어 일정 간격으로 격리된 복수개의 제 1금속배선층;
    상기 제 1층간절연막의 상부에 형성되어 퓨즈 오픈 영역을 갖는 제 2층간절연막;
    상기 제 2층간절연막 상에 형성된 제 2금속배선층; 및
    상기 제 2층간절연막, 상기 제 2금속배선층 및 상기 제 1층간절연막을 관통하여 상기 복수개의 제 1금속배선층과 연결되는 복수개의 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 제 1항에 있어서, 상기 제 2금속배선층은 퓨즈 리페어 영역을 기준으로 하여 퓨즈의 양단 패턴이 분리되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 제 1항 또는 제 2항에 있어서, 상기 복수개의 콘택 플러그는 리페어 공정에 의해 측벽이 노출되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 제 1항에 있어서, 상기 복수개의 콘택 플러그는
    상기 복수개의 제 1금속배선층 중 어느 하나와 연결되는 제 1콘택 플러그; 및
    상기 복수개의 제 1금속배선층 중 다른 어느 하나와 연결되는 제 2콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 제 1항에 있어서, 상기 복수개의 콘택 플러그는
    평면상의 패턴 면적을 기준으로 하여 블로잉 이후에 잔여 된 상기 제 2금속배선층과 일정 면적 오버랩되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 제 1항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2층간절연막과 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 제 1항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2금속배선층과 동일한 높이로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 제 1항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2층간절연막과 동일한 높이를 갖는 영역과 상기 제 2금속배선층과 동일한 높이를 갖는 영역 사이에 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 제 1층간절연막 상에 복수개의 제 1금속배선층을 일정 간격으로 격리되도록 형성하는 단계;
    상기 제 1층간절연막의 상부에 라인 형태의 제 2금속배선층을 형성하는 단계;
    상기 2금속배선층의 상부에 제 2층간절연막을 형성하는 단계;
    상기 제 2층간절연막이 일정 두께로 잔류하도록 퓨즈 오픈 영역을 형성하는 단계;
    상기 제 2층간절연막과 상기 제 2금속배선층 및 상기 제 1층간절연막을 관통하여 상기 복수개의 제 1금속배선층과 연결되는 복수개의 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  10. 제 9항에 있어서, 상기 복수개의 콘택 플러그는 퓨즈 리페어 영역의 양단 영역에 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 제 9항 또는 제 10항에 있어서, 상기 복수개의 콘택 플러그는 리페어 공정에 의해 측벽이 노출되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  12. 제 9항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2층간절연막과 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 제 9항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2금속배선층과 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  14. 제 9항에 있어서, 상기 복수개의 콘택 플러그는 상기 제 2층간절연막과 동일한 높이를 갖는 영역과 상기 제 2금속배선층과 동일한 높이를 갖는 영역 사이에 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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