KR101087860B1 - 반도체 소자의 퓨즈 - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈에 관한 것으로서, 반도체 장치 내 퓨즈가 차지하는 면적을 줄이면서 퓨즈의 블로잉 과정에서 발생할 수 있는 퓨즈 손상을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 공통 소스 영역과, 공통 소스 영역을 중심으로 하여 방사형으로 배열된 복수개의 퓨즈, 및 복수개의 퓨즈의 외곽에 형성된 퓨즈 박스를 포함한다.
반도체, 퓨즈, 원형, 방사형

Description

반도체 소자의 퓨즈{Fuse of semiconductor device}

본 발명은 반도체 소자의 퓨즈에 관한 것으로서, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.

일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다.

퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch) 와는 기능에서 차이가 있다.

반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것이다.

대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 커패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다.

퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing) 한다(즉, 끊어지도록 한다).

리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위 셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다.

즉, 외부로부터 불량인 단위 셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위 셀이 액세스 되지 못하도록 한다.

이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing) 이라 한다.

반도체 기억 장치의 경우 다수의 단위 셀을 포함하고 있고 제조 공정 이후 다수의 단위 셀 중 결함이 있는 단위 셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위 셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위 셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포 함하는 퓨즈 박스(fuse box)를 구비한다.

반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있다. 이에 따라, 내부에 포함된 단위 셀의 개수도 증가하고 결함 발생시 여분의 단위 셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다.

반면에, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉 되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다.

도 1 및 도 2는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 도면이다.

디램에서는 메인 셀의 불량을 보상하기 위해 리던던시 셀(Redundancy Cell)을 이용하며, 이를 대체하는 수단으로 퓨즈를 사용한다. 종래 기술에서 사용되는 퓨즈는 도 1 및 도 2에서와 같이 직사각형 구조의 퓨즈 박스(1) 내에 일렬로 퓨즈(2)를 형성하게 된다. 그리고, 쓰고자 하는 퓨즈(2)를 레이저를 이용하여 커팅하게 된다.

이때, 종래기술의 경우 퓨즈 커팅을 위해 레이저 에너지를 이용하게 된다. 그런데, 이 과정에서 레이저의 난반사 또는 폭발력으로 인해 커팅하는 퓨즈에 인접해 있는 퓨즈에 손상을 입혀 퓨즈의 불량이 발생하게 된다.

즉, 종래의 퓨즈는 퓨즈의 불로잉 과정에서 도 3a에서와 같이 인접한 퓨즈가 손상되는 문제점이 있다.

또한, 반도체 패키지는 기판상에 칩이 실장 되고, 이 칩과 기판 사이를 와이어에 의해 전기적으로 연결한 후, 칩 및 와이어를 보호하기 위하여 EMC(epoxy moding compound)에 의하여 밀봉하게 된다.

그런데, 후속하는 패키지(Package) 과정에서 패키지 코팅 물질 또는 EMC를 주입하는 경우에 발생하는 스트레스로 인해 도 3b에서와 같이 퓨즈(2)가 쓰러지거나, 도 3c에서와 같이 퓨즈 크랙(Fuse Crack)이 발생하게 되는 문제점이 있다.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 다음과 같은 목적을 갖는다.

첫째, 퓨즈 박스를 원형으로 형성하고 퓨즈박스 내 퓨즈를 방사형으로 배열하여 반도체 장치 내 퓨즈가 차지하는 면적을 줄일 수 있도록 하는데 그 목적이 있다.

둘째, 퓨즈박스를 원형으로 형성하여 후속하는 패키지 단계에서 발생되는 스트레스 또는 지입하는 물질로 인한 퓨즈 크랙을 방지할 수 있도록 하는데 그 목적이 있다.

셋째, 퓨즈 박스 내의 퓨즈를 방사형으로 형성하여 퓨즈의 블로잉 과정에서 발생할 수 있는 인접 퓨즈의 손상 및 퓨즈 쓰러짐 현상을 방지할 수 있도록 하는데 그 목적이 있다.

넷째, 퓨즈 박스 내의 센터부에 공통 소스 영역을 형성하여 퓨즈의 면적을 최소화할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈는, 공통 소스 영역; 공통 소스 영역을 중심으로 하여 방사형으로 배열된 복수개의 퓨즈; 및 복수개의 퓨즈의 외곽에 형성된 퓨즈 박스를 포함하는 것을 특징으로 한다.

상술된 퓨즈 박스는 원형으로 형성되는 것을 특징으로 한다.

본 발명은 복수개의 퓨즈와 접점되며 원형으로 배열된 복수개의 메탈 콘택을 더 포함하는 것을 특징으로 한다.

복수개의 메탈 콘택은 2개씩 쌍으로 형성되며, 한 쌍의 메탈 콘택은 일정 간격 이격되도록 복수개 배열되는 것을 특징으로 한다.

공통 소스 영역은 복수개의 메탈 콘택 보다 더 크게 형성되는 것을 특징으로 한다.

복수개의 퓨즈는 각 퓨즈 간에 동일한 예각을 이루며, 동일한 간격으로 이격 되도록 형성되는 것을 특징으로 한다.

본 발명은 퓨즈 박스의 내부에 형성되며 원형 구조를 갖는 보호막을 더 포함하는 것을 특징으로 한다.

복수개의 퓨즈는 공통 소스 영역과 근접하지 않도록 블로잉 위치가 설정되는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 갖는다.

첫째, 퓨즈 박스를 원형으로 형성하고 퓨즈박스 내 퓨즈를 방사형으로 배열하여 퓨즈가 블로잉(blowing)하는 과정에서 열적 열화로부터 자유로워 동작의 신뢰성을 확보할 수 있는 장점이 있다.

둘째, 퓨즈 박스를 원형으로 형성하고 퓨즈박스 내 퓨즈를 방사형으로 배열하여 반도체 장치 내 퓨즈가 차지하는 면적을 줄일 수 있도록 한다.

셋째, 퓨즈박스를 원형으로 형성하여 후속하는 패키지 단계에서 발생되는 스 트레스 또는 지입하는 물질로 인한 퓨즈 크랙을 방지할 수 있도록 한다.

넷째, 퓨즈 박스 내의 퓨즈를 방사형으로 형성하여 퓨즈의 블로잉 과정에서 발생할 수 있는 인접 퓨즈의 손상 및 퓨즈 쓰러짐 현상을 방지할 수 있도록 한다.

다섯째, 퓨즈 박스 내의 센터부에 공통 소스 영역을 형성하여 퓨즈의 면적을 최소화할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 평면도이다.

먼저, 본 발명은 도 4에서와 같이, 퓨즈 영역 내에 후술하는 퓨즈와 연결되는 메탈 콘택(100)을 원형으로 형성한다. 여기서, 메탈 콘택(100)은 2개씩 쌍으로 형성되며, 한 쌍의 메탈 콘택(100)은 일정 간격 이격되도록 복수개 배열된다. 이때, 메탈 콘택(100)은 인접하는 퓨즈와 예각을 갖고 퓨즈가 형성될 수 있도록 원형으로 배열된다.

그리고, 퓨즈 박스의 센터 부에는 후술하는 퓨즈가 공통으로 교차하는 영역 인 공통 콘택 영역(C)이 형성된다. 여기서, 공통 콘택 영역(C)은 후술하는 퓨즈가 공통으로 접점 되는 부분이며, 콘택 사이즈를 메탈 콘택(100) 보다 크게 형성하여 공정 마진을 확보할 수 있도록 한다.

그리고, 도 5에서와 같이, 메탈 콘택(100)과 접점 되도록, 메탈 콘택(100)의 상부에 각각의 퓨즈(101)를 방사형으로 형성하게 된다. 이때, 공통 콘택 영역(C)에는 공통 소스 영역(102)을 형성하여, 각각의 퓨즈(101)의 끝 부분이 하나의 공통 소스 영역(102)과 교차하여 연결되도록 한다. 즉, 본 발명은 하나의 공통 소스 영역(102)을 중심으로 하여 복수개의 퓨즈(101)가 방사형으로 배열된다.

이때, 각각의 퓨즈(101)는 퓨즈(101) 간에 동일한 예각을 이루도록 하며, 동일한 간격으로 이격 되도록 레이아웃 한다. 특히, 주사된 레이저에 의해 물리적 파손 여부가 결정되는 각각의 블로잉 영역은 물리적 터짐에 의해 이웃한 블로잉 영역이나 연결 라인에 영향을 미치지 않을 정도의 최소 거리만큼 이격되어 있다.

이에 따라, 추후에 퓨즈의 커팅시 커팅 에너지의 마진을 확보할 수 있도록 한다. 즉, 각 퓨즈(101)의 블로잉 영역을 레이저를 주사하여 터트림으로써 퓨즈(101) 블로잉을 수행하여도 퓨즈(101) 간 최소 간격이 유지될 수 있어 동작의 신뢰성이 보장된다.

또한, 후속하는 패키지 단계에서 주입 물질로 인해 발생되는 스트레스(Stress)에 의해 영향을 받지 않도록 한다. 그리고, 각각의 퓨즈(101)가 일정 간격으로 이격 되도록 방사형으로 형성함으로써 인접한 퓨즈가 쓰러지는 현상이나, 퓨즈 크랙을 방지할 수 있도록 한다.

또한, 도 6에서와 같이, 퓨즈(101)의 외곽으로 퓨즈(101)를 보호하기 위해 원형의 퓨즈 박스(103)를 형성한다. 이에 따라, 후속하는 패키지 단계에서 칩 및 와이어를 보호하기 위하여 EMC(epoxy moding compound) 및 코팅 물질을 주입할 경우 발생하게 되는 스트레스에 견딜 수 있게 된다.

이때, 본 발명의 실시예에 따른 퓨즈 박스(103)는 각각의 메탈 콘택(100) 쌍의 개수와 대응되도록 8각형의 구조를 가지지만, 본 발명은 이에 한정되는 것이 아니며, 이러한 8각형의 구조를 포함하는 모든 원형 구조의 퓨즈 박스를 갖는 것이 바람직하다.

그리고, 도 7에서와 같이, 퓨즈 박스(103)의 상부에 퓨즈를 보호하도록 보호막(104)을 형성하게 된다. 이러한 보호막(104)은 퓨즈 박스(103)보다 작게 형성되며, 퓨즈 박스(103)와 동일한 형태의 원형 구조를 갖는다. 이때, 보호막(104)은 퓨즈(104)의 오픈 영역 이외의 영역을 보호하기 위해 퓨즈 박스(103)의 내부에 형성된다.

도 8a 및 도 8b는 본 발명에 따른 반도체 소자의 퓨즈에 관한 효과를 설명하기 위한 도면이다.

본 발명에서는 각각의 퓨즈(101)가 방사형으로 형성되므로, 퓨즈(101) 간의 간격이 일정 간격으로 이격되면서 퓨즈(101) 간에 예약을 이루도록 형성된다. 이러한 경우 인접한 퓨즈(101) 간의 공간 마진이 충분히 확보된다.

이에 따라, 커팅되는 퓨즈(101)와 인접하게 형성된 퓨즈(101)가 커팅되는 퓨즈(101)에 영향을 받지 않게 된다. 따라서, 도 8a에서와 같이, 퓨즈(101)의 커팅 시 레이저의 난반사 또는 폭발력으로 인해 커팅하는 퓨즈(101)에 인접해 있는 퓨즈(101)가 손상(Damage) 되는 것을 방지할 수 있게 된다.

또한, 본 발명은 도 8b에서와 같이, 퓨즈 박스(103)가 원형으로 형성되어, 후속하는 패시키 공정시 EMC(epoxy moding compound) 및 코팅 물질의 주입시 발생 되는 스트레스에 잘 견딜 수 있도록 한다. 또한, 각각의 퓨즈(101)가 예각을 갖도록 형성되므로, 스트레스를 완화시켜 주므로 퓨즈(101)가 쓰러지는 현상을 방지할 수 있게 된다.

또한, 본 발명은 퓨즈(101) 블로잉 위치를 공통 소스 영역(102)으로부터 멀리 할수록 인접한 퓨즈(101)와의 공간 마진이 확보될 수 있다. 이에 따라, 커팅 에너지의 마진을 크게 확보할 수 있어 넌-커팅(Non-cutting)의 불량을 감소시킬 수 있도록 한다.

그리고, 본 발명은 하나의 공통 소스 영역(102)을 중심으로 하여 복수개의 퓨즈(101)가 방사형으로 배열되어, 종래의 퓨즈가 'I'자 형으로 독립적으로 평행하게 배열된 구조에 비해 전체 면적을 더 감소시킬 수 있다.

도 1 및 도 2는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 도면.

도 3a 내지 도 3c는 도 1 및 도 2에 도시된 퓨즈의 문제점을 설명하기 위한 도면.

도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도.

도 8a 및 도 8b는 본 발명에 따른 퓨즈의 효과를 설명하기 위한 도면.

Claims (10)

  1. 공통 소스 영역;
    상기 공통 소스 영역을 중심으로 하여 방사형으로 배열된 복수개의 퓨즈; 및
    상기 복수개의 퓨즈의 외곽에 형성된 퓨즈 박스를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 제 1항에 있어서, 상기 퓨즈 박스는 원형으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 제 1항에 있어서, 상기 복수개의 퓨즈와 접점되며 원형으로 배열된 복수개의 메탈 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 제 3항에 있어서, 상기 복수개의 메탈 콘택은 2개씩 쌍으로 형성되며, 한 쌍의 메탈 콘택은 일정 간격 이격되도록 복수개 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 제 3항에 있어서, 상기 공통 소스 영역은 상기 복수개의 메탈 콘택 보다 더 크게 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 제 1항에 있어서, 상기 복수개의 퓨즈는 각 퓨즈 간에 동일한 예각을 이루도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 제 6항에 있어서, 상기 복수개의 퓨즈는 동일한 간격으로 이격 되도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 제 1항에 있어서, 상기 퓨즈 박스의 내부에 형성된 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 제 8항에 있어서, 상기 보호막은 원형 구조를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
  10. 제 1항에 있어서, 상기 복수개의 퓨즈의 블로잉 영역은 상기 공통 소스 영역과 이격되어 설정되는 것을 특징으로 하는 반도체 소자의 퓨즈.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245302B1 (ko) 1996-12-28 2000-02-15 김영환 평판형 커패시터의 안티퓨즈 구조
KR100853478B1 (ko) 2002-07-19 2008-08-21 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW462123B (en) * 1998-03-10 2001-11-01 United Microelectronics Corp Layout design of electrostatic discharge protection device
KR100316716B1 (ko) * 1999-09-30 2001-12-12 윤종용 다수개의 레이저 퓨즈들을 구비하는 반도체 메모리장치
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
KR100408417B1 (ko) * 2001-10-30 2003-12-06 삼성전자주식회사 반도체 칩의 퓨즈박스 보호를 위한 웨이퍼 처리 방법
JP4603281B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置
KR100605608B1 (ko) 2004-07-30 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 제조방법
US7795094B2 (en) * 2004-09-02 2010-09-14 Micron Technology, Inc. Recessed gate dielectric antifuse
KR20070002738A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 장치 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245302B1 (ko) 1996-12-28 2000-02-15 김영환 평판형 커패시터의 안티퓨즈 구조
KR100853478B1 (ko) 2002-07-19 2008-08-21 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

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