KR20110001694A - 반도체 소자의 퓨즈 - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈에 관한 것으로서, 컬럼 듀얼 퓨즈(Column dual fuse)에서 퓨즈 간의 단차를 개선하여 패키지 단계에서 EMC(epoxy moding compound) 물질의 주입시 발생하는 스트레스를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 반도체 기판의 상부에 형성된 제 1금속배선과, 제 1금속배선의 상부에 형성되어 제 1퓨즈와 제 2퓨즈가 하나의 라인 형태로 연결되는 구조를 갖는 제 2금속배선을 포함한다.
반도체, 듀얼, 퓨즈, 단차, 금속

Description

반도체 소자의 퓨즈{Fuse of semiconductor device}
본 발명은 반도체 소자의 퓨즈에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다.
퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch) 와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것이다.
대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 커패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다.
퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing) 한다(즉, 끊어지도록 한다).
리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위 셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다.
즉, 외부로부터 불량인 단위 셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위 셀이 액세스 되지 못하도록 한다.
이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing) 이라 한다.
반도체 기억 장치의 경우 다수의 단위 셀을 포함하고 있고 제조 공정 이후 다수의 단위 셀 중 결함이 있는 단위 셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위 셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위 셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포 함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있다. 이에 따라, 내부에 포함된 단위 셀의 개수도 증가하고 결함 발생시 여분의 단위 셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다.
반면에, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉 되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다.
따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.
도 1a는 종래의 반도체 소자의 컬럼 듀얼 퓨즈(Column dual fuse)에 관한 단면도이다.
도 1a를 참조하면, 하부 구조물(미도시)이 형성된 반도체 기판의 상부에 제 1금속배선 M1을 형성한다. 그 다음, 제 1금속배선 M1의 상부에 메탈 콘택 MC1,MC2과 각각 연결되는 제 1퓨즈 F1와 제 2퓨즈 F2를 형성한다.
여기서, 제 1퓨즈 F1와 제 2퓨즈 F2는 라인 형태로 형성된 퓨즈 패턴(미도시)을 형성한 후, 퓨즈 패턴의 중심부를 제거하여 두 개의 퓨즈(F1,F2)로 분리한 것이다.
이후에, 제 1퓨즈 F1와 제 2퓨즈 F2의 상부에 IMD(Inter Metal Dielectric) 층(10)을 형성한다. 그리고, IMD 층(10)의 상부에 제 3금속배선 M3을 형성한다. 다음에, 제 3금속배선 M3의 상부에 보호막(11,11a)을 형성한다.
그리고, 본딩 패드가 형성되는 영역에 해당하는 보호막(11,11a)과, 제 3금속배선 M3 및 IMD 층(10)을 식각하여 제 1퓨즈 F1와 제 2퓨즈 F2를 오픈시킴으로써 본딩 패드를 형성한다.
이어서, 보호막(11,11a)의 상부에 칩(Chip)을 보호하기 위한 PIQ(Polymide Isoindro Quirazorindione) 층(12,12a)을 형성한다.
이러한 종래의 컬럼 듀얼 퓨즈는 제 1퓨즈 F1와 제 2퓨즈 F2가 서로 분리되어 메탈 콘택 MC1,MC2과 제 1금속배선 M1을 통해 두 퓨즈가 서로 연결된다. 그리고, 제 1퓨즈 F1와 제 2퓨즈 F2가 서로 연결되는 공통 영역의 상부에 IMD 층(10)과, 보호층(11a) 및 PIQ 층(12a)가 형성된다.
이에 따라, 제 1퓨즈 F1와 제 2퓨즈 F2의 형성시 리페어(REP) 공정과, SWP(Side Wall Poly-Mide) 공정이 각각 별도로 분리되어 수행된다.
그런데, 제 1퓨즈 F1와 제 2퓨즈 F2가 연결되는 메탈 콘택 MC1,MC2의 상부 레이어에서, 제 1퓨즈 F1와 제 2퓨즈 F2의 연결부위의 단차가 높게 형성된다.
종래의 퓨즈는 넷 다이(Net Die)를 늘리기 위해 제 1퓨즈 F1와 제 2퓨즈 F2 간의 간격을 최소간격으로 설정하게 된다.
반도체 패키지는 기판상에 칩이 실장 되고, 이 칩과 기판 사이를 와이어에 의해 전기적으로 연결한 후, 칩 및 와이어를 보호하기 위하여 EMC(epoxy moding compound)에 의하여 밀봉하게 된다.
그런데, 후속하는 패키지(Package) 과정에서 퓨즈 내에 패키지 코팅 물질 또는 EMC를 주입하는 경우 제 1퓨즈 F1와 제 2퓨즈 F2의 EMC가 팽창하게 된다. 그러면, 인접한 제 1퓨즈 F1와 제 2퓨즈 F2의 경계 부분에 강한 스트레스가 인가되어 (A)에서와 같이 퓨즈 크랙(Fuse Crack)이 발생하게 되는 문제점이 있다.
이렇게 퓨즈 크랙이 발생되면 도 1b에서와 같이 메탈 콘택 MC1,MC2이 각각 분리되어 제 1퓨즈 F1와 제 2퓨즈 F2가 단선 됨으로써 퓨즈 패일이 발생하게 되는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 다음과 같은 목적을 갖는다.
첫째, 컬럼 듀얼 퓨즈(Column dual fuse)에서 두 퓨즈를 하나의 금속배선을 통해 그대로 연결하여 퓨즈 간의 단차를 개선할 수 있도록 하는데 그 목적이 있다.
둘째, 두 퓨즈를 하나의 금속배선을 통해 연결하고 리페어(REP) 공정과, SWP(Side Wall Poly-Mide) 공정을 함께 수행하여 패키지 단계에서 EMC(epoxy moding compound) 물질의 주입시 발생하는 스트레스로 인한 퓨즈 크랙을 방지할 수 있도록 하는데 그 목적이 있다.
본 발명은 반도체 기판의 상부에 형성된 제 1금속배선; 및 제 1금속배선의 상부에 형성되어 제 1퓨즈와 제 2퓨즈가 하나의 라인 형태로 연결되는 구조를 갖는 제 2금속배선을 포함하는 것을 특징으로 한다.
그리고, 본 발명은 제 1금속배선과 제 2금속배선 사이에 연결된 메탈 콘택을 더 포함하는 것을 특징으로 한다.
메탈 콘택은 제 1퓨즈와 제 2퓨즈가 연결되는 공통 영역의 하부에 형성되는 것을 특징으로 한다.
제 1퓨즈와 제 2퓨즈가 연결되는 공통 영역은 리페어(REP) 공정과, SWP(Side Wall Poly-Mide) 공정이 함께 수행되는 것을 특징으로 한다.
제 1퓨즈와 제 2퓨즈가 연결되는 공통 영역의 상부에 형성되어 제 2금속배선을 보호하는 제 3금속배선을 더 포함하는 것을 특징으로 한다.
본 발명은 제 2금속배선과 제 3금속배선 사이에 형성된 IMD(Inter Metal Dielectric) 층을 더 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 컬럼 듀얼 퓨즈(Column dual fuse)에서 두 퓨즈를 하나의 금속배선을 통해 그대로 연결하여 퓨즈 간의 단차를 개선할 수 있도록 한다.
둘째, 두 퓨즈를 하나의 금속배선을 통해 연결하고 리페어(REP) 공정과, SWP(Side Wall Poly-Mide) 공정을 함께 수행하여 패키지 단계에서 EMC(epoxy moding compound) 물질의 주입시 발생하는 스트레스로 인한 퓨즈 크랙을 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자의 컬럼 듀얼 퓨즈(Column dual fuse)에 관한 단면도이다.
도 2를 참조하면, 하부 구조물(미도시)이 형성된 반도체 기판의 상부에 제 1금속배선 M1을 형성한다. 그리고, 제 1금속배선 M1의 상부에 메탈콘택 MC1,MC2을 형성한다.
그 다음, 제 1금속배선 M1의 상부에 메탈 콘택 MC1,MC2과 연결되는 제 2금속배선(퓨즈) M2을 라인 형태로 형성한다. 이러한 제 2금속배선 M2는 하나의 금속배선이 라인 형태로 연결되는 구조이지만, 적어도 2개 이상의 블로잉 영역을 가지고 적어도 2개 이상의 퓨즈가 연결된 것과 동일한 기능을 수행한다.
이때, 제 2금속배선 M2은 종래의 제 1퓨즈 F1와 제 2퓨즈 F2와 같이 퓨즈를 물리적으로 서로 분리하지 않고 직접 연결한 구조를 갖는다. 즉, 종래의 퓨즈는 제 1퓨즈 F1가 메탈 콘택 MC1과 연결되고, 메탈 콘택 MC1은 제 1금속배선 M1과 연결되며, 제 1금속배선 M1이 메탈 콘택 MC2과 연결되고, 메탈 콘택 MC2과 제 2퓨즈 F2가 연결되는데 반하여, 본 발명은 제 2금속배선 M2이 직접 연결되는 구조를 갖는다.
이러한 제 2금속배선 M2의 연결 부위(B)에 생기는 단차는 REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 함께 진행하여 개선할 수 있다.
이러한 SWP 공정은 패시베이션(Passivation) 형성 공정, 패드 마스크(PAD Mask)를 통한 패드 식각(PAD Etch) 공정, 포토 레지스트(P/R) 도포 및 클린(Clean) 공정, H2+H2 어닐 공정, SWP 마스크를 통한 SWP 식각 공정으로 이루어진다.
종래의 퓨즈는 두 퓨즈가 물리적으로 분리되어 있기 때문에, 각각의 퓨즈에 서 REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 별도로 수행하였다.
하지만, 본 발명에서는 제 1퓨즈 F1와 제 2퓨즈 F2가 물리적으로 구분되지 않고 하나의 금속배선을 통해 그대로 연결되므로, REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 한번에 수행하도록 한다.
이에 따라, 제 2금속배선 M2을 분리하지 않고 직접 연결하여 퓨즈 간의 단차를 줄임으로써 후속하는 패키지 단계에서 EMC(epoxy moding compound) 주입시 발생하는 스트레스를 줄일 수 있도록 한다. 따라서, 퓨즈 크랙이 발생하는 경우에도 퓨즈의 단차로 인해 퓨즈가 단선 되는 것을 방지할 수 있게 된다.
이후에, 제 2금속배선 M2의 상부에 IMD(Inter Metal Dielectric)층(100)을 형성한다. 그리고, IMD 층(100)의 상부에 제 3금속배선 M3을 형성한다. 다음에, 제 3금속배선 M3의 상부에 보호막(110)을 형성한다.
그리고, 본딩 패드가 형성되는 영역에 해당하는 보호막(110)과, 제 3금속배선 M3 및 IMD 층(100)을 식각하여 제 2금속배선 M2을 오픈시킴으로써 본딩 패드를 형성한다.
이어서, 보호막(110)의 상부에 칩(Chip)을 보호하기 위한 PIQ(Polymide Isoindro Quirazorindione) 층(120)을 형성한다.
도 3은 본 발명에 따른 반도체 소자의 컬럼 듀얼 퓨즈(Column dual fuse)에 관한 다른 실시예이다.
도 3을 참조하면, 하부 구조물(미도시)이 형성된 반도체 기판의 상부에 제 1금속배선 M1을 형성한다. 그리고, 제 1금속배선 M1의 상부에 메탈콘택 MC1,MC2을 형성한다.
그 다음, 제 1금속배선 M1의 상부에 메탈 콘택 MC1,MC2과 연결되는 제 2금속배선(퓨즈) M2을 형성한다.
이때, 제 2금속배선 M2은 종래의 제 1퓨즈 F1와 제 2퓨즈 F2와 같이 퓨즈를 서로 분리하지 않고 직접 연결한 구조를 갖는다. 즉, 종래의 퓨즈는 제 1퓨즈 F1가 메탈 콘택 MC1과 연결되고, 메탈 콘택 MC1은 제 1금속배선 M1과 연결되며, 제 1금속배선 M1이 메탈 콘택 MC2과 연결되고, 메탈 콘택 MC2과 제 2퓨즈 F2가 연결되는데 반하여, 본 발명은 제 2금속배선 M2이 직접 연결되는 구조를 갖는다.
이러한 제 2금속배선 M2의 연결 부위(C)에 생기는 단차는 REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 함께 진행하여 개선할 수 있다.
이러한 SWP 공정은 패시베이션(Passivation) 형성 공정, 패드 마스크(PAD Mask)를 통한 패드 식각(PAD Etch) 공정, 포토 레지스트(P/R) 도포 및 클린(Clean) 공정, H2+H2 어닐 공정, SWP 마스크를 통한 SWP 식각 공정으로 이루어진다.
종래의 퓨즈는 두 퓨즈가 물리적으로 분리되어 있기 때문에, 각각의 퓨즈에서 REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 별도로 수행하였다.
하지만, 본 발명에서는 제 1퓨즈 F1와 제 2퓨즈 F2가 물리적으로 구분되지 않고 하나의 금속배선을 통해 그대로 연결되므로, REP(리페어) 및 SWP(Side Wall Poly-Mide) 공정을 한번에 수행하도록 한다.
이에 따라, 제 2금속배선 M2을 분리하지 않고 직접 연결하여 퓨즈 간의 단차를 줄임으로써 후속하는 패키지 단계에서 EMC(epoxy moding compound) 주입시 발생 하는 스트레스를 줄일 수 있도록 한다. 따라서, 퓨즈 크랙이 발생하는 경우에도 퓨즈의 단차로 인해 퓨즈가 단선 되는 것을 방지할 수 있게 된다.
이후에, 제 2금속배선 M2의 상부에 IMD(Inter Metal Dielectric)층(100)을 형성한다. 이때, 제 2금속배선 M2이 연결되는 영역(C)의 상부에 IMD 층(100a)을 함께 형성하게 된다.
그리고, IMD 층(100)의 상부에 제 3금속배선 M3을 형성한다. 이때, IMD 층(100a)의 상부에 제 2금속배선 M2을 보호하기 위한 제 3금속배선 M3을 함께 형성하게 된다.
다음에, 제 3금속배선 M3의 상부에 보호막(110)을 형성한다. 그리고, 본딩 패드가 형성되는 영역에 해당하는 보호막(110)과, 제 3금속배선 M3 및 IMD 층(100)을 식각하여 제 2금속배선 M2을 오픈시킴으로써 본딩 패드를 형성한다.
이어서, 보호막(110)의 상부에 칩(Chip)을 보호하기 위한 PIQ(Polymide Isoindro Quirazorindione) 층(120)을 형성한다.
이러한 본 발명은 제 3금속배선 M3을 통해 제 2금속배선 M2이 직접 연결되는 영역 (C)를 보호함으로써 EMC 주입시 발생하는 스트레스를 줄일 수 있게 된다.
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈의 결함을 설명하기 위한 도면.
도 2는 본 발명에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도.
도 3은 본 발명에 따른 반도체 소자의 퓨즈에 관한 다른 실시예.

Claims (6)

  1. 반도체 기판의 상부에 형성된 제 1금속배선; 및
    상기 제 1금속배선의 상부에 형성되어 제 1퓨즈와 제 2퓨즈가 하나의 라인 형태로 연결되는 구조를 갖는 제 2금속배선을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 제 1항에 있어서, 상기 제 1금속배선과 상기 제 2금속배선 사이에 연결된 메탈 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 제 2항에 있어서, 상기 메탈 콘택은 상기 제 1퓨즈와 상기 제 2퓨즈가 연결되는 공통 영역의 하부에 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 제 1항에 있어서, 상기 제 1퓨즈와 상기 제 2퓨즈가 연결되는 공통 영역은 리페어(REP) 공정과, SWP(Side Wall Poly-Mide) 공정이 함께 수행되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 제 1항에 있어서, 상기 제 1퓨즈와 상기 제 2퓨즈가 연결되는 공통 영역의 상부에 형성되어 상기 제 2금속배선을 보호하는 제 3금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 제 5항에 있어서, 상기 제 2금속배선과 상기 제 3금속배선 사이에 형성된 IMD(Inter Metal Dielectric) 층을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
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* Cited by examiner, † Cited by third party
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US9620490B2 (en) 2014-12-31 2017-04-11 Samsung Electronics Co., Ltd. Fuse package and light emitting device module using the same

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