KR100399493B1 - 퓨즈 장치 - Google Patents
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Abstract
본 명세서에는 각 타입이 특정 목적을 서비스하는 다수의 상이한 타입의 퓨즈가 반도체 집적 회로 웨이퍼 상에 위치되며, 하나의 퓨즈 타입을 활성화시키는 것은 상이한 타입의 퓨즈를 불활성화시키는 것이 아님이 개시된다. 퓨즈의 제 1 타입들, 예를 들면, 레이저 활성화 퓨즈(laser activaed fuses)는 주로 웨이퍼 레벨에서의 결함을 복구하는데 사용되며, 전기 활성화 퓨즈는 모듈 상에 IC 칩이 탑재되며 번-인 테스트(burn-in test)에서 이 모듈을 스트레싱(stressing)한 이후에 발견된 결함을 복구하는데 사용된다. 전형적으로 모듈 레벨에서의 결함은 모듈 레벨의 리던던시(redundancies)를 활성화시키기 위해 전기적으로 프로그램된 퓨즈에 의해 치유되는 단일 셀 결함이다.
Description
본 발명은 전반적으로 퓨즈에 관한 것으로, 좀 더 구체적으로 반도체 패키지의 양품율(yield)을 높이기 위해 동일한 집적 회로 칩, 모듈 또는 웨이퍼 상에 레이저 활성화 퓨즈(laser activated fuses) 및 전기 활성화 퓨즈(electrically activated fuses)를 조합하는 것에 관한 것이다.
다양한 퓨즈 기술, 예를 들면, 전기적 활성화 또는 레이저 활성화 퓨즈가 다양한 제품에서 오랫동안 유용하게 사용되어 왔음은 본 기술분야에서 잘 알려져 있다. 상이한 퓨징(fusing) 기술 타입이 제공하는 이점으로부터 이득을 얻기 위해 동일한 회로에 상이한 퓨즈 기술의 퓨즈를 상호접속시키려는 시도가 과거에도 있어왔다. 예를 들면, 베스트(Best)에게 허여된 미국 특허 제 5,748,031에 있어서, 레이저 퓨즈 및 전기 퓨즈는 동일한 회로에서 순차적으로 상호접속되므로 퓨징(fusing)이 하나의 퓨즈를 단선(blow)하기 위해 레이저를 사용하거나 또는 전류를 통과시켜 그것과 연속하는 퓨즈를 프로그래밍함으로써 수행되어진다. 또 다른 실시예에서, 동일 양수인인 스케피스(Schepis) 등에 허여된 미국 특허 출원 제 5,485,032 및 5,314,840에 있어서, 레이저에 의해 광학적으로 프로그램밍될 수 있거나 또는 전기 전류에 의해 단선될 수 있는 퓨즈가 개시되어 있으며, 이러한 퓨즈는 비프로그래밍된 퓨즈와 비교될 때 저항의 변화를 나타내며, 이 저항의 변화는 알루미늄 및 게르마늄을 합금하는 것에 의해 유도되어진다. 또 다른 실시예에 있어서, 동일 양수인인 캐러썰스(Carruthers) 등에 허여된 미국 특허 제 5,485,032 및 5,314,840은, 광학적으로 또는 전기적으로 프로그래밍될 수 있는 퓨즈로써의 역할을 수행하는 이중의 목적을 갖은 SiCr 퓨즈가 기술된다. 또 다른 예에 있어서, 1994년에 허여된 일본 특허 제 6-325589 호에는, 레이저 및 전기 퓨즈를 포함하는 회로가 기술되어 있으며, 전체 회로 면적을 감소시키기 위해, 전기 퓨즈를 제어하는데 레이저 퓨즈가 사용된다. 여기에서 또한 레이저 및 전기 퓨즈가 상호간에 전기적으로 결합(coupled)되어 하나가 나머지 하나를 제어하도록 해준다.
동일한 회로에서 레이저 활성화 퓨즈를 전기 활성화 퓨즈로 링크시키는 것은, 각각의 회로에서 레이저 퓨즈 및 전기 퓨즈의 수를 동일하게 갖는 것이 소비되는 칩 실 영역의 양에 있어 상당한 불이익(penalty)을 부과한다는 점에서 명백한 단점을 갖는다. 이와 달리, 단지 몇몇 레이저 퓨즈만이 동일한 회로상에서 전기 퓨즈 타입에 결합되어 있다면, 리던던시를 활성화하는데 있어 융통성의 상당 부분이 상실될 것이다. 왜냐하면, 웨이퍼 레벨에 비부착되어진 단지 이들 레이저 퓨즈만이 나중에 모듈 레벨상에서 어떠한 전기적 퓨즈도 사용불가능하게 되지 않도록 하는데 사용될 수 있기 때문이다.
레이저 활성화 퓨즈는 전기 퓨즈보다 매우 신뢰성이 있는 것으로 알려져 있다. 그러나, 예를 들면 전술한 미국 특허 출원 제 5,748,031에서만 기술된 몇가지 결점(drawback)으로 인해 전기적 퓨즈가 레이저 퓨즈보다 더 바람직한것으로 여겨진다. 예를 들면, 레이저 프로그램 가능 퓨즈(laser programmable fuse)는 퓨즈를 단선하기 위해 광학 컨택트가 요구된다는 단점을 갖는다. 좀 더 구체적으로, 프로그래밍이 요구될 때마다 레이저 프로그램 가능 퓨즈가 윈도우(window)에 의해 노출된 자신의 퓨즈 링크와 함께 칩상에 배치되어 빔이 링크를 차단하도록 해준다. 그러나, 일단 칩이 모듈에 또는 동일한 기타 제 2 레벨 패키지에 배치되면, 윈도우는 더 이상 접근할 수 없으며, 레이저 퓨즈는 더 이상 자발적으로 프로그램될 수 없다. 그러므로, 레이저 활성화 퓨즈는 단지 칩, 즉, 미리 패키지된(pre-packaged) 집적 회로(IC) 디바이스에만 유용할 뿐 모듈상에 탑재된 칩에는 유용하지 않다.
전기적 프로그램 가능 퓨즈(electrically programmable fuse)는 퓨즈가 칩, 모듈 등 상에 위치하거나 또는 반도체 구조 내부 깊이 위치하는 것에 관계없이 어디에 위치될지라도 노출된 윈도우를 이용하여 용이하게 프로그램될 수 있는 이점을 갖는다. 전기 퓨즈는 결합 패드를 사용하여 퓨즈 재핑 도구(fuse zapping tools)와 인터페이스한다. 이들 패드는 패키지 외부에 배치되어 IC 칩이 다음 패키징 레벨 상에 탑재되는지 여부에 관계없이 퓨즈를 끊는 융통성을 또한 제공한다. 그러나, 심각한 결점은 특히 이들이 고밀도 집적 회로칩에서 칩 실 영역의 상당한 양을 차지한다는 단점을 갖는다는 것이다.
그러므로, 본 발명의 목적은 전반적으로 제품 양품율을 높이기 위해 동일한 집적 회로 디바이스 상에 레이저 활성화 퓨즈 및 전기적 활성화 퓨즈를 조합하는데 있다.
본 발명의 또 다른 목적은 상호간에 전기적으로 분리되는 광학적 프로그램 가능 퓨즈 및 전기적 프로그램 가능 퓨즈를 유지하여, 다른쪽 퓨즈 타입에 관계없이 어느 한쪽 퓨즈 타입 상에서 프로그래밍이 수행될 수 있도록 하는데 있다.
본 발명의 또 다른 목적은 어레이를 대응 리던던시 서브-어레이, 유닛 등으로 대체함으로써 제조 결함을 제거하는데 레이저 퓨즈가 사용되며, 모듈 및 기타 제 2 레벨 패키지에 적용할 수 있는 최종 테스트 또는 번-인 테스트 동안 탐지된 결함을 치료하는데 전기 퓨즈가 사용되도록 레이저 퓨즈 및 전기 퓨즈를 칩내에 소정의 비율로 배치하는데 있다.
근본적으로, 본 발명은 반도체 웨이퍼 또는 모듈상에 다수의 상이한 타입의 퓨즈를 제공하며, 각각의 퓨즈 타입은 특정 목적을 서비스하며, 하나의 퓨즈 타입을 활성화시킨다고 해서 상이한 퓨즈 타입을 불활성화 상태로 만들지는 않는다.
본 발명의 첫 번째 측면에 있어서, 반도체 집적 회로 웨이퍼 상에 또는 모듈상에 적어도 하나의 제 1 퓨즈 타입 및 적어도 하나의 제 2 퓨즈 타입 - 제 1 퓨즈 및 제 2 퓨즈 타입은 상호간에 비접속됨 -을 포함하는 퓨즈 장치가 제공된다.
본 발명의 두 번째 측면에 있어서, 반도체 집적 회로 웨이퍼 또는 모듈 상의 제 1 결함 타입을 복구하는 제 1 퓨즈 타입의 퓨즈 및 제 2 결함 타입을 복구하는 제 2 퓨즈 타입의 퓨즈 - 제 1 및 제 2 퓨즈 타입의 퓨즈는 상호간에 비접속됨 - 를 포함하는 퓨즈 장치이 제공된다.
반도체 집적 회로 웨이퍼 또는 모듈 상의 제 1 결함 타입을 복구하는 제 1 퓨즈 타입의 퓨즈를 제공하며, 제 2 결함 타입을 복구하는 제 2 퓨즈 타입의 퓨즈를 제공 - 제 1 및 제 2 퓨즈 타입은 상호간에 비접속됨 - 하는 단계를 포함하는 상이한 퓨즈 타입을 배열시키는 방법에 의해 본 발명의 다양한 목적이 또한 달성된다.
도 1은 레이저 퓨즈 및 전기 퓨즈를 사용한 통상적인 웨이퍼 테스트 및 복구 프로세스의 블록도,
도 2는 퓨즈 혼합 기술(mixed technology fuses)에 의해 활성화된 8개의 32Kb 서브-어레이 및 이와 연관된 리던던시 어레이(redundancy array)를 갖는 통상적인 256Mb DRAM 칩의 블록도,
도 3a 내지 3b, 4a 내지 4b 및 5는 다수의 퓨즈 혼합 기술 예를 들면, 본 발명에 따른 전기 및 레이저 퓨즈를 제조하는데 요구되는 다양한 프로세스 단계를 예시한 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 서브 어레이 210 : 리던던시 어레이
230 : 전기 퓨즈 220 : 레이저 퓨즈
100 : DRAM 칩 505 : 도전체 와이어
510 : 전기 퓨즈 500 : 기판
530 : 래치 540,550,560 : 비아 레벨
545,555,565 : 배선 레벨 580 : 래치
570 : 레이저 퓨즈 590 : 최종 배선 레벨
600 : 개구부
본 발명은 두 개의 상이한, 상호 배타적인 퓨징 기술(fusing technologies)이 상이한 목적을 위해 동일한 칩 상에서 이용되는 구조를 설명한다. 이 조합은 반도체 산업에서 사용된 임의의 표준 퓨징 기술의 조합에 있어서 레이저 및 전기 퓨즈 또는 레이저 및 안티-퓨즈(anti-fuse) 또는 전기 퓨즈 및 안티-퓨즈일 수 있다. 본 명세서에 기술된 본 발명의 바람직한 실시예는 표준 프로그램가능 레이저 퓨즈(standard programmable laser fuses) 및 프로그램가능 전기 퓨즈를 사용한다. 이 조합은 전반적으로 제품 양품율(product yield)을 높이는 특정 작업과 연관하여 사용된다. 이들 퓨즈 기술 각각이 원리상 필요한 퓨징 전부를 수행하기에 충분할 것이나, DRAM 산업 전반에 있어 오늘날 관행으로 되어 있는 바와 같이, 칩이 일단 패키징(packaging)의 다음 레벨상에서 탑재되면 레이저 퓨즈는 이로 인해 발생한 임의의 결함을 복구할 수 없을 지라도 칩 레벨에서 이러한 퓨즈를 사용하면 분명한이점이 있다. 이러한 경우, 결함이 있는 칩은 정기적으로 폐기된다. 한편, 모든 퓨징 수요를 만족시키기 위해 전기 퓨즈를 사용하는 것은, 퓨즈를 단선(blow)시키는데 필요한 높은 전류(high current)를 이송할 수 있는 트랜지스터를 사용하는 것이 필수적이기 때문에, 필요 이상으로 칩 영역을 소비하게 된다. 그러나, 이들 두 기술을 적절히 혼합시키는 것이 가능하므로, 제조 프로세스로 인해 발생한 결함의 대다수를 표준 레이저 퓨즈를 사용하여 복구하고, 선택된 몇 개의 전기 퓨즈를 남겨두어 패키징 및 스트레싱(packaging and stressing) 이후에 나타날 수 있는 잔여 결함을 복구하도록 한다.
상이한 타입의 퓨즈를 나란히 배치하는 것은 DRAM과 같은 IC 디바이스내의 리던던시 유닛(redundancy units)을 활성화시키는데 가장 적합한 응용이 된다. 예를 들면, 256Mb DRAM은 8000개의 레이저 퓨즈 및 100개의 전기 퓨즈가 필요할 수 있다. 전기 퓨즈의 수가 너무나 작아 칩에 대한 어떠한 면적의 불이익(penalty)도 부가되지 않으며 더구나 이와 동시에, 이들은 모듈 상에 칩을 탑재하여 번-인 테스트(burn-in test)를 통해 패키지를 스트레싱(stressing)한 이후에 존재하는 결함을 교정하는데 사용될 수 있다.
전형적인 프로세스 흐름도가 도 1에 도시된다. 여기에서, 레이저 퓨즈는 웨이퍼 단계에서 사용된다. 모든 복구를 완료한 이후에, 웨이퍼가 다이싱(dice)되어 웨이퍼를 개개의 칩으로 분할하며 이후에 패키징(예를 들면 모듈상에 탑재됨), 스트레싱 및 테스팅된다. 이 단계에서 발견된 임의의 부가적인 결함은 패키징 화합물(packaging compound)이 이제 칩을 완전히 피복하므로 레이저 퓨즈에 의해 제거될 수 없다. 그러나, 전기 퓨즈는 이제 적절한 패키지 리드에 컨택트함으로써 임의의 부가적인 리던던시 퓨즈를 활성화시키는데 사용될 수 있다.
전형적인 레이아웃(layout)이 도 2에 도시된다. 여기에서, 주 어레이(primary array), 리던던시 어레이 및 퓨즈 소자가 도시된다. 원칙적으로, 리던던시 소자를 활성화시키는데 레이저 또는 전기 퓨즈가 사용될 수 있다. 도 2에 도시된 것은 256Mb DRAM 칩(100), 8개의 32Mb 서브-어레이(200) 및 서브-어레이(200) 각각과 연관된 리던던시 어레이(210)이다. 아래의 서브-어레이는 레이저 퓨즈(220) 및 전기 퓨즈(230)로 구성되는 퓨즈 블록이 도시된다. 본 실시예에 있어서, 퓨즈 블럭의 번호 (220)으로 참조되는 각기 1000개의 퓨즈로 이루어진 블럭들로 구성된 8000개의 레이저 퓨즈와, 번호 (230)으로 참조되는 블록 당 10개의 전기적 퓨즈로 구성된다.
전술한 예는 다양한 퓨즈 기술을 이상적인 비율로 혼합시키는 것이 바람직하다는 것을 고려함으로써 더욱 더 일반화될 수 있다. 즉, 퓨즈의 제 1 타입에 의해 최대한 유효하게 복구되는 어느 한 종류의 결함 수는 퓨즈의 또 다른 타입에 의해 치유(cure)되는 결함의 제 2 타입과 비교할 때 최대한 가능한 비율내에서 존재한다. 예를 들면, 1Gb DRAM에서, 200,000개의 레이저 퓨즈는 결함이 있는 서브-어레이를 리던던시 서브-어레이로 대체시킴으로써 임의의 결함을 복구할 수 있다. 레이저 퓨즈가 일단 프로그램되어, DRAM 칩이 결함이 없는 것으로 판정되면, 칩은 그것의 초기 수명 단계 동안 칩의 신뢰성에 전형적으로 영향을 주는 초기의 수명 결함(early life defects)을 제거하기 위해 테스트되고 번-인 테스트된다. 이를 위해, 번-인 테스트에서의 부수적인 결과(fall out)로 인한 임의의 결함을 복구하기 위해 부가의 100개의 전기 퓨즈가 DRAM 칩을 포함하는 패키지내에 설치되어야 한다. 이러한 결함은 전형적으로 대략 5 내지 10개 정도 밖에 되지 않는다.
제조 프로세스
2개의 상이한 퓨즈 기술을 가진 반도체 칩 제조가 후술된다.
도 3a는 제 1 금속화물 레벨상에 제조된 전기 퓨즈를 도시하는 반도체 칩의 단면을 도시한다. 기판(500)은 이러한 디바이스의 전형이 되는 모든 회로 및 디바이스로 완전히 점유되어져 있다고 가정한다. 전기 퓨즈는 금속화물의 제 1 레벨상에 배치되는데, 이 제 1 레벨은 전형적으로 칩을 개별화(personalize)시키는데 사용되고, 일반적으로 DRAM 분야에서 게이트 도전체 레벨로서 지칭된다. 도 3a에서, (505)는 게이트 도전체 와이어를 지칭하며 (510)은 전기 퓨즈를 지칭한다. 이것은 또한 도 3a에 기술된 전기 퓨즈의 평면도(top-down)인 도 3b에 도시된다. 전기 퓨즈(510)가 칩의 바닥 오른쪽 가장자리에 위치하며 래치 회로(530)에 접속된다. 이 레벨에 후속하여 다른 전기 배선 및 바이어스가 제조되며, 이후에 기술될 것이다.
도 4a는 이미 여러 레벨이 형성되어 있는, 도 3을 참조하여 기술된 동일한 반도체 칩의 단면도를 나타낸다. 레이저 퓨즈가 상부 레벨상에 도시된다. 번호 (545), (555) 및 (565)가 배선 레벨(또는 층)을 지칭하며, 번호 (540), (550) 및 (560)은 다층 구조에서의 비아 레벨을 나타낸다. 본 실시예에서, 배선 레벨(565)은 또한 레이저 퓨즈(570)를 위해 사용된다.(도 4a에서)
도 4b는 레벨(565)이 제조된 이후의 칩의 평면도를 나타낸다. 여기에서, 레이저 퓨즈(570)가 각각의 칩의 한 면상에, 좀 더 구체적으로 바닥의 왼쪽 가장자리에 배치된다. 퓨즈가 상이한 래치(580) 집합에 접속된다. 래치(580)는 래치(530)와는 상이한 위치에 배치되는데, 이는 이 두 회로의 집합이 상호 의존적이지도 않고 또는 상호 접속되어있지도 않다는 사실을 강조하기 위함이다. 이 상호 접속 레벨이 완성된 이후에, 부가적인 배선 레벨이 증착될 수 있다.
도 5는 완성된 칩 구조의 단면도를 도시한다. 레이저 퓨즈가 상부 가까이에 위치되는 반면에 전기 퓨즈는 바닥 가까이에 위치한다. 전술한 부가적인 배선 레벨은 비아 레벨(595) 및 최종 배선 레벨(590)로 구성된다. 패시베이션 층(595)이 최종 배선 레벨의 상부상에 배치되기도 하며, 종종 폴리머 보호 절연층 이후에 실리콘 산화물 및 실리콘 질화물 층의 조합이 오기도 한다. 또한, 개구부(600)는 레이즈 퓨즈(570)가 위치되는 영역의 상부로부터 하부로 에칭된다. 이것은 또한 도 4b에 도시되며, 개구부(600)의 위치가 그려진다.
이전에 기술된 실시예에서, 전기 퓨즈가 게이트 도전체 레벨상에 도시되며, 레이저 퓨즈가 칩의 상부 가까이의 금속 상호접속 레벨상에 도시된다. 실제로, 전기 퓨즈는 폴리실리콘 퓨즈가 사용될 수 있는 기판의 임의의 배선 레벨상에 위치될 수 있다. 마찬가지로 레이저 퓨즈는 또한 임의의 배선 레벨상에 위치될 수도 있다. 전기 퓨즈의 실제 위치는 종종 상이한 배선 레벨의 저항에 의해 규정됨에 반해, 레이저 퓨즈의 위치는 상이한 배선 레벨의 금속 두께 및 레이저 퓨즈 링크상의 패시베이션 층을 통한 개구부의 에칭 용이성에 의해 결정된다.
본 발명은 본 발명의 바람직한 실시예에 대해서 예시되며 기술되지만, 본 발명이 명세서에 기술된 이들 특정 구조(precise construction)에 한정되는 것은 아니며, 이 권리는 첨부된 청구항에서 규정된 본 발명의 범주내에 있는 모든 변경 및 수정에 대해 유보되어 있음을 본 기술의 당업자에 의해 이해된다.
본 발명은 전반적으로 제품 양품율을 높이기 위해 동일한 집적 회로 디바이스 상에 레이저 활성화 퓨즈 및 전기적 활성화 퓨즈를 조합하는데 효과가 있다.
본 발명의 또한 상호간에 전기적으로 분리되는 광학적으로 프로그램 가능 퓨즈 및 전기적 프로그램 가능 퓨즈를 유지하여, 다른쪽 퓨즈 타입에 관계없이 어느 한쪽 퓨즈 타입 상에서 프로그래밍을 수행할 수 있고, 어레이를 대응 리던던시 서브-어레이, 유닛 등으로 대체함으로써 제조 결함을 제거하는데 레이저 퓨즈가 사용되며, 모듈 및 기타 제 2 레벨 패키지에 적용할 수 있는 최종 테스트 또는 번-인 테스트 동안 탐지된 결함을 치료하는데 전기 퓨즈가 사용되도록 레이저 퓨즈 및 전기 퓨즈를 칩내에 소정의 비율로 배치할 수 있다.
Claims (17)
- 반도체 집적 회로 웨이퍼 또는 모듈 상의 퓨즈 장치에 있어서,적어도 하나의 제 1 퓨즈 타입의 퓨즈와,적어도 하나의 제 2 퓨즈 타입의 퓨즈를 포함하되,상기 적어도 하나의 상기 제 1 퓨즈 타입의 퓨즈는 레이저 활성화 퓨즈(a laser activated fuse)이며,상기 적어도 하나의 상기 제 2 퓨즈 타입의 퓨즈는 전기 활성화 퓨즈(an electrically activated fuse)이며,상기 제 1 타입의 퓨즈 및 제 2 타입의 퓨즈는 상호간에 접속되지 않는(unconnected) 퓨즈 장치.
- 제 1 항에 있어서,상기 제 1 타입의 퓨즈는 개별적으로 상기 웨이퍼 상의 결함을 복구하며, 상기 제 2 타입의 퓨즈는 개별적으로 상기 모듈상의 결함을 복구하며, 상기 제 1 타입의 퓨즈는 상기 제 2 타입의 퓨즈에 영향을 미침이 없이 상기 결함을 복구하며 상기 제 2 타입의 퓨즈는 상기 제 1 타입의 퓨즈에 영향을 미침이 없이 상기 결함을 복구하는 퓨즈 장치.
- 삭제
- 제 1 항에 있어서,상기 반도체 집적 회로 웨이퍼에는 다수의 배선 레벨들이 제공되고, 상기 전기 활성화 퓨즈 및 상기 레이저 활성화 퓨즈는 상기 다수의 배선 레벨들 중 임의의 배선 레벨 상에 위치하는 퓨즈 장치.
- 제 4 항에 있어서,상기 전기 활성화 퓨즈의 위치는 상기 배선 레벨과 연관된 저항에 의해 결정되며, 상기 레이저 활성화 퓨즈의 위치는 상기 배선 레벨의 금속 두께에 의해 결정되는 퓨즈 장치.
- 제 1 항에 있어서,상기 제 1 타입의 퓨즈는 제 2 레벨 패키지 상에 상기 반도체 집적 회로 기판를 탑재시키기 전에 활성화되는 반면에, 상기 제 2 타입의 퓨즈는 제 2 레벨 패키지 상에 상기 반도체 집적 회로 기판을 탑재한 이후에 활성화되는 퓨즈 장치.
- 제 1 항에 있어서,상기 제 1 타입의 퓨즈는 제 1 타입의 결함을 복구(repair)하며, 상기 제 2 타입의 퓨즈는 제 2 타입의 결함을 복구하는 퓨즈 장치.
- 제 7 항에 있어서,상기 제 1 타입의 상기 결함은 상기 웨이퍼의 제조 동안 발생된 결함을 포함하며, 상기 제 2 타입의 상기 결함은 상기 모듈을 스트레싱(stressing)하는 동안 발생된 결함인 퓨즈 장치.
- 반도체 집적 회로 칩 상의 퓨즈 장치에 있어서,상기 칩은 복수의 배선 레벨들을 가지며,상기 퓨즈 장치는상기 배선 레벨들 중 제 1 개수의 배선 레벨 상에 위치하는 제 1 타입의 퓨즈와,상기 배선 레벨들 중 제 2 개수의 배선 레벨 상에 위치하는 제 2 타입의 퓨즈를 포함하되,상기 제 1 퓨즈 타입의 퓨즈는 레이저 활성화 퓨즈이며,상기 제 2 타입의 퓨즈는 전기 활성화 퓨즈이며,상기 제 1 타입의 퓨즈 및 상기 제 2 타입의 퓨즈는 상호간에 접속되지 않는 퓨즈 장치.
- 반도체 집적 회로 웨이퍼 또는 모듈 상의 퓨즈 장치에 있어서,제 1 타입의 결함을 복구하는 제 1 타입의 퓨즈와,제 2 타입의 결함을 복구하는 제 2 타입의 퓨즈를 포함하되,상기 제 1 퓨즈 타입의 퓨즈는 레이저 활성화 퓨즈이며,상기 제 2 타입의 퓨즈는 전기 활성화 퓨즈이며,상기 제 1 타입의 퓨즈 및 상기 제 2 타입의 퓨즈는 상호간에 접속되지 않는 퓨즈 장치.
- 삭제
- 제 10 항에 있어서,상기 제 1 타입의 결함은 웨이퍼 결함이며, 상기 제 2 타입의 결함은 모듈 결함인 퓨즈 장치.
- 제 10 항에 있어서,상기 제 1 타입의 상기 결함은 칩 리던던시 수단의 활성화를 요구하는 결함인 반면에, 상기 제 2 타입의 상기 결함은 모듈 레벨의 리던던시의 활성화를 요구하는 단일 셀 결함인 퓨즈 장치.
- 삭제
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|---|---|---|---|---|
| US6249038B1 (en) * | 1999-06-04 | 2001-06-19 | International Business Machines Corporation | Method and structure for a semiconductor fuse |
| DE10026926C2 (de) * | 2000-05-30 | 2002-06-20 | Infineon Technologies Ag | Halbleiteranordnung mit optischer Fuse |
| US6355968B1 (en) * | 2000-08-10 | 2002-03-12 | Infineon Technologies Ag | Wiring through terminal via fuse |
| DE10123686C1 (de) * | 2001-05-15 | 2003-03-20 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement |
| US6704228B2 (en) * | 2001-12-28 | 2004-03-09 | Samsung Electronics Co., Ltd | Semiconductor memory device post-repair circuit and method |
| TW538518B (en) * | 2002-07-19 | 2003-06-21 | Nanya Technology Corp | Fuse structure |
| KR100853460B1 (ko) * | 2002-07-19 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| US6906969B2 (en) * | 2002-09-24 | 2005-06-14 | Infineon Technologies Aktiengesellschaft | Hybrid fuses for redundancy |
| JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
| US6835642B2 (en) * | 2002-12-18 | 2004-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of forming a metal fuse on semiconductor devices |
| DE10349749B3 (de) * | 2003-10-23 | 2005-05-25 | Infineon Technologies Ag | Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen |
| US6946718B2 (en) * | 2004-01-05 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | Integrated fuse for multilayered structure |
| JP2005209903A (ja) * | 2004-01-23 | 2005-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7284168B2 (en) * | 2005-01-26 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Method and system for testing RAM redundant integrated circuits |
| JP2012094928A (ja) * | 2006-03-07 | 2012-05-17 | Renesas Electronics Corp | 半導体装置 |
| JP4959267B2 (ja) | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
| JP4405488B2 (ja) * | 2006-08-30 | 2010-01-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US20080067600A1 (en) * | 2006-09-19 | 2008-03-20 | Louis Lu-Chen Hsu | Storage Elements with Disguised Configurations and Methods of Using the Same |
| JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
| US8208768B2 (en) * | 2009-10-26 | 2012-06-26 | United Microelectronics Corp. | Focusing member and optoelectronic device |
| US8139907B2 (en) * | 2009-12-29 | 2012-03-20 | United Microelectronics Corp. | Optoelectronic device and method of forming the same |
| KR101131557B1 (ko) * | 2010-04-30 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리페어 회로 및 리페어 방법 |
| KR20120105828A (ko) * | 2011-03-16 | 2012-09-26 | 삼성전자주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
| US20240006309A1 (en) * | 2022-06-29 | 2024-01-04 | Globalfoundries U.S. Inc. | Fuse element for process-induced damage protection structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970002071B1 (ko) * | 1993-04-08 | 1997-02-21 | 샤프 가부시끼가이갸 | 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치 |
| WO1998012706A1 (en) * | 1996-09-19 | 1998-03-26 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| JPH1117016A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066998A (en) | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| US5285099A (en) | 1992-12-15 | 1994-02-08 | International Business Machines Corporation | SiCr microfuses |
| US5314840A (en) | 1992-12-18 | 1994-05-24 | International Business Machines Corporation | Method for forming an antifuse element with electrical or optical programming |
| JP3056019B2 (ja) | 1993-05-11 | 2000-06-26 | 九州日本電気株式会社 | 半導体記憶装置 |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| US5818748A (en) * | 1995-11-21 | 1998-10-06 | International Business Machines Corporation | Chip function separation onto separate stacked chips |
| US5748031A (en) * | 1996-02-01 | 1998-05-05 | Cypress Semiconductor, Corporation | Electrical laser fuse hybrid cell |
| US5847441A (en) * | 1996-05-10 | 1998-12-08 | Micron Technology, Inc. | Semiconductor junction antifuse circuit |
| US5986319A (en) * | 1997-03-19 | 1999-11-16 | Clear Logic, Inc. | Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit |
| KR100269296B1 (ko) * | 1997-04-22 | 2000-10-16 | 윤종용 | 메모리집적회로의승압전원회로및승압전원의전하량제어방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970002071B1 (ko) * | 1993-04-08 | 1997-02-21 | 샤프 가부시끼가이갸 | 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치 |
| WO1998012706A1 (en) * | 1996-09-19 | 1998-03-26 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| JPH1117016A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
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