JP2001068555A - 混合ヒューズ技術 - Google Patents
混合ヒューズ技術Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】
【課題】 全体的な製品の歩留りを上げるために、レー
ザ起動ヒューズと電気起動ヒューズを組み合わせるこ
と。 【解決手段】 各タイプのヒューズが特定の目的に役立
つ異なるタイプの複数のヒューズが半導体集積回路ウェ
ハ上に配置され、あるタイプのヒューズを起動させるの
も異なるタイプのヒューズが機能を失うことはない。第
１タイプのヒューズ、例えばレーザ起動ヒューズが、主
としてウェハ・レベルの欠陥を修復するために使用さ
れ、第２タイプのヒューズ、例えば電気起動ヒューズ
が、モジュール上にＩＣチップを搭載し、バーンイン・
テストでモジュールに応力をかけた後に見つかった欠陥
を修復するために使用される。モジュール・レベルの欠
陥は、通常モジュール・レベルの冗長構成を起動させる
ために電気的にプログラムされたヒューズによって矯正
される単一セル障害である。
ザ起動ヒューズと電気起動ヒューズを組み合わせるこ
と。 【解決手段】 各タイプのヒューズが特定の目的に役立
つ異なるタイプの複数のヒューズが半導体集積回路ウェ
ハ上に配置され、あるタイプのヒューズを起動させるの
も異なるタイプのヒューズが機能を失うことはない。第
１タイプのヒューズ、例えばレーザ起動ヒューズが、主
としてウェハ・レベルの欠陥を修復するために使用さ
れ、第２タイプのヒューズ、例えば電気起動ヒューズ
が、モジュール上にＩＣチップを搭載し、バーンイン・
テストでモジュールに応力をかけた後に見つかった欠陥
を修復するために使用される。モジュール・レベルの欠
陥は、通常モジュール・レベルの冗長構成を起動させる
ために電気的にプログラムされたヒューズによって矯正
される単一セル障害である。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的に、ヒュー
ズに関し、詳細には、半導体パッケージの歩留まりを上
げるため、同じ集積回路チップ、モジュールまたはウェ
ハ上でレーザ起動（activated）ヒューズと電気起動ヒ
ューズとを併用することに関する。
ズに関し、詳細には、半導体パッケージの歩留まりを上
げるため、同じ集積回路チップ、モジュールまたはウェ
ハ上でレーザ起動（activated）ヒューズと電気起動ヒ
ューズとを併用することに関する。
【０００２】
【従来の技術】電気起動やレーザ起動ヒューズなどの様
々のヒューズ技術が数年前から様々な製品で有利に使用
されていることが当技術分野で知られている。異なるタ
イプのヒューズ技術が提供する利益を享受するために、
同一回路内で異なるヒューズ技術のヒューズを相互接続
する試みが過去になされている。例えば、米国特許第５
７４８０３１号では、レーザ・ヒューズと電気ヒューズ
を同じ回路で直列に相互接続し、レーザを使用して一方
のヒューズを飛ばすか、あるいはこれと直列なヒューズ
に電流を通し、プログラムすることによってヒューズ動
作（fusing）を達成している。他の例では、米国特許第
５４８５０３２号および同第５３１４８４０号に、レー
ザによって光学的にプログラムでき、あるいは電流によ
って飛ばすことができ、プログラムされていないヒュー
ズと比較したとき、抵抗の変化を示し、この抵抗の変化
がアルミニウムとゲルマニウムを合金化することによっ
て導入される、ヒューズが記載されている。さらに他の
例では、米国特許第５３４０７７５号および同第５２８
５０９９号に、光学的または電気的にプログラムできる
ヒューズとして働く二重目的を有するＳｉＣｒヒューズ
が記載されている。さらに他の例では、特公平６−３２
５５８９に、レーザ・ヒューズと電気ヒューズを含み、
全回路面積を減らすためにレーザ・ヒューズを使って電
気ヒューズを制御する回路が記載されている。この場合
も、レーザ・ヒューズと電気ヒューズは互いに電気的に
結合され、一方が他方を制御することが可能となってい
る。
々のヒューズ技術が数年前から様々な製品で有利に使用
されていることが当技術分野で知られている。異なるタ
イプのヒューズ技術が提供する利益を享受するために、
同一回路内で異なるヒューズ技術のヒューズを相互接続
する試みが過去になされている。例えば、米国特許第５
７４８０３１号では、レーザ・ヒューズと電気ヒューズ
を同じ回路で直列に相互接続し、レーザを使用して一方
のヒューズを飛ばすか、あるいはこれと直列なヒューズ
に電流を通し、プログラムすることによってヒューズ動
作（fusing）を達成している。他の例では、米国特許第
５４８５０３２号および同第５３１４８４０号に、レー
ザによって光学的にプログラムでき、あるいは電流によ
って飛ばすことができ、プログラムされていないヒュー
ズと比較したとき、抵抗の変化を示し、この抵抗の変化
がアルミニウムとゲルマニウムを合金化することによっ
て導入される、ヒューズが記載されている。さらに他の
例では、米国特許第５３４０７７５号および同第５２８
５０９９号に、光学的または電気的にプログラムできる
ヒューズとして働く二重目的を有するＳｉＣｒヒューズ
が記載されている。さらに他の例では、特公平６−３２
５５８９に、レーザ・ヒューズと電気ヒューズを含み、
全回路面積を減らすためにレーザ・ヒューズを使って電
気ヒューズを制御する回路が記載されている。この場合
も、レーザ・ヒューズと電気ヒューズは互いに電気的に
結合され、一方が他方を制御することが可能となってい
る。
【０００３】同一回路内でのレーザ起動ヒューズを電気
起動ヒューズにリンクするのは、各回路に同数のレーザ
・ヒューズと電気ヒューズがあるため、消費されるチッ
プ表面積の点で重大なペナルティが課されるという明確
な不利益がある。あるいは、一部のレーザ・ヒューズだ
けを同じ回路の電気タイプのヒューズに結合した場合、
ウェハ・レベルで接続されていないレーザ・ヒューズだ
けしか後でどの電気ヒューズもモジュール・レベルで使
用不能にしないようにするために使用できないので、冗
長構成を起動させる際の融通性のほとんどが失われるこ
とになる。
起動ヒューズにリンクするのは、各回路に同数のレーザ
・ヒューズと電気ヒューズがあるため、消費されるチッ
プ表面積の点で重大なペナルティが課されるという明確
な不利益がある。あるいは、一部のレーザ・ヒューズだ
けを同じ回路の電気タイプのヒューズに結合した場合、
ウェハ・レベルで接続されていないレーザ・ヒューズだ
けしか後でどの電気ヒューズもモジュール・レベルで使
用不能にしないようにするために使用できないので、冗
長構成を起動させる際の融通性のほとんどが失われるこ
とになる。
【０００４】レーザ起動ヒューズは、電気起動ヒューズ
よりもはるかに信頼性が高いことが知られている。しか
し、例えば前述の米国特許第５７４８０３１号に完全に
記載されているいくつかの欠点があるために、電気ヒュ
ーズよりも望ましくない。例えば、レーザ・プログラマ
ブル・ヒューズは、ヒューズを飛ばすのに光接点を必要
とするという明確な欠点がある。具体的には、プログラ
ムしたいときに、ビームがリンクを切断できるようにリ
ンク・ヒューズがウィンドウによって露出された状態で
レーザ・プログラマブル・ヒューズを、チップ上に置か
なければならない。しかし、チップをモジュールまたは
他の何らかの第２レベルのパッケージに置いた後は、ウ
ィンドウにはもはやアクセスできず、レーザ・ヒューズ
はもはや任意にプログラムできない。したがって、レー
ザ起動ヒューズは、チップに、すなわち予めパッケージ
された集積回路(ＩＣ)装置に対してだけ有用であり、モ
ジュールに搭載されたチップに対して有用ではない。
よりもはるかに信頼性が高いことが知られている。しか
し、例えば前述の米国特許第５７４８０３１号に完全に
記載されているいくつかの欠点があるために、電気ヒュ
ーズよりも望ましくない。例えば、レーザ・プログラマ
ブル・ヒューズは、ヒューズを飛ばすのに光接点を必要
とするという明確な欠点がある。具体的には、プログラ
ムしたいときに、ビームがリンクを切断できるようにリ
ンク・ヒューズがウィンドウによって露出された状態で
レーザ・プログラマブル・ヒューズを、チップ上に置か
なければならない。しかし、チップをモジュールまたは
他の何らかの第２レベルのパッケージに置いた後は、ウ
ィンドウにはもはやアクセスできず、レーザ・ヒューズ
はもはや任意にプログラムできない。したがって、レー
ザ起動ヒューズは、チップに、すなわち予めパッケージ
された集積回路(ＩＣ)装置に対してだけ有用であり、モ
ジュールに搭載されたチップに対して有用ではない。
【０００５】電気的プログラマブル・ヒューズは、ヒュ
ーズがチップ、モジュールなどどこに配置されていよう
と、ウィンドウが露出されたり、半導体構造の内側深く
に置かれていようと、簡単にプログラムできるという利
点がある。電気ヒューズは、ボンディング・パッドを使
用して、ヒューズ・ザップ（zapping）・ツールとイン
ターフェースする。これらのパッドは、パッケージの外
側に置くことができ、そのためＩＣチップが次のパッケ
ージング・レベルに搭載されているか否かにかかわらず
ヒューズを飛ばす追加の融通性が得られる。しかし、電
気ヒューズは、大きなチップ表面積を占めるという明確
な欠点を持ち、これは、特に高密度集積回路チップでは
重大な欠点である。
ーズがチップ、モジュールなどどこに配置されていよう
と、ウィンドウが露出されたり、半導体構造の内側深く
に置かれていようと、簡単にプログラムできるという利
点がある。電気ヒューズは、ボンディング・パッドを使
用して、ヒューズ・ザップ（zapping）・ツールとイン
ターフェースする。これらのパッドは、パッケージの外
側に置くことができ、そのためＩＣチップが次のパッケ
ージング・レベルに搭載されているか否かにかかわらず
ヒューズを飛ばす追加の融通性が得られる。しかし、電
気ヒューズは、大きなチップ表面積を占めるという明確
な欠点を持ち、これは、特に高密度集積回路チップでは
重大な欠点である。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、全体的な製品の歩留りを上げるために、レー
ザ起動ヒューズと電気起動ヒューズを組み合わせること
である。
一目的は、全体的な製品の歩留りを上げるために、レー
ザ起動ヒューズと電気起動ヒューズを組み合わせること
である。
【０００７】本発明の他の目的は、光プログラマブル・
ヒューズと電気プログラマブル・ヒューズを互いに電気
的に分離した状態に保ち、どちらのヒューズのタイプも
互いに独立してプログラミングが行えるようにすること
である。
ヒューズと電気プログラマブル・ヒューズを互いに電気
的に分離した状態に保ち、どちらのヒューズのタイプも
互いに独立してプログラミングが行えるようにすること
である。
【０００８】本発明のさらに他の目的は、アレイを対応
する冗長サブアレイ、ユニットなどで置き換えることに
よって製造欠陥をなくすためにレーザ・ヒューズを使用
し、モジュールおよび他のそのような第２レベルのパッ
ケージに適用できる最終テストまたはバーンイン・テス
ト中に検出された欠点を矯正するために電気ヒューズを
使用するような比率で、レーザ・ヒューズおよび電気ヒ
ューズをチップ内に設けることである。
する冗長サブアレイ、ユニットなどで置き換えることに
よって製造欠陥をなくすためにレーザ・ヒューズを使用
し、モジュールおよび他のそのような第２レベルのパッ
ケージに適用できる最終テストまたはバーンイン・テス
ト中に検出された欠点を矯正するために電気ヒューズを
使用するような比率で、レーザ・ヒューズおよび電気ヒ
ューズをチップ内に設けることである。
【０００９】
【課題を解決するための手段】要するに、本発明は、半
導体ウェハまたはモジュール上に異なるタイプの複数の
ヒューズを提供し、各タイプのヒューズが特定の目的に
役立ち、一方のタイプのヒューズを起動させても異なる
タイプのヒューズが不動作にはならない。
導体ウェハまたはモジュール上に異なるタイプの複数の
ヒューズを提供し、各タイプのヒューズが特定の目的に
役立ち、一方のタイプのヒューズを起動させても異なる
タイプのヒューズが不動作にはならない。
【００１０】本発明の一態様においては、第１ヒューズ
・タイプの少なくとも１個のヒューズと第２ヒューズ・
タイプの少なくとも１個のヒューズを含み、第１および
第２タイプのヒューズが互いに接続されていない、半導
体集積回路のウェハまたはモジュール上のヒューズ構成
が提供される。
・タイプの少なくとも１個のヒューズと第２ヒューズ・
タイプの少なくとも１個のヒューズを含み、第１および
第２タイプのヒューズが互いに接続されていない、半導
体集積回路のウェハまたはモジュール上のヒューズ構成
が提供される。
【００１１】本発明の第２の態様においては、第１タイ
プの欠陥を修復するための第１ヒューズ・タイプのヒュ
ーズと第２タイプの欠陥を修復するための第２ヒューズ
・タイプのヒューズを含み、第１および第２のヒューズ
・タイプのヒューズが、互いに接続されていない、半導
体集積回路ウェハまたはモジュール上にヒューズ構成が
提供される。
プの欠陥を修復するための第１ヒューズ・タイプのヒュ
ーズと第２タイプの欠陥を修復するための第２ヒューズ
・タイプのヒューズを含み、第１および第２のヒューズ
・タイプのヒューズが、互いに接続されていない、半導
体集積回路ウェハまたはモジュール上にヒューズ構成が
提供される。
【００１２】本発明の種々の目的は、第１タイプの欠陥
を修復するための第１ヒューズ・タイプのヒューズを提
供するステップと、第２タイプの欠陥を修復するための
第２ヒューズ・タイプのヒューズを提供するステップと
を含み、第１および第２ヒューズ・タイプのヒューズが
互いに接続されていない、半導体集積回路ウェハまたは
モジュール上に異なるタイプのヒューズを構成する方法
によって達成される。
を修復するための第１ヒューズ・タイプのヒューズを提
供するステップと、第２タイプの欠陥を修復するための
第２ヒューズ・タイプのヒューズを提供するステップと
を含み、第１および第２ヒューズ・タイプのヒューズが
互いに接続されていない、半導体集積回路ウェハまたは
モジュール上に異なるタイプのヒューズを構成する方法
によって達成される。
【００１３】
【発明の実施の形態】本発明は、異なる目的で同じチッ
プ上で、相互に排他的な２つの異なるヒューズ技術を利
用した構造を記述する。この組合せは、半導体業界で使
用される標準ヒューズ技術の任意の組合せによるレーザ
・ヒューズと電気ヒューズまたはレーザ・ヒューズとア
ンチヒューズ（anti-fuse）または電気ヒューズとアン
チヒューズとすることができる。本明細書に記載する好
ましい実施形態では、標準のプログラマブル・レーザ・
ヒューズとプログラマブル電気ヒューズを使用する。こ
の組合せは、全体的な製品の歩留りを高めるという特定
の目的で使用される。これらのヒューズ技術の各々は、
必要な全てのヒューズ作業を行うのに、原則として十分
であり、ＤＲＡＭ業界のほとんどで今日慣行とされてい
るチップ・レベルでのレーザ・ヒューズの使用から、明
確な利益が得られるが、このようなヒューズは、チップ
が次のパッケージング・レベルに搭載された時に生じる
欠陥を修復できない。このような場合、欠陥チップは、
通常捨てられる。他方では、ヒューズ動作のニーズを全
て満たすために電気ヒューズを使用すると、ヒューズを
飛ばすために必要な高い電流を担持できるトランジスタ
の使用が必要となるため、必要以上に大きなチップ面積
が消費される。しかし、これら２つの技術を巧妙に組合
せて使用して、製造プロセスで生じる欠陥の大部分を修
復するために今日行われているように標準のレーザ・ヒ
ューズを使用し、パッケージし応力をかけた後に現れる
残りのいくつかの欠陥を直すために選択された数個の電
気ヒューズを残すことが可能である。
プ上で、相互に排他的な２つの異なるヒューズ技術を利
用した構造を記述する。この組合せは、半導体業界で使
用される標準ヒューズ技術の任意の組合せによるレーザ
・ヒューズと電気ヒューズまたはレーザ・ヒューズとア
ンチヒューズ（anti-fuse）または電気ヒューズとアン
チヒューズとすることができる。本明細書に記載する好
ましい実施形態では、標準のプログラマブル・レーザ・
ヒューズとプログラマブル電気ヒューズを使用する。こ
の組合せは、全体的な製品の歩留りを高めるという特定
の目的で使用される。これらのヒューズ技術の各々は、
必要な全てのヒューズ作業を行うのに、原則として十分
であり、ＤＲＡＭ業界のほとんどで今日慣行とされてい
るチップ・レベルでのレーザ・ヒューズの使用から、明
確な利益が得られるが、このようなヒューズは、チップ
が次のパッケージング・レベルに搭載された時に生じる
欠陥を修復できない。このような場合、欠陥チップは、
通常捨てられる。他方では、ヒューズ動作のニーズを全
て満たすために電気ヒューズを使用すると、ヒューズを
飛ばすために必要な高い電流を担持できるトランジスタ
の使用が必要となるため、必要以上に大きなチップ面積
が消費される。しかし、これら２つの技術を巧妙に組合
せて使用して、製造プロセスで生じる欠陥の大部分を修
復するために今日行われているように標準のレーザ・ヒ
ューズを使用し、パッケージし応力をかけた後に現れる
残りのいくつかの欠陥を直すために選択された数個の電
気ヒューズを残すことが可能である。
【００１４】異なるタイプのヒューズを並べて配置する
のは、ＤＲＡＭなどのＩＣ装置内の冗長ユニットを起動
させるのに最大の用途がある。例えば、２５６ＭｂのＤ
ＲＡＭは、８０００個のレーザ・ヒューズと１００個の
電気ヒューズを必要とする。電気ヒューズの数がこれだ
け少ないため、チップに対する面積のペナルティは課さ
れず、同時に、依然として、モジュール上にチップを搭
載し、バーンイン・テストによってパッケージに応力を
かけた後に存在する欠陥を矯正するために、それを使用
することができる。
のは、ＤＲＡＭなどのＩＣ装置内の冗長ユニットを起動
させるのに最大の用途がある。例えば、２５６ＭｂのＤ
ＲＡＭは、８０００個のレーザ・ヒューズと１００個の
電気ヒューズを必要とする。電気ヒューズの数がこれだ
け少ないため、チップに対する面積のペナルティは課さ
れず、同時に、依然として、モジュール上にチップを搭
載し、バーンイン・テストによってパッケージに応力を
かけた後に存在する欠陥を矯正するために、それを使用
することができる。
【００１５】典型的なプロセスの流れを、図１に示す。
この場合、レーザ・ヒューズが、ウェハ段階で用いられ
る。全ての修復の完了後、ウェハを切断し、ウェハを個
々のチップに分割し、次いでこれらをパッケージし(す
なわち、モジュール上に搭載し)、応力をかけテストす
る。この段階で、発見されたあらゆる追加の欠陥は、パ
ッケージ組成物が今やチップを完全に覆っているため、
レーザ・ヒューズではなくすことができない。しかし、
電気ヒューズをここで使用して、適切なパッケージ・リ
ード線と接触させることにより、あらゆる追加の冗長構
成を起動させることができる。
この場合、レーザ・ヒューズが、ウェハ段階で用いられ
る。全ての修復の完了後、ウェハを切断し、ウェハを個
々のチップに分割し、次いでこれらをパッケージし(す
なわち、モジュール上に搭載し)、応力をかけテストす
る。この段階で、発見されたあらゆる追加の欠陥は、パ
ッケージ組成物が今やチップを完全に覆っているため、
レーザ・ヒューズではなくすことができない。しかし、
電気ヒューズをここで使用して、適切なパッケージ・リ
ード線と接触させることにより、あらゆる追加の冗長構
成を起動させることができる。
【００１６】典型的なレイアウトを図２に示す。図に
は、主アレイ、冗長アレイおよびヒューズ要素が示して
ある。理想的には、レーザ・ヒューズまたは電気ヒュー
ズを使用して、冗長要素を起動させることができる。図
２には、２５６ＭｂのＤＲＡＭチップ１００、８個の３
２Ｍｂのサブアレイ２００、およびサブアレイ２００の
各々に関連する冗長アレイ２１０が示してある。サブア
レイの下には、レーザ・ヒューズ２２０と電気ヒューズ
２３０からなるヒューズ・ブロックが示されている。こ
の実施形態において、ヒューズ・ブロックは、参照番号
２２０で参照されるそれぞれ１０００個のヒューズ・ブ
ロックに編成された８０００個のレーザ・ヒューズと、
参照番号２３０で参照されるブロック当り１０個の電気
ヒューズからなっている。
は、主アレイ、冗長アレイおよびヒューズ要素が示して
ある。理想的には、レーザ・ヒューズまたは電気ヒュー
ズを使用して、冗長要素を起動させることができる。図
２には、２５６ＭｂのＤＲＡＭチップ１００、８個の３
２Ｍｂのサブアレイ２００、およびサブアレイ２００の
各々に関連する冗長アレイ２１０が示してある。サブア
レイの下には、レーザ・ヒューズ２２０と電気ヒューズ
２３０からなるヒューズ・ブロックが示されている。こ
の実施形態において、ヒューズ・ブロックは、参照番号
２２０で参照されるそれぞれ１０００個のヒューズ・ブ
ロックに編成された８０００個のレーザ・ヒューズと、
参照番号２３０で参照されるブロック当り１０個の電気
ヒューズからなっている。
【００１７】各種のヒューズ技術を理想的な混合で混合
することが望ましいことを考慮して、前述の例をさらに
一般化することができ、第１のタイプのヒューズによっ
て最も有利に修復されるある種類の欠陥の数が、他のタ
イプのヒューズによって矯正される第２のタイプの欠陥
と比較して、できるだけ最良の割合で存在している。例
えば、１ＧｂのＤＲＡＭにおいて、２０００００個のレ
ーザ・ヒューズで、欠陥サブアレイを冗長サブアレイで
置き換える必要のあるどんな欠陥も修復できる。レーザ
・ヒューズがプログラムされ、ＤＲＡＭチップに欠陥が
ないことが判明した後、チップがテストされ、バーンイ
ンされて、チップの寿命の初期段階でチップの信頼性に
一般に影響を及ぼす初期寿命欠陥を除去する。この目的
で、追加の１００個の電気ヒューズを、ＤＲＡＭチップ
を含むパッケージに組み込み、バーンイン時のフォール
アウトによる、おそらく普通は約５〜１０個以上には達
しない欠陥を修復する。
することが望ましいことを考慮して、前述の例をさらに
一般化することができ、第１のタイプのヒューズによっ
て最も有利に修復されるある種類の欠陥の数が、他のタ
イプのヒューズによって矯正される第２のタイプの欠陥
と比較して、できるだけ最良の割合で存在している。例
えば、１ＧｂのＤＲＡＭにおいて、２０００００個のレ
ーザ・ヒューズで、欠陥サブアレイを冗長サブアレイで
置き換える必要のあるどんな欠陥も修復できる。レーザ
・ヒューズがプログラムされ、ＤＲＡＭチップに欠陥が
ないことが判明した後、チップがテストされ、バーンイ
ンされて、チップの寿命の初期段階でチップの信頼性に
一般に影響を及ぼす初期寿命欠陥を除去する。この目的
で、追加の１００個の電気ヒューズを、ＤＲＡＭチップ
を含むパッケージに組み込み、バーンイン時のフォール
アウトによる、おそらく普通は約５〜１０個以上には達
しない欠陥を修復する。
【００１８】製造プロセス ２つの異なるヒューズ技術による半導体チップの製造
を、以下で説明する。
を、以下で説明する。
【００１９】図３は、第１金属被膜レベル上に製作した
電気ヒューズを示す半導体チップの断面図である。５０
０で示す基板は、そのような装置に典型的な全ての回路
や装置を完全に実装済みであると想定する。電気ヒュー
ズは、金属被膜の第１レベル上に置かれる。このレベル
はチップを個別化するために通常使用され、ＤＲＡＭ業
界では一般にゲート導体レベルと呼ばれる。図３におい
て、５０５はゲート導体ワイアを指し、５１０は電気ヒ
ューズである。これは、図３に示した電気ヒューズの上
から見た図であるが図４にも示されている。電気ヒュー
ズ５１０は、チップの右下隅に位置し、ラッチ回路５３
０に接続されている。このレベルに続き、他の電気導線
やバイアが製作されるが、以下で説明する。
電気ヒューズを示す半導体チップの断面図である。５０
０で示す基板は、そのような装置に典型的な全ての回路
や装置を完全に実装済みであると想定する。電気ヒュー
ズは、金属被膜の第１レベル上に置かれる。このレベル
はチップを個別化するために通常使用され、ＤＲＡＭ業
界では一般にゲート導体レベルと呼ばれる。図３におい
て、５０５はゲート導体ワイアを指し、５１０は電気ヒ
ューズである。これは、図３に示した電気ヒューズの上
から見た図であるが図４にも示されている。電気ヒュー
ズ５１０は、チップの右下隅に位置し、ラッチ回路５３
０に接続されている。このレベルに続き、他の電気導線
やバイアが製作されるが、以下で説明する。
【００２０】図５は、図３、図４を参照して説明したの
と同じ半導体チップの断面図を示し、いくつかのレベル
が既に組み立てられている。レーザ・ヒューズは、頂部
レベルに示されている。参照番号５４０、５５０、５６
０は多層構造におけるバイア・レベルを表し、参照番号
５４５、５５５、５６５は導線レベル(または、層)を指
す。この実施形態では、導線レベル５６５もレーザ・ヒ
ューズに使用される(図５)。
と同じ半導体チップの断面図を示し、いくつかのレベル
が既に組み立てられている。レーザ・ヒューズは、頂部
レベルに示されている。参照番号５４０、５５０、５６
０は多層構造におけるバイア・レベルを表し、参照番号
５４５、５５５、５６５は導線レベル(または、層)を指
す。この実施形態では、導線レベル５６５もレーザ・ヒ
ューズに使用される(図５)。
【００２１】図６は、レベル５６５が製作された後にチ
ップを上から見た図を示す。この場合、レーザ・ヒュー
ズ５７０は、各チップの片側に置かれ、具体的には、左
下隅に置かれる。これらのヒューズは、異なる１組のラ
ッチ５８０に接続される。ラッチ５８０は、２組の回路
が相互依存または相互接続されていないことを強調する
ために、ラッチ５３０とは異なる位置に示してある。こ
の相互接続レベルが完成した後、追加の導線レベルを付
着することもできる。
ップを上から見た図を示す。この場合、レーザ・ヒュー
ズ５７０は、各チップの片側に置かれ、具体的には、左
下隅に置かれる。これらのヒューズは、異なる１組のラ
ッチ５８０に接続される。ラッチ５８０は、２組の回路
が相互依存または相互接続されていないことを強調する
ために、ラッチ５３０とは異なる位置に示してある。こ
の相互接続レベルが完成した後、追加の導線レベルを付
着することもできる。
【００２２】図７は、チップの完成した構造の断面図を
示す。電気ヒューズは、底部近傍に示されており、前記
レーザ・ヒューズは、頂部近傍に配置されて示されてい
る。前述の追加の導線レベルは、バイア・レベル５９５
と最終配線レベル５９０からなる。パッシベーション層
５９５は、最終配線レベルの頂部に付着され、しばしば
酸化シリコンおよびチッ化シリコンの組合せと、それに
続く重合体保護絶縁層である。さらに、開口６００が、
頂部から、前記レーザ・ヒューズ５７０の配置されてい
る領域まで下へエッチングされている。これは図６にも
示されており、この図では、開口６００の位置が描かれ
ている。
示す。電気ヒューズは、底部近傍に示されており、前記
レーザ・ヒューズは、頂部近傍に配置されて示されてい
る。前述の追加の導線レベルは、バイア・レベル５９５
と最終配線レベル５９０からなる。パッシベーション層
５９５は、最終配線レベルの頂部に付着され、しばしば
酸化シリコンおよびチッ化シリコンの組合せと、それに
続く重合体保護絶縁層である。さらに、開口６００が、
頂部から、前記レーザ・ヒューズ５７０の配置されてい
る領域まで下へエッチングされている。これは図６にも
示されており、この図では、開口６００の位置が描かれ
ている。
【００２３】以前に説明した例において、電気ヒューズ
はゲート導体レベルに示されており、レーザ・ヒューズ
はチップ頂部近傍の金属相互接続レベルに描かれてい
る。実際には、前記電気ヒューズはどの配線レベルにあ
ってもよく、さらには、ポリシリコン・ヒューズが使用
できる基板内でさえよい。同様に、レーザ・ヒューズを
どの配線レベルに配置することもできる。電気ヒューズ
の実際の位置はしばしば異なる配線レベルの抵抗によっ
て規定され、レーザ・ヒューズの位置は主に異なる配線
レベルの金属厚さおよびレーザ・ヒューズ・リンクの上
のパッシベーション層を通る開口のエッチングのし易さ
によって決定される。
はゲート導体レベルに示されており、レーザ・ヒューズ
はチップ頂部近傍の金属相互接続レベルに描かれてい
る。実際には、前記電気ヒューズはどの配線レベルにあ
ってもよく、さらには、ポリシリコン・ヒューズが使用
できる基板内でさえよい。同様に、レーザ・ヒューズを
どの配線レベルに配置することもできる。電気ヒューズ
の実際の位置はしばしば異なる配線レベルの抵抗によっ
て規定され、レーザ・ヒューズの位置は主に異なる配線
レベルの金属厚さおよびレーザ・ヒューズ・リンクの上
のパッシベーション層を通る開口のエッチングのし易さ
によって決定される。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）第１ヒューズ・タイプの少なくとも
１個のヒューズと、第２ヒューズ・タイプの少なくとも
１個のヒューズとを備えており、前記第１タイプと第２
タイプの前記ヒューズが互いに接続されていない、半導
体集積回路ウェハまたはモジュール上のヒューズ構成。 （２）前記第１タイプのヒューズが前記ウェハ上の欠陥
を個別に修復し、前記第２タイプのヒューズが前記モジ
ュール上の欠陥を個別に修復し、前記欠陥を修復する、
前記第１タイプの前記ヒューズが前記第２タイプの前記
ヒューズに影響を及ぼさずに前記欠陥を修復し、逆も同
様である上記（１）に記載のヒューズ構成。 （３）前記第１ヒューズ・タイプの前記少なくとも１個
のヒューズが、レーザ起動ヒューズであり、前記第２ヒ
ューズ・タイプの前記少なくとも１個のヒューズが、電
気起動アンチヒューズである上記（１）に記載のヒュー
ズ構成。 （４）少なくとも１個のレーザ起動ヒューズと少なくと
も１個の電気起動アンチヒューズをさらに備える上記
（１）に記載のヒューズ構成。 （５）少なくとも１個のレーザ起動ヒューズおよび少な
くとも１個の電気起動ヒューズと１個の電気起動アンチ
ヒューズをさらに備える上記（１）に記載のヒューズ構
成。 （６）前記第１タイプの前記ヒューズが、前記チップを
第２レベルのパッケージ上に搭載する前に起動され、前
記第２タイプの前記ヒューズが、前記チップを第２レベ
ルのパッケージ上に搭載した後に起動される上記（１）
に記載のヒューズ構成。 （７）前記第１タイプの前記ヒューズが第１タイプの欠
陥を修復し、前記第２タイプの前記ヒューズが第２タイ
プの欠陥を修復する上記（１）に記載のヒューズ構成。 （８）第１タイプの前記欠陥が前記ウェハの製造中に生
じる欠陥を含み、前記第２タイプの前記欠陥が前記モジ
ュールに応力をかけている間に生じる欠陥である上記
（１）に記載のヒューズ構成。 （９）第１ヒューズ・タイプの少なくとも１個のヒュー
ズと、第２ヒューズ・タイプの少なくとも１個のヒュー
ズとを備えており、前記第１タイプと第２タイプの前記
ヒューズが互いに直列に接続されていない、半導体集積
回路ウェハまたはモジュール上のヒューズ構成。 （１０）第１タイプの欠陥を修復するための第１ヒュー
ズ・タイプのヒューズと、第２タイプの欠陥を修復する
ための第２ヒューズ・タイプのヒューズとを備えてお
り、前記第１タイプと第２ヒューズ・タイプの前記ヒュ
ーズが互いに接続されていない、半導体集積回路ウェハ
またはモジュール上のヒューズ構成。 （１１）前記第１ヒューズ・タイプの前記ヒューズがレ
ーザ起動ヒューズであり、前記第２ヒューズ・タイプの
前記ヒューズが電気起動ヒューズである上記（１０）に
記載のヒューズ構成。 （１２）前記第１タイプの欠陥が、ウェハ欠陥であり、
前記第２タイプの欠陥が、モジュール欠陥である上記
（１０）に記載のヒューズ構成。 （１３）前記第１タイプの前記欠陥が、チップ冗長手段
の起動を必要とする欠陥であり、前記第２タイプの前記
欠陥が、モジュール・レベルの冗長構成の起動を必要と
する単一セルの欠陥である上記（１０）に記載のヒュー
ズ構成。 （１４）第１ヒューズ・タイプの少なくとも１個のヒュ
ーズを提供するステップと、第２ヒューズ・タイプの少
なくとも１個のヒューズを提供するステップとを含み、
前記第１タイプと第２タイプの前記ヒューズが互いに接
続されていない、半導体集積回路ウェハまたはモジュー
ル上に異なるタイプのヒューズを配置する方法。 （１５）前記第１および第２タイプの前記ヒューズが、
前記ヒューズのうち残りのものを使用不能にせずに、前
記ウェハまたはモジュール上の冗長手段を個別に起動さ
せる、上記（１４）に記載の異なるタイプのヒューズを
構成する方法。 （１６）前記第１ヒューズ・タイプの前記少なくとも１
個のヒューズがレーザ起動ヒューズであり、前記第２ヒ
ューズ・タイプの前記少なくとも１個のヒューズが電気
起動ヒューズである、上記（１４）に記載の異なるタイ
プのヒューズを構成する方法。 （１７）第１タイプの欠陥を修復するための第１ヒュー
ズ・タイプのヒューズを提供するステップと、第２タイ
プの欠陥を修復するための第２ヒューズ・タイプのヒュ
ーズを提供するステップとを含み、前記第１タイプと第
２ヒューズ・タイプの前記ヒューズが互いに接続されて
いない、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを構成する方法。
１個のヒューズと、第２ヒューズ・タイプの少なくとも
１個のヒューズとを備えており、前記第１タイプと第２
タイプの前記ヒューズが互いに接続されていない、半導
体集積回路ウェハまたはモジュール上のヒューズ構成。 （２）前記第１タイプのヒューズが前記ウェハ上の欠陥
を個別に修復し、前記第２タイプのヒューズが前記モジ
ュール上の欠陥を個別に修復し、前記欠陥を修復する、
前記第１タイプの前記ヒューズが前記第２タイプの前記
ヒューズに影響を及ぼさずに前記欠陥を修復し、逆も同
様である上記（１）に記載のヒューズ構成。 （３）前記第１ヒューズ・タイプの前記少なくとも１個
のヒューズが、レーザ起動ヒューズであり、前記第２ヒ
ューズ・タイプの前記少なくとも１個のヒューズが、電
気起動アンチヒューズである上記（１）に記載のヒュー
ズ構成。 （４）少なくとも１個のレーザ起動ヒューズと少なくと
も１個の電気起動アンチヒューズをさらに備える上記
（１）に記載のヒューズ構成。 （５）少なくとも１個のレーザ起動ヒューズおよび少な
くとも１個の電気起動ヒューズと１個の電気起動アンチ
ヒューズをさらに備える上記（１）に記載のヒューズ構
成。 （６）前記第１タイプの前記ヒューズが、前記チップを
第２レベルのパッケージ上に搭載する前に起動され、前
記第２タイプの前記ヒューズが、前記チップを第２レベ
ルのパッケージ上に搭載した後に起動される上記（１）
に記載のヒューズ構成。 （７）前記第１タイプの前記ヒューズが第１タイプの欠
陥を修復し、前記第２タイプの前記ヒューズが第２タイ
プの欠陥を修復する上記（１）に記載のヒューズ構成。 （８）第１タイプの前記欠陥が前記ウェハの製造中に生
じる欠陥を含み、前記第２タイプの前記欠陥が前記モジ
ュールに応力をかけている間に生じる欠陥である上記
（１）に記載のヒューズ構成。 （９）第１ヒューズ・タイプの少なくとも１個のヒュー
ズと、第２ヒューズ・タイプの少なくとも１個のヒュー
ズとを備えており、前記第１タイプと第２タイプの前記
ヒューズが互いに直列に接続されていない、半導体集積
回路ウェハまたはモジュール上のヒューズ構成。 （１０）第１タイプの欠陥を修復するための第１ヒュー
ズ・タイプのヒューズと、第２タイプの欠陥を修復する
ための第２ヒューズ・タイプのヒューズとを備えてお
り、前記第１タイプと第２ヒューズ・タイプの前記ヒュ
ーズが互いに接続されていない、半導体集積回路ウェハ
またはモジュール上のヒューズ構成。 （１１）前記第１ヒューズ・タイプの前記ヒューズがレ
ーザ起動ヒューズであり、前記第２ヒューズ・タイプの
前記ヒューズが電気起動ヒューズである上記（１０）に
記載のヒューズ構成。 （１２）前記第１タイプの欠陥が、ウェハ欠陥であり、
前記第２タイプの欠陥が、モジュール欠陥である上記
（１０）に記載のヒューズ構成。 （１３）前記第１タイプの前記欠陥が、チップ冗長手段
の起動を必要とする欠陥であり、前記第２タイプの前記
欠陥が、モジュール・レベルの冗長構成の起動を必要と
する単一セルの欠陥である上記（１０）に記載のヒュー
ズ構成。 （１４）第１ヒューズ・タイプの少なくとも１個のヒュ
ーズを提供するステップと、第２ヒューズ・タイプの少
なくとも１個のヒューズを提供するステップとを含み、
前記第１タイプと第２タイプの前記ヒューズが互いに接
続されていない、半導体集積回路ウェハまたはモジュー
ル上に異なるタイプのヒューズを配置する方法。 （１５）前記第１および第２タイプの前記ヒューズが、
前記ヒューズのうち残りのものを使用不能にせずに、前
記ウェハまたはモジュール上の冗長手段を個別に起動さ
せる、上記（１４）に記載の異なるタイプのヒューズを
構成する方法。 （１６）前記第１ヒューズ・タイプの前記少なくとも１
個のヒューズがレーザ起動ヒューズであり、前記第２ヒ
ューズ・タイプの前記少なくとも１個のヒューズが電気
起動ヒューズである、上記（１４）に記載の異なるタイ
プのヒューズを構成する方法。 （１７）第１タイプの欠陥を修復するための第１ヒュー
ズ・タイプのヒューズを提供するステップと、第２タイ
プの欠陥を修復するための第２ヒューズ・タイプのヒュ
ーズを提供するステップとを含み、前記第１タイプと第
２ヒューズ・タイプの前記ヒューズが互いに接続されて
いない、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを構成する方法。
【図１】レーザ・ヒューズと電気ヒューズを使用する従
来のウェハ・テストおよび修復プロセスの流れのブロッ
ク図である。
来のウェハ・テストおよび修復プロセスの流れのブロッ
ク図である。
【図２】８個の３２Ｋｂのサブアレイと、混合技術ヒュ
ーズによって起動される関連する冗長アレイとを備える
従来の２５６Ｍｂ ＤＲＡＭチップのブロック図であ
る。
ーズによって起動される関連する冗長アレイとを備える
従来の２５６Ｍｂ ＤＲＡＭチップのブロック図であ
る。
【図３】本発明による、例えば、電気ヒューズとレーザ
・ヒューズという複数の混合技術のヒューズを製造する
のに必要な種々のプロセス・ステップを示す図である。
・ヒューズという複数の混合技術のヒューズを製造する
のに必要な種々のプロセス・ステップを示す図である。
【図４】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図５】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図６】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図７】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
１００ ＤＲＡＭチップ ２００ サブアレイ ２１０ 冗長アレイ ２２０ レーザ・ヒューズ ２３０ 電気ヒューズ ５００ 基板 ５０５ ゲート導線 ５１０ 電気ヒューズ ５３０ ラッチ回路 ５４０ バイア・レベル ５４５ 導線レベル ５５０ バイア・レベル ５５５ 導線レベル ５６０ バイア・レベル ５６５ 導線レベル ５７０ レーザ・ヒューズ ５８０ ラッチ ５９０ 導線レベル ５９５ バイア・レベル ６００ 開口
フロントページの続き (71)出願人 399035836 インフィニオン テクノロジーズ ノース アメリカ コーポレイション Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉ ｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ Ｃｏ ｒｐ アメリカ合衆国 カリフォルニア サン ホセ ノース ファースト ストリート 1730 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 チャンドラセカル・ナラーヤン アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャクション ケンジント ン・ドライブ 62 (72)発明者 ケニス・アルント アメリカ合衆国12524 ニューヨーク州フ ィッシュキル バーウィック・コート 10 (72)発明者 デービッド・ラッチトラップ アメリカ合衆国05677 バーモント州ウォ ーターベリー・センター ピー・オー・ボ ックス 237 (72)発明者 アクセル・ブリツィンガー アメリカ合衆国12524 ニューヨーク州フ ィッシュキル アスペン・コート 20 (72)発明者 ガブリエル・ダニエル アメリカ合衆国11432 ニューヨーク州ジ ャマイカ・エステーツ・エイティース 185−39 (72)発明者 キリハタ・トシアキ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー ミスティー・リッジ・サー クル 10
Claims (17)
- 【請求項１】第１ヒューズ・タイプの少なくとも１個の
ヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズとを
備えており、前記第１タイプと第２タイプの前記ヒュー
ズが互いに接続されていない、 半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項２】前記第１タイプのヒューズが前記ウェハ上
の欠陥を個別に修復し、前記第２タイプのヒューズが前
記モジュール上の欠陥を個別に修復し、前記欠陥を修復
する、前記第１タイプの前記ヒューズが前記第２タイプ
の前記ヒューズに影響を及ぼさずに前記欠陥を修復し、
逆も同様である請求項１に記載のヒューズ構成。 - 【請求項３】前記第１ヒューズ・タイプの前記少なくと
も１個のヒューズが、レーザ起動ヒューズであり、前記
第２ヒューズ・タイプの前記少なくとも１個のヒューズ
が、電気起動アンチヒューズである請求項１に記載のヒ
ューズ構成。 - 【請求項４】少なくとも１個のレーザ起動ヒューズと少
なくとも１個の電気起動アンチヒューズをさらに備える
請求項１に記載のヒューズ構成。 - 【請求項５】少なくとも１個のレーザ起動ヒューズおよ
び少なくとも１個の電気起動ヒューズと１個の電気起動
アンチヒューズをさらに備える請求項１に記載のヒュー
ズ構成。 - 【請求項６】前記第１タイプの前記ヒューズが、前記チ
ップを第２レベルのパッケージ上に搭載する前に起動さ
れ、前記第２タイプの前記ヒューズが、前記チップを第
２レベルのパッケージ上に搭載した後に起動される請求
項１に記載のヒューズ構成。 - 【請求項７】前記第１タイプの前記ヒューズが第１タイ
プの欠陥を修復し、前記第２タイプの前記ヒューズが第
２タイプの欠陥を修復する請求項１に記載のヒューズ構
成。 - 【請求項８】第１タイプの前記欠陥が前記ウェハの製造
中に生じる欠陥を含み、前記第２タイプの前記欠陥が前
記モジュールに応力をかけている間に生じる欠陥である
請求項１に記載のヒューズ構成。 - 【請求項９】第１ヒューズ・タイプの少なくとも１個の
ヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズとを
備えており、前記第１タイプと第２タイプの前記ヒュー
ズが互いに直列に接続されていない、 半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項１０】第１タイプの欠陥を修復するための第１
ヒューズ・タイプのヒューズと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズとを備えており、前記第１タイプと第２ヒ
ューズ・タイプの前記ヒューズが互いに接続されていな
い、 半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項１１】前記第１ヒューズ・タイプの前記ヒュー
ズがレーザ起動ヒューズであり、前記第２ヒューズ・タ
イプの前記ヒューズが電気起動ヒューズである請求項１
０に記載のヒューズ構成。 - 【請求項１２】前記第１タイプの欠陥が、ウェハ欠陥で
あり、前記第２タイプの欠陥が、モジュール欠陥である
請求項１０に記載のヒューズ構成。 - 【請求項１３】前記第１タイプの前記欠陥が、チップ冗
長手段の起動を必要とする欠陥であり、前記第２タイプ
の前記欠陥が、モジュール・レベルの冗長構成の起動を
必要とする単一セルの欠陥である請求項１０に記載のヒ
ューズ構成。 - 【請求項１４】第１ヒューズ・タイプの少なくとも１個
のヒューズを提供するステップと、 第２ヒューズ・タイプの少なくとも１個のヒューズを提
供するステップとを含み、前記第１タイプと第２タイプ
の前記ヒューズが互いに接続されていない、 半導体集積回路ウェハまたはモジュール上に異なるタイ
プのヒューズを配置する方法。 - 【請求項１５】前記第１および第２タイプの前記ヒュー
ズが、前記ヒューズのうち残りのものを使用不能にせず
に、前記ウェハまたはモジュール上の冗長手段を個別に
起動させる、請求項１４に記載の異なるタイプのヒュー
ズを構成する方法。 - 【請求項１６】前記第１ヒューズ・タイプの前記少なく
とも１個のヒューズがレーザ起動ヒューズであり、前記
第２ヒューズ・タイプの前記少なくとも１個のヒューズ
が電気起動ヒューズである、請求項１４に記載の異なる
タイプのヒューズを構成する方法。 - 【請求項１７】第１タイプの欠陥を修復するための第１
ヒューズ・タイプのヒューズを提供するステップと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズを提供するステップとを含み、前記第１タ
イプと第２ヒューズ・タイプの前記ヒューズが互いに接
続されていない、 半導体集積回路ウェハまたはモジュール上に異なるタイ
プのヒューズを構成する方法。
Applications Claiming Priority (2)
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