JP2000216253A

JP2000216253A - 半導体集積回路装置及びその製造方法

Info

Publication number: JP2000216253A
Application number: JP11014245A
Authority: JP
Inventors: Asao Nishimura; 朝雄西村; Shoji Yadori; 章二宿利; Goro Kitsukawa; 五郎橘川; Toshio Miyamoto; 俊夫宮本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-01-22
Filing date: 1999-01-22
Publication date: 2000-08-04
Anticipated expiration: 2019-01-22
Also published as: JP3294811B2; TW440995B

Abstract

(57)【要約】【課題】レーザ熔断型ヒューズを用いることによって
顕在化される信頼性低下を引き起こさないフリップチッ
プ型半導体集積回路を提供する。【解決手段】フリップチップ型半導体集積回路に、ア
ンチヒューズのようなプログラム素子を有する回路（８
５）採用する。前記プログラム素子は、その電流経路に
所定の電位差が形成されることによって当該電流経路の
状態が高抵抗状態から低抵抗状態に又は低抵抗状態から
高抵抗状態に不可逆的に変化される構造を持つ。前記電
位差を形成する為の電圧の入力端子はパッド電極（８
６，８７）とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に回路
基板実装用の半田バンプ等の突起状電極（以下単にバン
プ電極とも称する）が形成され、更に、半導体集積回路
の所定部分の機能を恒久的に若しくは不可逆的に変更す
るプログラム素子を搭載した半導体集積回路装置（以
下、半導体集積回路装置を単に半導体集積回路とも称す
る）に係り、例えば、メモリ及び論理回路等を混載した
システムＬＳＩ等に適用して有効な技術に関する。

【０００２】

【従来の技術】回路基板実装用のバンプ電極を有する半
導体集積回路（以下単にフリップチップ型半導体集積回
路とも称する）について記載された文献の例として、特
開平５−２１８０４２号、特開平８−２５０４９８号、
及び米国特許第５５４７７４０号の各公報には、本明細
書で言うところのフリップチップ型半導体集積回路の基
本形態の一つが示されている。すなわち、フリップチッ
プ型半導体集積回路は、例えばそのチップのボンディン
グパッドから再配置配線を引き回し、再配置配線に接続
するバンプ電極をチップの表面にアレイ状に配置し（エ
リアアレイ状に配置し）、エリアアレイ状に配置された
バンプ電極を表面保護膜から露出させて成る。これによ
って、バンプ電極の間隔を拡大し、実装基板の配線にバ
ンプ電極を接続するという基板実装を容易にすると共
に、配線間隔の広い低コスト実装基板の利用を可能にす
るものである。

【０００３】また、半導体集積回路では、その不良回路
部分を冗長回路に置き換える救済等にプログラム素子が
用いられている。前記プログラム素子として、例えば金
属膜やポリシリコン膜から成るヒューズが多用され、レ
ーザ光の照射で熔断することによってプログラムされ
る。ヒューズに対するプログラムは、プローブテストの
後に実施される。この段階でウェーハの表面のパッシベ
ーション膜にはボンディングパッドやヒューズを露出す
る開口が形成されており、例えばボンディングパッドを
用いてプローブテストが行なわれる。プローブテストで
は不良の所在が判明し、不良部分を救済回路で置き換え
可能なように選択的なレーザ光の照射によって前記ヒュ
ーズに対するプログラムが行なわれる。

【０００４】別のプログラム素子として電気ヒューズが
ある。例えば米国特許第５１１０７５３号公報には、電
気ヒューズの一種であるアンチヒューズを、ＤＲＡＭの
欠陥救済等に用いる技術が記載されている。アンチヒュ
ーズは、絶縁状態の酸化膜の絶縁破壊によってプログラ
ム可能な構成を有する。更に、米国特許第５７４２５５
５号公報には、アンチヒューズの例として、ｐ型ウェル
領域に酸化膜を用いてキャパシタを構成し、キャパシタ
のウェル電極に負電圧を、酸化膜上のプレート電極に正
電圧を印加してゲート酸化膜を絶縁破壊する例が示され
ている。電気ヒューズを用いた半導体集積回路について
記載されたその他の文献として、米国特許第５３２４６
８１号公報等がある。

【０００５】その他のプログラム素子として電気的に書
き込み可能であって消去可能なＥＥＰＲＯＭやフラッシ
ュメモリなどの、プログラム状態を可逆的に変更可能な
不揮発性記憶素子がある。米国特許第５７４２５５５号
公報にはそのようなプログラム素子を有するＤＲＡＭに
ついて記載が有る。

【０００６】

【発明が解決しようとする課題】本発明者は、前記フリ
ップチップ型半導体集積回路に、欠陥救済、モード設
定、そしてトリミング用にプログラム素子を搭載する事
について検討した。

【０００７】最初に検討したプログラム素子はレーザで
熔断可能なヒューズである。ポリシリコン膜から成るヒ
ューズ（ポリシリコンヒューズ）は、例えば、半導体基
板上のウェル領域に設けられた素子分離領域の上部に長
方形状に形成され、その一端が、複数層の金属配線を介
して選択トランジスタのソース領域に接続され、他端が
金属配線を介して接地電位に接続されている。前記ポリ
シリコンヒューズの上部には、前記複数層の金属配線間
の層間絶縁膜及びパッシベーション膜が積層された後、
レーザー光を照射するための照射窓を開口するために、
上記積層膜をエッチングして最終的に膜厚０.５〜１μ
ｍの絶縁膜が残されている。このように構成されたポリ
シリコンヒューズを熔断する際には、前記絶縁膜を通じ
てレーザー光が照射される。例えば、ポリシリコン膜の
幅が２μｍ、配置の間隔が５μｍ、レーザー光を照射す
るための照射窓が幅１０μｍに設計されている。このと
き、強度１.５μＪ、スポット径６μｍのＨｅ−Ｎｅレ
ーザーを照射することにより、ポリシリコンヒューズを
熔断することができる。

【０００８】しかしながら、従来のポリシリコンヒュー
ズをレーザー光照射によって熔断する方式には以下の問
題点のあることが本発明者によって明らかにされた。

【０００９】第１の問題点は、上記レーザー光を照射す
るために照射窓を開口する処理が非常に困難になりつつ
あることである。特に近年、急速に市場が拡大しつつあ
る高速のロジック回路やアナログ回路を大容量ＤＲＡＭ
等と混載する、いわゆるシステムＬＳＩ製品において
は、ロジック回路が５層以上の金属配線層を必要とする
ことから、ポリシリコンヒューズから最上部のパッシベ
ーション膜までの絶縁膜の厚さが５μｍ以上に厚くなる
ため、ヒューズ上部に厚さ０．５μｍ程度に絶縁膜を残
すエッチングをウェーハ全面にわたって均一に行うこと
が技術的に困難となっている。ヒューズ上部の絶縁膜厚
さが１μｍ以上残った場合は、レーザー光の入射強度が
弱まり熔断が不十分となる。また、ヒューズ上部の絶縁
膜厚さが０．５μｍ以下に薄くなった場合は、その後の
プロセス処理のバラツキによってはヒューズ表面が露出
する危険性があり、熔断されていないヒューズが断線す
る不良発生の確率が著しく高くなる。

【００１０】第２の問題点は、前記フリップチップ型半
導体集積回路では、製造工程の方式上、従来のレーザー
光照射によってヒューズを熔断することが不可能となる
ことである。従来の製造工程では、金属配線層上部に水
分の侵入を防止するためのパッシベーション膜の形成が
完了した段階で、ウェーハ状態でクリンルーム内で行う
製造工程が終了する。その後、プローブテストと救済を
行った後、パッケージへの組み立てが行われ、最終の選
別が実施されている。一方、フリップチップ型半導体集
積回路においては、製造コストをさらに削減するため、
パッシベーション膜形成の後に、リードフレームに類似
する金属配線（再配置配線）の形成と半田バンプ電極の
堆積までをウェーハ状態でクリンルーム内で行うもので
ある。このフリップチップ型半導体集積回路において、
従来のレーザー光照射によってヒューズを熔断する方式
を適用すると、熔断されたヒューズ上部にリードフレー
ムに類似する再配置配線を構成するための金属配線の堆
積と加工が行われることになり、ポリシリコンヒューズ
の腐食と腐食部分からの水の侵入による信頼性低下を免
れない。これにより、本発明者は、フリップチップ型半
導体集積回路ではレーザー光照射によってヒューズを熔
断する方式に代る、何らかの電気的にプログラムが行え
る方式の必要性を見出した。

【００１１】第３の問題点は、ポリシリコンヒューズが
比較的に大きなレイアウト面積を必要とする点である。
１本のヒューズには少なくとも５×１０μｍ²のレイア
ウト面積が必要であり、ヒューズ本数の上限を決める大
きな要因となっている。

【００１２】次に、プログラム素子として、電気的に書
き込み可能であって消去可能な不揮発性記憶素子を採用
する事についても検討した。これによれば、プログラム
素子の数が少なくて済むような場合には電気的書き込み
等の為の周辺回路によるチップ占有面積が相対的に大き
くなり、面積効率の点で不利な場合のあることが明らか
にされた。

【００１３】上記検討結果により、本発明者は、フリッ
プチップ型半導体集積回路のプログラム素子としてアン
チヒューズなどの電気ヒューズを採用する事に優位性を
見出した。このとき更に、アンチヒューズにおいて絶縁
破壊のための電圧印加は半導体集積回路の製造段階での
み必要な処理であるから、半導体集積回路の大規模化に
よって多数のバンプ電極を形成しなければならないとい
うような事情の下では、絶縁破壊の為に専用バンプ電極
を設ける余裕のない場合のある事が本発明者によって明
らかにされた。また、フリップチップ型半導体集積回路
においてバンプ電極は回路基板実装用の端子であるか
ら、その応力・歪状態は直接的にチップに伝達されるの
で、それを緩和させる手段の必要性が本発明者によって
認識された。

【００１４】本発明者は更に観点を変えて、フリップチ
ップ型半導体集積回路のボンディングオプションについ
て検討した。ボンディングオプションは、例えば半導体
集積回路の動作モード設定用電極に割り当てられたボン
ディングパッドをフローティングにするか電源端子に接
続するか等に応じて動作モードを決定するようにした手
法である。ボンディングオプションでは、半導体チップ
の所定のボンディングパッドをパッケージのどのリード
ピンにボンディングするかを、組み立て時に選択すれば
よい。しかしながら、フリップチップ型半導体集積回路
においてバンプ電極は直接回路基板に実装される端子で
あって、パッケージのリードピンに相当され、ウェーハ
プロセスを全て完了した後は、最早ボンディングオプシ
ョンのような処置を施す事は物理的に不可能である。特
定のボンディングパッドのような電極パッドに接続すべ
きバンプ電極を変更するには、ウェーハプロセスの段階
で、前記所定のボンディングパッドのような電極パッド
からバンプ電極に至る配線パターンを個別に変更しなけ
ればならない。これに対して、本発明者は、ボンディン
グオプションと同等の融通性若しくは使い勝手を得るに
は、一旦そのような配線パターンを完成したフリップチ
ップ型半導体集積回路を後から機能設定できるようにす
る事が必要であるという認識に立った。

【００１５】本発明の目的は、プログラム素子としてレ
ーザで熔断可能なヒューズを用いることによって顕在化
される信頼性低下を引き起こさないフリップチップ型半
導体集積回路、そしてその製造方法を提供することにあ
る。

【００１６】本発明の別の目的は、フリップチップ型半
導体集積回路のプログラム素子の状態を電気的に変更す
るために必要となる電極がその他の用途の突起状電極の
数を制限しない半導体集積回路を提供することにある。

【００１７】本発明の更に別の目的は、フリップチップ
型半導体集積回路において突起状電極を介して半導体基
板に与えられる応力・歪状態を緩和させることができる
半導体集積回路を提供することにある。

【００１８】本発明の更に別の目的は、機能設定などに
関してボンディングオプションと同等の融通性を容易に
得る事が出来るフリップチップ型半導体集積回路、そし
てその製造方法を提供することにある。

【００１９】本発明のその他の目的は、検査並びにプロ
グラム素子の状態変更を伴う必要な機能選択及び救済を
能率的に行ってフリップチップ型半導体集積回路を製造
することができる製造方法を提供する事にある。

【００２０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２２】〔１〕本発明ではフリップチップ型半導体
集積回路に電気ヒューズのようなプログラム素子（１）
を採用する。すなわち、半導体集積回路は、半導体基板
（１０）と、前記半導体基板上の素子形成層（半導体領
域、配線層及び絶縁層を含む回路素子形成領域）に形成
された複数の回路素子（１，２）と、前記素子形成層の
表面に形成され所定の前記回路素子に接続される複数の
端子（８６，８７，８８，８９）と、所定の前記端子
（８６，８７，８８，８９）に接続され前記素子形成層
の上に延在する導電層（９０）と、前記導電層に接続さ
れた突起状電極（９３）とを有する。このとき、前記回
路素子の少なくとも一つとして、電流経路に所定の電位
差が形成されることによって当該電流経路の状態が高抵
抗状態から低抵抗状態に又は低抵抗状態から高抵抗状態
に不可逆的に変化される構造のプログラム素子（１）を
有し、前記端子の少なくとも一つは、前記電位差を形成
する為の電圧の入力端子（８６，８７）とされる。

【００２３】上記により、プログラム素子としてレーザ
で熔断可能なヒューズを用いることによって顕在化され
る信頼性の低下を全く引き起こさない。

【００２４】前記導電層を前記端子の配列に対する突起
状電極の再配置用配線（２０５）として用いる場合、前
記導電層の上下には、少なくとも前記突起状電極を露出
させて表面を覆う絶縁膜（２０４，２０６）を配置する
ことができる。そのような絶縁膜により、フリップチッ
プ型半導体集積回路において突起状電極（２０９）を介
して半導体基板に与えられる応力・歪状態を緩和させる
ことができる。特に、ポリイミド膜、フッ素樹脂膜、又
はシリコン若しくはアクリル系ゴム材料を含むエラスト
マ膜などの有機物質を含む膜を前記絶縁膜として採用す
れば、その膜は、酸化シリコンなどの絶縁膜に対して弾
性係数が比較的小さいから、応力・歪状態の緩和に優れ
ている。

【００２５】半導体集積回路は、前記端子に接続して前
記絶縁膜から露出するパッド電極（９０，９０ａ）を更
に備えることができる。このパッド電極はプローブテス
トのための検査パッドなどに用いることができる。

【００２６】前記プログラム素子に所定の電位差を形成
する為の電圧印加には前記パッド電極の内の一部のパッ
ド電極（９０ａ）を用いる事ができる。プログラム素子
をプログラムした後、当該パッド電極（９０ａ）をフロ
ーティングにしておけば良い回路構成の場合には、当該
パッド電極（９０ａ）には突起状電極を割当てなくても
良い。したがって、フリップチップ型半導体集積回路の
プログラム素子の状態を電気的に変更するために必要と
なる電極がその他の用途の突起状電極の数を制限しな
い。これに対し、プログラム素子をプログラムした後、
当該パッド電極（９０ａ）を接地電位（Ｖｓｓ）又は電
源電圧（Ｖｃｃ）に強制しなければないらない回路構成
の場合には、当該パッド電極（９０ａ）には突起状電極
（９３ａ）を割当て、基板実装に際して当該突起状電極
（９３ａ）を配線基板上の接地電位（Ｖｓｓ）又は電源
電圧（Ｖｃｃ）の電源配線に接続しておけば良い。

【００２７】前記プログラム素子に所定の電位差を形成
する為の電圧がプログラム素子以外の回路の動作電源電
圧と相異する電圧である場合には、前記プログラム用電
圧の印加電極を複数のプログラム素子に共通化すればよ
い。

【００２８】前記プログラム素子には、電気的な絶縁破
壊によって高抵抗状態から低抵抗状態に変化される電気
ヒューズを採用することができる。例えば、プログラム
素子の前記電流経路は、前記高抵抗状態において絶縁膜
が充填され、前記低抵抗状態において絶縁膜が破壊され
ている。

【００２９】前記絶縁膜の破壊は、前記電流経路の一端
への正電圧（ＶＤＤ）印加と、他端への負電圧（Ｖｂ
ｂ’）印加によって行うことができる。これにより、プ
ログラム素子には所定の電位差として高圧を得る事がで
き、回路の接地電圧（Ｖｓｓ）を基準とした絶対値的な
電圧はほぼ通常動作の電圧に抑える事が可能になる。こ
の場合に、前記負電圧は、前記電位差を形成する為の所
定の電圧の印加に利用される前記突起状電極又はパッド
電極から各プログラム素子へ共通に供給すればよい。或
いは、チップ外部から供給される正電圧（ＶＤＤ)及び
グランド電圧（ＧＮＤ）に基づいてチップ内部で形成さ
れる内部電圧をプログラム素子に与えてもよい。例え
ば、前記内部電圧としては、前記ＶＤＤよりも大きな高
圧電圧（ＶＣＨ）又は負電圧（Ｖｂｂ’）がある。プロ
グラム素子に対するプログラムの有無は、プログラム素
子の反対側の印加電圧を、アドレス信号などを用いて制
御すればよい。

【００３０】前記プログラム素子は不良の救済に用いる
ことができる。すなわち、前記回路素子で構成された正
規回路と、不良の前記正規回路を代替するものであって
前記回路素子で構成され救済回路を有し、前記プログラ
ム素子を、救済回路で置き換えられるべき正規回路を特
定するための救済情報の記憶手段（１６０）に採用する
ことができる。例えば、前記正規回路はメモリセルであ
り、前記救済回路は冗長メモリセルであり、前記プログ
ラム素子によって記憶された救済情報と前記メモリセル
のアクセスアドレス信号とを比較するものであって前記
回路素子で構成された比較回路（１６１）と、前記比較
回路の一致に応答して前記メモリセルの選択に代えて前
記冗長メモリセルを選択可能とし、前記比較回路の不一
致に応答して前記メモリセルを選択可能とするものであ
って前記回路素子で構成された選択回路（１０６ＸＤ）
と、を有する。

【００３１】前記プログラム素子は半導体集積回路の機
能選択に用いることができる。すなわち、前記プログラ
ム素子を、前記半導体集積回路の動作モードを決める為
の動作モード指定情報の記憶手段（ＡＦ０〜ＡＦ２）と
して採用することができる。これにより、フリップチッ
プ型半導体集積回路において、突起状電極を形成した後
でも機能選択若しくは動作モード選択と言う点でボンデ
ィングオプションと同等以上の融通性を簡単に得ること
ができる。

【００３２】前記プログラム素子は半導体集積回路に内
蔵された所定の回路の特性を選択する為のトリミング情
報の記憶手段（ＡＦ１０〜ＡＦ１２）として採用するこ
とができる。例えば、半導体集積回路は抵抗分圧回路
（１８３）を有し、前記プログラム素子に記憶されたト
リミング情報は、前記抵抗分圧回路で生成される分圧電
圧を選択する。

【００３３】〔２〕フリップチップ型半導体集積回路に
電気ヒューズのようなプログラム素子を採用した半導体
集積回路の製造方法は、半導体ウェーハ上の素子形成層
に所要の回路を構成すると共に、前記回路には電流経路
に所定の電位差が形成されることによって当該電流経路
の状態が高抵抗状態から低抵抗状態に又は低抵抗状態か
ら高抵抗状態に不可逆的に変化される構造のプログラム
素子を少なくとも含め、前記回路に接続する複数の端子
を前記素子形成層の表面に形成する第１の工程と、前記
複数の端子の一部に対応する実装接続用の複数個の突起
状電極を形成する第２の工程（Ｓ７）と、前記回路を検
査する第３の工程（Ｓ５）と、前記第３の工程による検
査結果に従って欠陥部分を救済回路に置き換える第４の
工程（Ｓ６）と、バーンインを行う第５の工程（Ｓ９）
と、前記ウェーハをダイシングする第６の工程（Ｓ８）
とを含む。そして、前記プログラム素子の状態を不可逆
的に変化させて前記回路の機能を選択する第７工程（Ｓ
４）を含む。前記プログラム素子には、前記絶縁破壊型
の電気ヒューズ（１）を用いることができる。

【００３４】上記により、レーザで熔断可能なヒューズ
をプログラム素子として用いることなく、半導体集積回
路の機能選択が可能である。これにより、機能選択が施
されて製造されたフリップチップ型半導体集積回路の歩
留まり向上並びに信頼性向上に寄与することができる。

【００３５】前記プログラム素子による機能選択を前記
突起状電極の形成前に行うことができる。即ち、前記第
７工程（Ｓ４）の後に前記第２の工程（Ｓ７）を行う。
突起状電極を形成した後はウェーハ上に少なからず凹凸
ができる。突起状電極形成前に機能選択を行えば、その
ためのプログラム素子への電圧印加用パッド若しくは端
子に対するプローブの接触が容易であり、機能選択の作
業能率を向上させることができる。

【００３６】上記とは逆に、前記プログラム素子による
機能選択（Ｓ４）を前記突起状電極の形成（Ｓ７）後に
行うことができる。この場合には、機能選択のためにプ
ログラム素子へ電圧を印加するための電極を突起状電極
と同様に半導体集積回路の表面に露出させおく必要があ
る。但し、機能選択に伴う処理を除いてウェーハ工程の
殆どを終えた状態で半導体集積回路を在庫できるので、
在庫管理が容易である。

【００３７】前記欠陥部分を救済回路に置き換える前記
第４工程（Ｓ６）において、前記置き換えは、前記プロ
グラム素子の状態を不可逆的に変化させて行うことがで
きる。このとき、機能選択（Ｓ４）、検査（Ｓ５）、及
び救済（Ｓ６）の各工程は、１回のプロービング処理で
済ませる事ができる。すなわち、前記第３工程、前記第
４工程及び前記第７工程を連続的に行い、各工程には必
要に応じて前記端子又は突起状電極に対するプロービン
グ処理を含む。機能選択（Ｓ４）、検査（Ｓ５）、及び
救済（Ｓ６）の各工程の後に突起状電極を形成（Ｓ７）
すれば、プログラム素子への電圧印加用パッド若しくは
端子に対するプローブの接触が容易であり、機能選択は
もとより検査及び救済の作業能率も向上させることがで
きる。

【００３８】前記バーンインを行う第５工程（Ｓ９）の
後に第２工程により突起状電極を形成（Ｓ７）すれば、
高温環境下での突起状電極の変形を考慮しなくてもよい
から、その点においてバーンインを容易に行うことがで
きる。

【００３９】〔３〕フリップチップ型半導体集積回路に
おける欠陥部分を救済回路に置き換えることに着目した
とき、半導体集積回路の製造方法は、半導体ウェーハ上
の素子形成層に所要の回路を構成すると共に、前記回路
には電流経路に所定の電位差が形成されることによって
当該電流経路の状態が高抵抗状態から低抵抗状態に又は
低抵抗状態から高抵抗状態に不可逆的に変化される構造
のプログラム素子を少なくとも含め、前記回路に接続す
る複数の端子を前記素子形成層の表面に形成する第１の
工程と、前記複数の端子の一部に対応する実装接続用の
複数個の突起状電極を形成する第２の工程（Ｓ７）と、
前記回路を検査する第３の工程（Ｓ５）と、前記第３の
工程による検査結果に従って欠陥部分を救済回路に置き
換える第４の工程（Ｓ６）と、バーンインを行う第５の
工程（Ｓ９）と、前記ウェーハをダイシングする第６の
工程（Ｓ８）とを含み、前記第４工程（Ｓ６）は、前記
プログラム素子の状態を不可逆的に変化させて前記置き
換えを行う工程とされる。前記第４工程では、例えば、
前記複数の端子のうち前記プログラム素子に接続されて
いる所定の端子に、前記電流経路に所定の電位差を形成
する為の電圧を印加する。プログラム素子は例えば前記
絶縁破壊型の電気ヒューズとされる。

【００４０】上記により、レーザで熔断可能なヒューズ
をプログラム素子として用いることなく、半導体集積回
路の欠陥救済が可能である。これにより、救済が施され
て製造されたフリップチップ型半導体集積回路の歩留ま
り向上並びに信頼性向上に寄与することができる。

【００４１】

【発明の実施の形態】《アンチヒューズ回路》図１には
本発明に係る半導体集積回路に用いられているアンチヒ
ューズ回路の一例が示される。図１において１で示され
る回路素子はプログラム素子の一例である絶縁破壊型電
気ヒューズとしてのアンチヒューズである。このアンチ
ヒューズ１は、他の周辺トランジスタとは電気的に分離
された基板電圧Ｖｂｂ’が印加される半導体領域に形成
された所謂基板ゲート容量によって構成される。このア
ンチヒューズ１のゲート容量電極がソース端子へ接続さ
れ、ドレイン端子に破壊用電圧ＶＤＤが印加され、ゲー
ト電極へ破壊制御信号Ｖｇが印加される選択トランジス
タ２が設けられている。基板ゲート容量としてのアンチ
ヒューズ（以下基板ゲート容量とも称する）１は、例え
ばハイレベルの破壊制御信号Ｖｇによってオン状態にさ
れた選択トランジスタ２を介してアンチヒューズ１のゲ
ート容量電極へ破壊電圧ＶＤＤが印加され、基板側から
基板電圧Ｖｂｂ’が印加される。アンチヒューズ１の両
端に印加された電位差によって、アンチヒューズ１のゲ
ート絶縁膜のような絶縁膜が破壊され、アンチヒューズ
１は高抵抗状態から低抵抗状態に変化される。

【００４２】図１の構成がメモリ等の不良ビットの救済
に適用される場合、特に制限されないが、前記選択トラ
ンジスタ２のソースはセレクタ３の選択端子に結合され
る。このセレクタ３には、メモリアクセス時におけるア
ドレス信号の対応ビットＡｉとその反転信号ＡｉＢが入
力される。例えば前記破壊信号Ｖｇの論理値はアドレス
ビットＡｉの反転信号ＡｉＢと同じ論理値を有する。セ
レクタ３は、選択端子の入力がローレベル（論理値
“０”）のとき反転信号ＡｉＢを選択して出力し、選択
端子の入力がハイレベル（論理値“１”）のときアドレ
スビットＡｉを選択して出力する。したがって、論理値
“１”の破壊信号Ｖｇ（＝ＡｉＢ）によってアンチヒュ
ーズ１が破壊されているとき、セレクタ３の選択端子は
論理値“０”にされ、此れによってセレクタ３は対応ア
ドレスビットＡｉの反転信号ＡｉＢを出力する。破壊信
号Ｖｇ（＝ＡｉＢ）が論理値“０”の場合にはアンチヒ
ューズ１は破壊されず、セレクタ３の選択端子は論理値
“１”にされ、此れによってセレクタ３は対応アドレス
ビットＡｉを出力する。換言すれば、アドレスビットＡ
ｉの論理値が、破壊信号Ｖｇ（＝ＡｉＢ）の論理値の反
転論理値に一致すれば、セレクタ３の出力は論理値
“１”にされる。

【００４３】上記図１の1ビットの構成を複数ビット分
用いることにより、複数ビットのアンチヒューズ１に、
救済すべき不良アドレスをプログラムすることができ
る。即ち、救済すべき不良アドレスの各ビットの反転信
号を各ビットの破壊信号Ｖｇとしてアンチヒューズ１の
プログラムを行う。前記アンチヒューズのプログラム処
理を終えたメモリのアクセスアドレスが前記救済すべき
不良アドレスに等しいとき、各ビットのセレクタ３の出
力は全て論理値“１”にされる。プログラムされたメモ
リのアクセスアドレスが前記救済すべき不良アドレスに
対して１ビットでも相異すれば、少なくとも一つのセレ
クタ３の出力は論理値“０”にされる。この状態を図示
を省略する負論理積ゲート（ナンドゲート：ＮＡＮＤ）
で検出する事により、救済すべきアドレスに対するアク
セスを検出できる。これによって、不良ビットに代えて
救済用の冗長ビットを選択したりする。

【００４４】図２には図1のアンチヒューズ回路を構成
する回路素子の断面構造の一例が示される。第１導電型
（例えばｐ型）の半導体基板１０の表面領域に、第２導
電型（例えばｎ型）の深いウエル領域１１が形成され、
該第２導電型の深いウエル領域１１の内部に第１導電型
の浅いウエル領域１３が形成されている。前記第２導電
型の深いウエル領域１１の外部には第１導電型の浅いウ
エル領域１２が形成され、該第１導電型の浅いウエル領
域１２の表面領域に、素子分離領域１４により分離され
た、第２導電型のドレイン領域１８、第２導電型のソー
ス領域１９、ゲート酸化膜１５、及びゲート電極１７か
ら成る選択トランジスタ２が構成されている。前記第１
導電型の浅いウエル領域１３の表面領域には、素子分離
領域１４により分離されて、ゲート容量酸化膜１６、ゲ
ート容量電極１７、及び第１導電型の基板接続拡散層２
０から成るアンチヒューズ１を備える。前記ゲート容量
電極１７は前記選択トランジスタ２の第２導電型のソー
ス領域１９へ接続され、また、前記選択トランジスタ２
の第２導電型のドレイン領域１８には破壊用電圧ＶＤＤ
が印加され、前記第１導電型の基板接続拡散層２０には
前記基板電圧Ｖｂｂ’が印加される。

【００４５】本発明の半導体装置においては、該基板ゲ
ート容量のゲート破壊耐圧をＢＶｇ、該選択トランジス
タのしきい電圧をＶｔｈｓとすると、破壊信号Ｖｇ＞ＶＤＤ＋Ｖｔｈｓの条件付きで、ＶＤＤ＋Ｖｂｂ’＞ＢＶｇに、あるいは、望ましくは｜ＶＤＤ｜〜｜Ｖｂｂ’｜＞ＢＶｇ／２に設定される。

【００４６】上記アンチヒューズ１によれば、従来のヒ
ューズを熔断するためのレーザー光の照射に係わる上述
した問題点が解消できる。すなわち、金属配線層が５層
以上の場合においても照射窓の開口が不要となる。更
に、ヒューズの状態変更は電気的なプログラムで行う
為、その詳細は後述するフリップチップ型半導体集積回
路のようなプロセス方式においても、信頼性を低下され
る問題は何ら発生しない。さらに、０.５μｍプロセス
技術を用いても、基板ゲート容量は３×３μｍ²以下に
レイアウトできることから、レーザ熔断形式に比べてレ
イアウト面積を１／５以下にでき、ヒューズ本数の増加
にも対応可能となる。

【００４７】図３には基板ゲート容量を用いた前記アン
チヒューズの平面レイアウトとして、２本分の前記アン
チヒューズ１のレイアウトが示されている。ｐ型半導体
基板上に、深いｎ型ウエル領域を形成するためのパター
ン２１、浅いｐ型ウエル領域を形成するためのパターン
２２が形成されている。パターン２３はその矩形の外側
に素子分離領域を定義する。パターン２４は選択トラン
ジスタ２のゲート電極１７及びアンチヒューズ１のゲー
ト容量電極１７を定義するための例えばポリシリコン層
から成る。２５はコンタクト穴を形成するためのパター
ン、２６、２７は第１金属配線層を形成するためのパタ
ーンである。３１は選択トランジスタ２のｎ型ドレイン
領域１８、３２はｎ型ソース領域１９、３３はｐ型拡散
層、３４はｐ型基板接続拡散層である。

【００４８】図４から図７には、図２の選択トランジス
タ２及びアンチヒューズ１（基板ゲート容量）の構成を
得る為の各製造工程毎の断面図を示してある。

【００４９】先ず、図４に示されるように、抵抗率１０
Ωｃｍのｐ型シリコン基板上１０上に、深さ０.３μｍ
の溝型素子分離領域１４を形成した後、イオン注入法に
より、加速エネルギ１０００ｋｅＶの燐（Ｐ＋）イオン
をドーズ量１×１０¹³／ｃｍ²注入して深いｎ型ウェル
１１を形成する。そして、加速エネルギ３５０ｋｅＶの
Ｂ＋イオンをドーズ量１×１０¹²／ｃｍ²と加速エネル
ギ１５０ｋｅＶのボロン（Ｂ＋）イオンをドーズ量２×
１０¹²／ｃｍ²、および加速エネルギ５０ｋｅＶのＢＦ₂
＋イオンをドーズ量５×１０¹²／ｃｍ²注入して浅いｐ
型ウェル１２、１３を形成する。その後、温度８５０゜
Ｃの熱酸化法により膜厚７ｎｍの高耐圧系ゲート酸化膜
４１を成長させ、基板ゲート容量が形成される領域のみ
を開口した厚さ１μｍのレジスト膜４２を通常のリソグ
ラフィ法により形成した後、ウエットエッチング法によ
り基板ゲート容量が形成される領域の前記高耐圧系ゲー
ト酸化膜４１を除去する。

【００５０】次に、図５に示すように、前記レジスト膜
４２をアッシング法により除去し、洗浄を行なった後、
温度８５０゜Ｃの熱酸化法により膜厚４．５ｎｍの低耐
圧系ゲート酸化膜１６を成長させ、同時に洗浄と酸化が
追加されて膜厚８ｎｍに増加した高耐圧系ゲート酸化膜
１５を形成する。その後、温度６００゜ＣのＣＶＤ法
（化学気相成長法：Chemical Vapar Deposition）によ
り堆積し、イオン注入法により、加速エネルギ２０ｋｅ
ＶのＰ＋イオンをドーズ量４×１０¹⁵／ｃｍ²注入した
膜厚２００ｎｍのポリシリコン膜からなり、通常のリソ
グラフィ法により加工したゲート電極１７を形成し、加
速エネルギ２０ｋｅＶの砒素（Ａｓ＋）イオンをドーズ
量２×１０¹⁵／ｃｍ²を注入してｎ型ドレイン領域１８
とｎ型ソース領域１９を形成し、更に、加速エネルギ１
０ｋｅＶのＢ＋イオンをドーズ量２×１０¹⁵／ｃｍ²を
注入してｐ型基板接続拡散層２０を形成する。

【００５１】さらに、図６に示されるように、温度７０
０゜ＣのＣＶＤ法により堆積し、エッチバック法によ
り加工した膜厚１００ｎｍの酸化膜からなるサイドスペ
ーサ４３を形成し、基板上及びゲート電極上に膜厚４０
ｎｍのＣｏシリサイド膜４４を成長させた後、温度４
００゜ＣのＣＶＤ法により厚さ１００ｎｍのシリコン
窒化膜４５を堆積する。

【００５２】最後に、図７に示すように、ＣＶＤ法に
より堆積し、ＣＭＰ法（化学的機械的研磨法：Chemical
Mechanical Polishing）により平坦化した膜厚１μｍ
のシリコン酸化膜４６を形成し、所望の位置にコンタク
ト穴を形成し、ＣＶＤ法とエッチバック法により埋め
込んだタングステン（Ｗ）プラグ４７を形成し、膜厚５
００ｎｍのアルミニウム膜をスパッタ法により堆積し、
通常のリソグラフィ法により加工した第１金属配線４８
を形成して主要部の製造を完了する。

【００５３】図８には、アンチヒューズ1の絶縁破壊動
作時における電圧印加条件が例示されている。ｐ型シリ
コン基板１０、選択トランジスタのある浅いｐ型ウエル
領域１２には接地電位０Ｖを印加し、深いｎ型ウエル領
域１１には電源電圧３.３Ｖを印加する。更に、基板ゲ
ート容量の基板電圧Ｖｂｂ’＝−５Ｖとし、選択トラン
ジスタのｎ型ドレイン領域１８へ破壊電圧ＶＤＤ＝５Ｖ
を印加した後、所望の選択トランジスタ２のゲート電極
へ破壊信号Ｖｇ＝６Ｖの電圧パルスを、時間１ｍｓ印加
して、アンチヒューズ１の低耐圧系ゲート酸化膜１６へ
実効的に１０Ｖの電圧を印加する。これによってゲート
絶縁膜１６が破壊され、アンチヒューズ１が絶縁破壊さ
れる。

【００５４】図９は基板ゲート容量である前記アンチヒ
ューズ１の絶縁破壊時における電圧電流特性を示してい
る。基板ゲート容量の平面寸法は素子分離間隔０．２５
μｍ、ゲート幅０．２５μｍであり、Ｖｂｂ’＝０Ｖ
の場合、ゲート破壊耐圧ＢＶｇは９Ｖである。本実施の
形態ではＶｂｂ’＝−５Ｖであるから、ゲート容量電極
側に必要な破壊電圧は３.８Ｖまで低下しており、選択
トランジスタから５Ｖを印加すれば問題なく破壊可能で
ある。また、破壊直後に低耐圧系ゲート酸化膜１６へ流
れる電流値を１ｍＡに制限したが、破壊後のヒューズの
抵抗値は約１０ｋΩと、破壊前に比較して１０桁低下し
ている。これにより、前記選択トランジスタ２の電流駆
動能力は１ｍＡ以上に、また救済判定回路との間に接続
される比較トランジスタ３の電流駆動能力は、破壊後の
ヒューズの抵抗値が約１０ｋΩになることを目安として
設計すればよい。

【００５５】図１０には図１の構成に対して選択トラン
ジスタの保護抵抗とラッチアップ防止抵抗を追加したア
ンチヒューズ回路の例が示される。図１０において前記
選択トランジスタ２はｐチャネル型トランジスタとさ
れ、選択トランジスタ２の保護抵抗５０とラッチアップ
防止抵抗５１が追加されている。図１０の回路において
その動作電源は、Ｖｂｂ’とＶＤＤが明示されている
が、当該明示された電源は他の回路の電源端子と別々に
されている。電源が明示されていない回路の動作電源は
Ｖｃｃ，Ｖｓｓである。破壊信号Ｖｇを形成する回路と
して、モード判定回路５２、救済アドレスラッチ回路５
３、ナンドゲート５４、レベル変換回路５５が設けられ
ている。アンチヒューズ１のプログラムモードがモード
信号５６（又はモード信号５６とアドレス信号の一部）
によってモード判定回路５２に設定されると、モード判
定回路５２は不良ビットのアドレスデータを救済アドレ
スラッチ回路５３にラッチさせ、その後、外部から供給
される絶縁破壊すべきヒューズのアドレスを取込んで、
ビット対応でナンドゲート５４に出力する。アドレスデ
ータはＡ０〜Ａｉとして図示されている。モード判定回
路５２の出力アドレスと救済アドレスラッチ回路の出力
アドレスが共にハイレベルで一致するとき、対応するナ
ンドゲート５４の出力がローレベルにされる。ナンドゲ
ート５４の出力はレベル変換回路５５で電源電圧ＶＤＤ
の振幅に変換され、変換された信号は前記破壊信号Ｖｇ
として選択トランジスタ２のゲート電極に供給される。
前記破壊信号Ｖｇは前記ナンドゲート５４のローレベル
（論理値“０”）出力に応答してローレベルにされ、こ
れによって、破壊電圧ＶＤＤが基板ゲート容量であるア
ンチヒューズ１へ印加されて、そのヒューズ１が絶縁破
壊される。

【００５６】特に制限されないが、アンチヒューズ１の
プログラム後は、電源電圧ＶＤＤをＶｃｃに、基板バイ
アス電圧Ｖｂｂ’を接地電圧Ｖｓｓにしておく。

【００５７】上記より、ヒューズ１が絶縁破壊されると
きの対応アドレスビットＡｉはハイレベル（論理値
“１”）である。この関係は図１の場合と同じである。
図１０において選択トランジスタ２のドレインには図１
と同様にセレクタ３が設けられている。アンチヒューズ
１のプログラム後における通常動作時の救済判定動作は
図１で説明した内容と同じである。すなわち、前記アン
チヒューズ１のプログラム処理を終えたメモリのアクセ
スアドレスが前記救済すべき不良アドレスＡ０〜Ａｉに
等しいとき、各ビットのセレクタ３の出力は全て論理値
“１”にされ、これによって、救済すべきアドレスに対
するアクセスを検出する。

【００５８】図１１には図１０の回路でアンチヒューズ
を絶縁破壊する時の電圧印加条件とアンチヒューズ周り
のデバイス断面構造が例示されている。図１１におい
て、ｐ型シリコン基板６０上に、深いｎ型ウエル領域６
１と、浅いｎ型ウエル領域６２が形成され、深いｎ型ウ
エル領域６１には浅いｐ型ウエル領域６３及び７１が配
置されている。前記浅いｎ型ウエル領域６２内には素子
分離領域６４で分離され、ｐ型ドレイン領域６８、ｐ型
ソース領域６９、ゲート酸化膜６５、及びゲート電極６
７から成る選択トランジスタ２が形成されている。前記
浅いｐ型ウエル領域６３内には基板ゲート容量酸化膜６
６が形成され、ｐ型基板接続拡散層７０、及びゲート電
極６７によって基板ゲート容量すなわちアンチヒューズ
１が構成されている。前記基板ゲート容量のゲート電極
６７と選択トランジスタ２のｐ型ソース領域６９の間
に、前記浅いｐ型ウエル領域７１を用いて、ｐ型抵抗拡
散層７０で接続した保護抵抗５０を形成している。

【００５９】図１１において、ｐ型シリコン基板６０は
接地電位Ｖｓｓ（＝０Ｖ）へ固定され、深いｎ型ウエル
領域６１及び浅いｎ型ウエル領域６２にはＶｎｗ＝ＶＤ
Ｄ＝５Ｖが印加される。アンチヒューズ１のｐ型基板接
続拡散層７０へＶｂｂ’＝−５Ｖを、選択トランジスタ
２のｐ型ドレイン領域６８へ破壊電圧ＶＤＤ＝５Ｖを印
加した後、図１０に示したレベル変換回路５５からの破
壊信号Ｖｇ＝５Ｖがゲート電極６７へ入力される。これ
により、アンチヒューズ１の一方の容量電極にはＶｂ
ｂ’＝−５Ｖ、他方の容量電極にはＶＤＤ＝５Ｖが印加
され、基板ゲート容量酸化膜６６が絶縁破壊される。

【００６０】上記図１１の例では、アンチヒューズ１の
酸化膜４６の膜厚は４．５ｎｍとし、ゲート酸化膜６５
よりも薄く形成し、その絶縁破壊を容易に行えるように
した。通常のＤＲＡＭプロセスで使用されているゲート
酸化膜厚の７ｎｍの場合においても、そのゲート破壊耐
圧が１１Ｖ程度であることから、ゲート酸化膜６５と同
様に、前記アンチヒューズ１の酸化膜６６の厚さを７ｎ
ｍとした場合にも、該アンチヒューズ１のｐ型基板接続
拡散層５０へＶｂｂ’＝−７Ｖを印加すれば、同様の絶
縁破壊動作が可能である。

【００６１】《フリップチップ型ＤＲＡＭ》図１２には
本発明に係る半導体集積回路の別の例であるフリップチ
ップ型のＤＲＡＭ（以下単にフリップチップ型ＤＲＡＭ
とも称する）のＤＲＡＭチップが示される。同図に示さ
れるＤＲＡＭチップ８０においてアンチヒューズ回路は
不良ビットの救済に用いられている。

【００６２】ＤＲＡＭチップ８０は、特に制限されない
が、半導体基板に６４Ｍビットのメモリアレー８２を４
ブロック有し、一対のメモリアレイ８２毎にＸデコーダ
（ロウデコーダ）８３、夫々のメモリブロック８２毎に
Ｙデコーダ（カラムデコーダ）及びメインアンプ８４な
どの周辺回路を有する。各々のメモリアレー８２に対応
して、基板ゲート容量としてのアンチヒューズ１から成
るアンチヒューズ回路８５が設けられ、半導体基板の中
央部にアンチヒューズ回路８５の電源パッド８６，８７
を配置した。その外側には、８０×８０μｍ²のプロー
ブテスト用の金属パッド８８を設け、更に、バンプ電極
への再配置配線（リード配線）を取り出すための４０×
４０μｍ²の金属パッド８９を設けてある。アンチヒュ
ーズ回路８５には、図１、図１０に示されるアンチヒュ
ーズ回路を採用することができる。プログラムモードは
前述と同様に、モード信号等によって設定する。例え
ば、ＤＲＡＭにおけるＷＣＢＲ（ライトイネーブル信号
ＷＥ及びカラム・アドレス・ストロー部信号ＣＡＳをロ
ウ・アドレス・ストローブ信号ＲＡＳのイネーブルに先
立ってイネーブルにする）テストモードとアドレス信号
の一部を用いて、前記プログラムモードに入ればよい。

【００６３】前記電源パッド８６は、アンチヒューズ１
の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）が印加され、通
常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印加され
る電源パッドである。他方の電源パッド８７は、アンチ
ヒューズ（基板ゲート容量）１の破壊時にはその基板電
圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時には接
地電位Ｖｓｓ（＝０Ｖ）に固定される。

【００６４】図１３から図１６は前記ＤＲＡＭチップ８
０を用いてフリップチップ型ＤＲＡＭを得るまでの所要
の工程におけるチップ平面図を示す。

【００６５】先ず、ウェーハ状の図１２のＤＲＡＭチッ
プ上に、図１３に例示される再配置配線（リード配線）
９０をパターンニングする。すなわち、図１２のＤＲＡ
Ｍチップ８０上には、第３層アルミニウム配線が形成
し、その上部に膜厚０．５μｍの酸化膜と膜厚１μｍの
プラズマ窒化膜からなるパッシベーション膜を堆積す
る。その上部に膜厚１０μｍの感光性高分子膜を塗布
し、８６、８７、８８、８９で示されるボンディングパ
ッド部の位置に対応させて開口を形成し、第３層アルミ
ニウム配線までを露出させる。その後、膜厚１μｍの銅
をスパッタ法により堆積して、図１３に示されるよう
に、ＤＲＡＭチップ上に再配置配線９０をパターンニン
グする。

【００６６】次に、図１４に示すように、上記再配置配
線９０上に膜厚３μｍの樹脂を塗布し、半田バンプ電極
が配置される領域と、プローブ検査用のプローブを接触
する領域のみにパッド開口穴９１を形成する。

【００６７】更に、膜厚０．３μｍのＣｒ膜をスパッタ
法により堆積し、パターンニングして、図１５に示すよ
うに、半田バンプ電極のバリア層（下地金属層）９２を
形成する。このバリア層９２は、半田バンプ電極に含ま
れる錫（Ｓｎ）が銅（Ｃｕ）と反応して金属間化合物を
生成するのを阻止するバリア層として機能する。９０，
９０ａはパッド開口穴９１から露出された再配置配線で
あり、前述の通りプローブ検査用の検査パッドとして利
用される。特に９０ａは、アンチヒューズ１をプログラ
ムするための電圧ＶＤＤ，Ｖｂｂ’の供給に用いられる
ことになる。

【００６８】最後に、図１６に示すように、前記バリア
層９２の上に、例えば直径２００μｍの半田バンプ電極
９３，９３ａを形成して、フリップチップ型ＤＲＡＭの
ウェーハ工程を完了する。半田バンプ電極９３ａは、ア
ンチヒューズ１のプログラム用電圧ＶＤＤ，Ｖｂｂ’の
印加端子を、電源電圧Ｖｃｃ、接地電圧Ｖｓｓに強制す
るための電極である。この後、プローブテストと基板ゲ
ート容量（アンチヒューズ）１の破壊による救済及び選
別テストが実施され、最後に、ウェーハからチップの切
り出しが行われる。切り出されたフリップチップ型ＤＲ
ＡＭは、実装配線基板上にフェースダウンボンディング
され、充填剤の注入と硬化が行われて、製品が完成す
る。基板実装されるとき、前記一対の半田バンプ電極は
９３ａは電源電圧Ｖｃｃ、接地電圧Ｖｓｓの電源配線に
接続される。

【００６９】図１７には前記フリップチップ型ＤＲＡＭ
におけるアンチヒューズ回路８５の主要部の縦断面が示
されている。ｐ型シリコン基板１０上に、深いｎ型ウェ
ル領域１１が形成され、この深いｎ型ウェル領域１１の
内部に浅いｐ型ウェル領域１３が形成されている。ま
た、前記深いｎ型ウェル領域１１の隣には、浅いｐ型ウ
ェル領域１２が形成され、該浅いｐ型ウェル領域１２の
表面領域には、素子分離領域１４により分離され、ＤＲ
ＡＭメモリセルのセルトランジスタに使用されているｎ
型低濃度ソース・ドレイン領域９５、ｎ型ドレイン領域
１８、ｎ型ソース領域１９、ゲート酸化膜１５、及びゲ
ート電極１７から成る選択トランジスタ２を備える。前
記該浅いｐ型ウエル領域１３の表面領域には素子分離領
域４により分離され、ゲート容量酸化膜１６、ゲート容
量電極１７、及びｐ型基板接続拡散層２０から成るアン
チヒューズ１を備え、該ゲート容量電極１７は該選択ト
ランジスタ２のｎ型ソース領域１９へ接続されている。
選択トランジスタ２へｎ型低濃度ソース・ドレイン領域
９５を設けたことにより、ソース・ドレイン耐圧を７Ｖ
から１０Ｖへ改善することができ、トランジスタの信頼
度を向上できる。

【００７０】《フリップチップ型システムＬＳＩ》図１
８には本発明の半導体集積回路の第３の例に係るフリッ
プチップ型システムＬＳＩの機能ブロック図が示され
る。同図に示されるシステムＬＳＩ１０１は、特に制限
されないが、半導体基板１００の周縁にはプローブテス
ト用の金属パッドや、バンプ電極への再配置配線（リー
ド配線）を取り出すための金属パッドなどのパッド１０
２が多数配置されている。前記パッド１０２の領域の内
側に、外部入出力回路１０３、アナログ入出力回路１０
４が設けられている。外部入出力回路１０３及びアナロ
グ入出力回路１０４は３．３Ｖのような相対的にレベル
の高い外部電源を動作電源とする。レベルシフタ１０５
は前記外部電源を１．８Ｖのような内部電源電圧に降圧
する。レベルシフタ１０５の内側には、ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）１０６、中央
処理装置（ＣＰＵ）１０７、キャッシュメモリ（ＣＡＣ
Ｈ）１０８、ロジック回路（ＬＯＧ）１０９、フェーズ
・ロックド・ループ回路（ＰＬＬ）１１０、アナログ・
ディジタル変換回路（ＡＤＣ）１１１、及びディジタル
・アナログ変換回路（ＤＡＣ）１１２を有する。１１３
はアンチヒューズ回路であり、ＤＲＡＭ１０６の欠陥救
済に利用される。前記ＤＲＡＭ１０６、ＣＰＵ１０７、
ＬＯＧ１０９、ＣＡＣＨ１０８はレベルシフタ１０５か
ら供給される１．８Ｖのような内部電源電圧を動作電源
として動作される。但し、ＤＲＡＭ１０６は内部電源電
圧を昇圧してワード線選択レベルを形成し、ワードドラ
イバなどの動作電源に用いる。

【００７１】図１８において、参照符号１１４，１１５
で示されるものは前記アンチヒューズ回路１１３に専用
化された電源パッドである。電源パッド１１４は、アン
チヒューズ１の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）
が、通常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印
加される電源パッドである。他方の電源パッド１１５
は、アンチヒューズ（基板ゲート容量）１の破壊時には
基板電圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時
には接地電位Ｖｓｓ（＝０Ｖ）に固定される。

【００７２】図１９には図１８におけるアンチヒューズ
回路とロジック回路及び外部入出力回路のデバイス構造
の縦断面が例示されている。

【００７３】抵抗率１０Ωｃｍのｐ型シリコン基板１２
０上に、深さ２μｍの深いｎ型ウェル領域１２１、深さ
１μｍの浅いｎ型ウェル領域１２４、深さ０．８μｍの
浅いｐ型ウェル領域１２２及び１２３が配置されてい
る。前記浅いｐ型ウェル領域１２３内には、膜厚４ｎｍ
の薄いゲート酸化膜１２７、ｐ型基板接続拡散層１３
０、及び膜厚０．２μｍのｎ型ポリシリコン膜からなる
ゲート長０．３μｍのゲート電極１２８から基板ゲート
容量（アンチヒューズ）１が構成されている。前記浅い
ｎ型ウェル領域１２４内には膜厚０．３μｍの素子分離
領域１２５で分離され、ｐ型ドレイン領域１３５、ｐ型
ソース領域１３４、膜厚８ｎｍの厚いゲート酸化膜１２
６、及び膜厚０．２μｍのｐ型ポリシリコン膜からなる
ゲート長１μｍのゲート電極１２９によって選択トラン
ジスタ２が形成されている。前記基板ゲート容量１のゲ
ート電極１２８と選択トランジスタ２のｐ型ソース領域
１３４はタングステン（W）を埋め込んだコンタクトプ
ラグ１４２と第１層金属配線１４３で接続されている。

【００７４】前記浅いｐ型ウエル領域１２２内には、素
子分離領域１２５で分離され、ｎ型ドレイン領域１３
７、ｎ型ソース領域１３６、膜厚４ｎｍの薄いゲート酸
化膜１２７、及び膜厚０．２μｍのｎ型ポリシリコン膜
からなるゲート長０．２μｍのゲート電極１３０によっ
て、電源電圧１．８Ｖ動作のｎチャネル型トランジスタ
４が形成されている。

【００７５】また、前記浅いｐ型ウエル領域１２２内に
は、素子分離領域１２５で分離され、ｎ型ドレイン領域
１３９、ｎ型ソース領域１３８、膜厚８ｎｍの厚いゲー
ト酸化膜１２６、及び膜厚０．２μｍのｎ型ポリシリコ
ン膜からなるゲート長０．４μｍのゲート電極１３１に
よって、電源電圧３．３Ｖ動作のｎチャネル型トランジ
スタ５が形成されている。

【００７６】前記トランジスタ４，５の上部に自己整合
コンタクト形成のため、ＣＶＤ法により堆積した膜厚１
００ｎｍのシリコン窒化膜１４０を配置し、ＣＭＰ法に
より平坦化された膜厚１μｍのコンタクト層間膜１４１
の所望の位置に設けられたコンタクトプラグ１４２と膜
厚０．５μｍのアルミニウム膜からなる第１金属配線１
４３、ＣＭＰ法により平坦化された膜厚１μｍの第１
層間膜１４４の所望の位置に設けられた第１層間プラグ
１４５と膜厚０．５μｍのアルミニウム膜からなる第２
層金属配線１４６、ＣＭＰ法により平坦化された膜厚
１μｍの第２層間膜１４７の所望の位置に設けられた第
２層間プラグ１４８と膜厚０．５μｍのアルミニウム膜
からなる第３層金属配線１４９、膜厚０．８μｍの第３
層間膜１５０の所望の位置に設けられた第３層間プラグ
１５１と膜厚１μｍのアルミニウム膜からなる第４層金
属配線１５２、膜厚０．８μｍの第４層間膜１５３、そ
して、膜厚１μｍのアルミニウム膜からなる第５層金属
配線１５４が配置されている。

【００７７】前記システムＬＳＩ１０１は、前述のよう
に、ＭＩＳトランジスタのゲート酸化膜厚は2種類に分
類される。ＭＩＳトランジスタの動作電圧に対してある
程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保
する必要がある回路、例えば、外部入出力回路１０３、
アナログ入出力回路１０４、ＤＲＡＭ１０６、ＡＤＣ１
１１及びＤＡＣ１１２は、特に制限されないが、０．２
μｍプロセス技術を用いた場合、ゲート長０．４μｍで
ゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。
これに対して、降圧された比較的低い内部電圧を動作電
源とする回路、即ち、ロジック回路１０９、キャッシュ
メモリ１０８、ＣＰＵ１０７は、ゲート長０．２μｍで
ゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成され
る。レベルシフト回路１０５は、特に制限されないが、
双方のゲート酸化膜厚のＭＩＳトランジスタを有してい
る。前記アンチヒューズ１は４ｎｍのゲート酸化膜が利
用され、絶縁破壊のために過渡にレベルの高い電圧を利
用しなくても済むように考慮されている。

【００７８】《ＤＲＡＭの救済回路》前記図１８のシス
テムＬＳＩにおけるＤＲＡＭの不良ビット救済の為の具
体的な回路構成の一例を説明する。

【００７９】図２０には前記ＤＲＡＭ１０６の一例が示
される。前記ＤＲＡＭ１０６はＣＰＵ１０７のワーク
メモリ又はメインメモリとして利用されるところの比較
的大容量のリードライト可能なメモリである。前記ＤＲ
ＡＭ１０６は、システムの大規模化に応じて例えば数ギ
ガ・ビットのような大容量を有する。ＤＲＡＭ１０６の
メモリセルアレイ１０６ＭＡは、正規のワード線ＷＬｄ
＿０〜ＷＬｄ＿Ｎｄの他に冗長ワード線ＷＬｄＲを有す
る。正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規
のダイナミック型メモリセルの選択端子が結合され、冗
長ワード線ＷＬｄＲには冗長用のダイナミック型メモリ
セルの選択端子が結合されている。メモリセルのデータ
入出力端子はビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄに結合
されている。特に図示はしないが、ビット線ＢＬｄ＿０
〜ＢＬｄ＿Ｍｄはセンスアンプを中心に折り返された折
り返しビット線構造を有している。前記ビット線ＢＬｄ
＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳｄ＿
Ｍｄを介してコモンデータ線１０６ＣＤに共通接続され
る。

【００８０】前記ワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄと
冗長ワード線ＷＬｄＲはＸデコーダ１０６ＸＤによって
一本が選択される。ＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍ
ｄはＹデコーダ１０６ＹＤのデコード出力によって一つ
がオン状態にされる。図２０において、メモリセルアレ
イ１０６ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄ
は紙面の表裏方向にＮ組設けられていると理解された
い。したがって、Ｘデコーダ１０６ＸＤ及びＹデコーダ
１０６ＹＤによる選択動作が行われると、コモンデータ
線１０６ＣＤにはＮビット単位でデータの入出力が行な
われることになる。書き込みデータはデータバスＤＢＵ
Ｓからデータバッファ１０６ＤＢに供給され、入力デー
タに従ってメインアンプ１０６ＭＡがコモンデータ線１
０６ＣＤを介してビット線をドライブする。データ読み
出し動作ではビット線からコモンデータ線１０６ＣＤに
伝達された読み出しデータをメインアンプ１０６ＭＡで
増幅し、これをデータバッファ１０６ＤＢからデータバ
スＤＢＵＳに出力する。

【００８１】正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄ
の内のどのワード線を冗長ワード線ＷＬｄＲの選択に置
き換えるかは、救済アドレス記憶回路１６０に格納され
ている救済情報によって決定される。詳細は後述するが
救済アドレス記憶回路１６０は救済アドレスの記憶に必
要なビット数分の前記アンチヒューズ回路１１３を有す
る。

【００８２】前記救済アドレス記憶回路１６０に格納さ
れている救済情報は、アドレス比較回路１６１に供給さ
れる。前記救済アドレス記憶回路１６０から出力される
救済情報が有効であるとき、その救済情報はアドレス比
較回路１６１によって前記アドレスバッファ１０６ＡＢ
からのロウアドレス信号と比較される。比較結果が一致
のとき、検出信号ＨＩＴＢが論理値“０”（ローレベ
ル）にされ、それ以外は論理値“１”（ハイレベル）に
される。前記Ｘデコーダ１０６ＸＤ及びＹデコーダ１０
６ＹＤは、アドレスバスＡＢＵＳのアドレス信号がアド
レスバッファ１０６ＡＢを介して供給され、供給された
アドレス信号をデコードする。特にＸデコーダ１０６Ｘ
Ｄは、アドレス比較回路１６１から供給される検出信号
ＨＩＴＢが不一致を意味する論理値“１”のときはアド
レスバッファ１０６ＡＢからのロウアドレス信号をデコ
ードするが、検出信号ＨＩＴＢが一致を意味する論理値
“０”のときにはアドレスバッファ１０６ＡＢからのロ
ウアドレス信号のデコードが禁止され、代わりに冗長ワ
ード線ＷＬｄＲを選択する。これにより、不良のワード
線に係るメモリアクセスは冗長ワード線ＷＬｄＲに係る
冗長用のメモリセルの選択動作に代えられる。

【００８３】ＤＲＡＭ１０６の内部タイミング制御はタ
イミングコントローラ１０６ＴＣが行う。タイミングコ
ントローラ１０６ＴＣにはコントロールバスＣＢＵＳを
介してＣＰＵ１０７からリード信号及びライト信号等の
ストローブ信号が供給されると共に、アドレスバスＡＢ
ＵＳからメモリ選択信号とみなされる複数ビットのアド
レス信号が供給される。タイミングコントローラ１０６
ＣＴによってＤＲＡＭ１０６の動作選択が検出される
と、Ｘデコーダ１０６ＸＤ等の回路が活性化され、リー
ド信号によって読み出し動作が指示されているときは、
メモリセルアレイ１０６ＭＡで選択されたメモリセルの
記憶情報がメインアンプ１０６ＭＡやデータバッファ１
０６ＤＢを介してデータバスＤＢＵＳに出力され、ライ
ト信号によって書き込み動作が指示されているときは、
メモリセルアレイ１０６ＭＡで選択されたメモリセル
に、データバッファ１０６ＤＢ及びメインアンプ１０６
ＭＡを介して入力されたデータが書き込まれる。

【００８４】図２１には救済アドレス記憶回路１６０に
用いられる１ビット分の前記アンチヒューズ回路１１３
の一例が示される。アンチヒューズ回路１１３は検出部
１１３Ａとアンチヒューズ設定部１１３Ｂとを有する。
前記基板ゲート容量のようなアンチヒューズ１の一方の
容量電極は前記電源パッド１１５に接続する端子ＣＧＮ
Ｄに、他方の容量電極はｐチャネル型トランジスタＴ５
を介してノードＶＳＥＮに結合される。端子ＣＧＮＤに
は、アンチヒューズ１の絶縁破壊時に−５Ｖ、通常動作
時は０Ｖが印加される。前記トランジスタＴ５のゲート
は接地電圧ＶＳＳに結合され、アンチヒューズ１の絶縁
破壊動作時に端子ＣＧＮＤに印加される負電圧がノード
ＶＳＥＮ側に伝達されるのを阻止する。

【００８５】前記ノードＶＳＥＮには、ｐチャネル型ト
ランジスタＴ６を介して前記電圧ＶＤＤが印加され、ま
た、ｐチャネル型トランジスタＴ７、Ｔ８の直列回路を
介して前記電圧ＶＤＤが印加される。トランジスタＴ６
はリセット信号ＲＳＴＢのローレベル（リセット指示レ
ベル）によってオン動作され、トランジスタＴ７はアン
チヒューズ１の選択信号ＡｉＢのローレベル（選択レベ
ル）によってオン動作される。前記トランジスタＴ８は
検出部１１３Ａの検出信号ＦＡｉが帰還されてスイッチ
制御される。

【００８６】前記検出部１１３Aは、前記ノードＶＳＥ
Ｎにｐチャネル型トランジスタＴ４，Ｔ３が直列接続さ
れ、前記トランジスタＴ３は、並列形態に接続された一
対のｐチャネル型トランジスタＴ１，Ｔ２を介して端子
ＶＤＣに接続されている。この端子ＶＤＣは前記電源パ
ッド１１４に接続されている。前記トランジスタＴ１の
ゲート電極にはＤＲＡＭのアクセス動作時にハイレベル
にされる内部制御信号が供給され、前記トランジスタＴ
２のゲート電極はインバータＩＮＶ１を介して前記トラ
ンジスタＴ３のドレインに帰還結合されている。

【００８７】前記トランジスタＴ４はｎチャネル型トラ
ンジスタであってもいが、その駆動能力（Ｗ／Ｌｇ）を
トランジスタＴ３より大とし、前記インバータＩＮＶ１
の入力レベルを調節する。

【００８８】図２１のアンチヒューズ１を絶縁破壊する
場合、前記端子ＶＤＣは５Ｖのような破壊電圧ＶＤＤ、
端子ＣＧＮＤは−５Ｖのような負の基板バイアス電圧Ｖ
ｂｂ’にされる。動作の最初にリセット信号ＲＳＴＢが
一旦ローレベルにされ、ノードＶＳＥＮが電圧ＶＤＤに
初期化される。そして、前記信号ＴＲＡＳはハイレベ
ル、前記信号ＡｉＢはローレベルにされ、これによっ
て、最初、インバータＩＮＶ１の出力はローレベルにさ
れる。この状態で、ノードＶＳＥＮには、トランジスタ
Ｔ７，Ｔ８を介して破壊電圧ＶＤＤが供給さて、アンチ
ヒューズ１の一つの容量電極には大凡１０Ｖの電位差が
形成され、絶縁破壊される。絶縁破壊されたアンチヒュ
ーズ１は高抵抗状態から低抵抗状態に変化され、ノード
ＶＳＥＮの電圧は低くされる。これをインバータＩＮＶ
１が検出し、トランジスタＴ８をカットオフして、アン
チヒューズ１に対する高圧印加状態が自動停止される。

【００８９】ＤＲＡＭのアクセス動作では、端子ＶＤＣ
は３．３Ｖ、端子ＣＧＮＤは０Ｖにされ、前記信号ＲＳ
ＴＢ，ＡｉＢは共にハイレベルを保ち、これに代えて、
前記信号ＴＲＡＳがローレベルにされる。アンチヒュー
ズ１が絶縁破壊されていれば検出信号ＦＡｉはハイレベ
ルにされ、アンチヒューズ１が絶縁破壊されていなけれ
ば検出信号ＦＡｉはローレベルにされる。

【００９０】図２２には前記アンチヒューズ回路１１３
を用いた救済アドレス記憶回路１６０の一例として、一
つの救済アドレスを記憶する回路構成が例示されてい
る。アンチヒューズ回路１１３の構成は図示を簡略化し
ている。例えばｎ＋１個のアンチヒューズ回路１１３が
設けられ、夫々のアンチヒューズ回路１１３には、前記
信号ＴＲＡＳ、リセット信号ＲＳＴＢが共通に供給さ
て、各アンチヒューズ１の一方の容量電極は前記端子Ｃ
ＧＮＤに共通に接続されている。また、夫々のアンチヒ
ューズ回路１１３には、ｎ＋１ビットのプログラムアド
レス信号Ａ０Ｂ〜ＡｎＢがビット対応で個別に供給さ
れ、ｎ＋１ビットの信号ＦＡ０〜ＦＡｎをビット対応で
出力する。プログラムアドレス信号Ａ０Ｂ〜ＡｎＢの各
ビットは前記選択信号ＡｉＢに対応される。このプログ
ラムアドレス信号Ａ０Ｂ〜ＡｎＢは、救済すべきアドレ
ス（不良アドレス）を示すアドレス信号Ａ０〜Ａｎの各
ビットのレベル反転信号になっている。プログラムアド
レス信号は、アンチヒューズ回路１１３のプログラムモ
ードにおいて外部アドレス入力端子から供給される。

【００９１】図２２においてｎチャネル型トランジスタ
Ｔ９，Ｔ１０及びｐチャネル型トランジスタＴ１１から
成る回路は、多数のアンチヒューズ回路１１３に共通な
端子ＣＧＮＤにヒューズプログラム時は外部より負電圧
（例えば−５Ｖ）を印加可能とし、通常動作時は端子Ｃ
ＧＮＤの接続ラインに自ら接地電圧ＶＳＳを印加する回
路である。すなわち、トランジスタＴ１１は、トランジ
スタＴ９を通常オン状態にしておくための電圧ＶＤＤレ
ベルをトランジスタＴ９のゲート電極に印加するための
ＭＩＳトランジスタである。トランジスタＴ１１は、Ｌ
ｇ（ゲート長）が大きく、内部抵抗の大きなＭＩＳトラ
ンジスタである。端子ＣＧＮＤが負に下がるとトランジ
スタＴ１０がオン状態にされ、トランジスタＴ９のゲー
ト電圧を端子ＣＧＮＤの負電圧に近い負の電圧とし、ト
ランジスタＴ９をオフ状態にする。これにより、通常動
作時はトランジスタＴ９のオン状態によって端子ＣＧＮ
Ｄの電源ラインに接地電圧ＶＳＳを供給し、アンチヒュ
ーズ１のプログラム時は接地電圧ＶＳＳから端子ＣＧＮ
Ｄの負電圧への電流の逆流を防ぐ。

【００９２】図２１及び図２２の回路に従えば、アンチ
ヒューズ１のプログラム動作において、プログラムアド
レス信号Ａ０Ｂ〜ＡｎＢのうち、ローレベルのビットに
対応するアンチヒューズ回路１１３のアンチヒューズ１
が絶縁破壊される。このプログラム状態に応答して出力
される信号ＦＡ０〜ＦＡｎは、目的とする救済すべきア
ドレス信号になる。

【００９３】図２３はアンチヒューズ１を絶縁破壊する
ときのタイミングチャート、図２４は検出信号ＦＡｉを
読み出す動作のタイミングチャートである。

【００９４】図２３において、アンチヒューズ１の絶縁
破壊は、アドレス指定信号ＡｉＢのローレベルによって
選択され、ノードＶＳＥＮに電圧ＶＤＤが印加され、端
子ＣＧＮＤに負電圧が印加されて、行なわれる。トラン
ジスタＴ５はｐチャネル型のＭＩＳトランジスタなの
で、ノードＶＳＥＮの電圧ＶＤＤのレベルをレベル損失
なしにアンチヒューズ１の上側端子（ノードＶＳＥＮ）
に印加することができる。プログラムアドレス信号Ａｉ
Ｂがハイレベルにされるプログラム非選択アンチヒュー
ズ１では、ＶＤＤからＶＳＥＮを介してＣＧＮＤに至る
電流パスがないため、アンチヒューズ１は破壊されな
い。アンチヒューズ１が破壊されると、ショート状態な
どの低抵抗状態となり、アンチヒューズ１の上側端子ま
で負となるが、トランジスタＴ５によりノードＶＳＥＮ
は、ＶＳＳ（接地電圧）＋Ｖｔｈｐ（ｐチャネル型ＭＩ
Ｓトランジスタの閾値電圧）以下には下がらない。トラ
ンジスタＴ４はｐチャネル型ＭＩＳトランジスタであっ
ても、ｎチャネル型ＭＩＳトランジスタでもよいが、ノ
ードＶＳＥＮのレベル低下をインバータＩＮＶ１の入力
に伝えて検出信号ＦＡｉをローレベルからハイレベルに
変化させることができればよい。したがってＶＤＤから
ＶＳＥＮを介してＣＧＮＤに至る電流パスがなくなり、
まだ破壊されていない別のアンチヒューズ１の破壊に向
かう。ここでトランジスタＴ５には端子ＣＧＮＤの負電
圧がゲート・ソース間やソース・ＮＷＥＬＬ（ｎ型ウェ
ル領域）間にかかるが、接地電圧ＶＳＳを基準とした絶
対値電圧は、正側高電圧だけを用いる場合に比べて、小
さくて済むから、トランジスタＴ５のｐｎ接合が破壊さ
れることはない。

【００９５】アンチヒューズ１の読み出しは、信号Ａｉ
Ｂがハイレベル、信号ＴＲＡＳがローレベルにされるこ
とにより行なわれる。アンチヒューズ１が破壊されてい
るときの読み出しでは、電圧ＶＤＤからトランジスタＴ
１，Ｔ３，Ｔ４，Ｔ５とアンチヒューズ１を経て端子Ｃ
ＧＮＤ（＝０Ｖ）に電流が流れ、ノードＶＳＥＮがロー
レベルになり、インバータＩＮＶ１から出力される信号
ＦＡｉがハイレベルとなる。一方、非破壊状態のアンチ
ヒューズ１に対する読み出しでは、ノードＶＳＥＮは電
圧ＶＤＤより下がらず、検出信号ＦＡｉはハイレベルを
維持する。トランジスタＴ４はｐチャネル型ＭＩＳトラ
ンジスタであってもｎチャネル型ＭＩＳトランジスタで
あってもよいが、その駆動能力をトランジスタＴ３より
も大きくし、ノードＶＳＥＮのレベルによりインバータ
ＩＮＶ１の入力を確実に決定できるようにする。トラン
ジスタＴ４は検出部１１３Ａとヒューズ設定部１１３Ｂ
の動作分離用に設けられており、検出信号ＦＡｉを用い
る後段の回路構成によっては削除することも可能であ
る。

【００９６】図２５には図２２におけるトランジスタＴ
５，アンチヒューズ１及びトランジスタＴ９のデバイス
断面が例示されている。

【００９７】図２５において、１７０はｐ型半導体基板
（Ｐ−Ｓｕｂ（ＶＳＳ））、１７１は深いｎ型ウェル領
域（ＤＷ（ＶＤＤ））、１７２，１７３は浅いｎ型ウェ
ル領域（ＮＷ（ＶＳＳ））、１７４、１７５は浅いｐ型
ウェル領域（ＰＷ）である。

【００９８】図２５の構造では深いｎ型ウェル領域１７
１によるトリプルウェル構造を用いてアンチヒューズ１
のｐ型ウェル領域１７４を負電位に引き下げることがで
きる。ｎチャネル型ＭＩＳトランジスタＴ９も同じｐ型
ウェル領域１７１に形成されている。トリプルウェル構
造は、本来メモリアレーと周辺回路のｎチャネル型ＭＩ
Ｓトランジスタのウェル電圧とを夫々独立に最適な電圧
に設定できるようにすると共に、メモリアレーの耐ノイ
ズ性を高めるために、ＤＲＡＭで多用される構造であ
る。通常の周辺回路用のｎチャネル型ＭＩＳトランジス
タは半導体基板１７０上のｐ型ウェル領域１７５に設
け、そのウェル電位を接地電圧ＶＳＳとしている。

【００９９】図２５においてアンチヒューズ１の絶縁膜
は薄くしてあるが、アンチヒューズ１を破壊しやすくす
るため米国特許第５３２４６８１号公報の記載と同様の
ＤＲＡＭメモリセル構造を採用してもよい。特にタンタ
ルオキサイド（Ｔａ₂Ｏ₅）を用いた場合は耐圧が非対称
であり、端子ＣＧＮＤに負電圧を加えた方が耐圧が低
く、図２１の構成には好都合である。またアンチヒュー
ズ１にはメモリセルを用いる以外に、２種類の膜厚（例
えばｔＯＸ＝４ｎｍあるいは８ｎｍ）のゲートプロセス
で薄い方のゲート酸化膜をゲート酸化膜として用いるこ
とができる。

【０１００】図２６には前記アドレス比較回路１６１の
一例が示される。アドレス比較回路１６１は、アクセス
アドレス信号Ａ０〜Ａ９の各ビットを、前記検出信号Ｆ
Ａ０〜ＦＡ９の対応ビットの論理値に応じて反転又は非
反転で伝達するセレクタユニット１６２を有する。Ａ
０，ＦＡ０を入力するセレクタユニット１６２は、検出
信号ＦＡ０がハイレベル（アンチヒューズ１の絶縁破壊
状態）のときアドレスビットＡ０の反転レベルを出力
し、検出信号ＦＡ０がローレベル（アンチヒューズ１の
非絶縁破壊状態）のときアドレスビットＡ０の非反転レ
ベルを出力する。その他のセレクタユニット１６２も同
様に構成されている。アンチヒューズ１の破壊は対応す
るプログラムアドレスＡｉＢがローレベルのとき行なわ
れる。この状態において検出信号ＦＡはハイレベルであ
るから、プログラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビット
の反転信号に等しいアクセスアドレス信号Ａ０〜Ａ９が
入力されると、全てのセレクタユニット１６２の出力は
全ビットローレベル（論理値“０”）にされる。プログ
ラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビットの反転信号とア
クセスアドレス信号Ａ０〜Ａ９とが１ビットでも違え
ば、何れかのセレクタユニット１６２の出力はハイレベ
ル（論理値“１”）にされる。この状態を検出する為に
ノアゲート１６３及びナンドゲート１６４が設けられて
いる。１つのノアゲート１６３には救済イネーブル信号
ＦＥＢも供給さる。この救済イネーブル信号ＦＥＢは、
不良ビットの救済が施されている場合にローレベルにさ
れる信号であり、その信号源には、図２１に例示された
ような一つのアンチヒューズ回路が割り当てられる。前
記ナンドゲート１６４から出力される検出信号ＨＩＴＢ
は、アクセスアドレスが不良アドレスに一致するときロ
ーレベル、不一致のときハイレベルにされる。救済の為
のアンチヒューズ１のプログラムは、システムＬＳＩに
プログラムモードを設定して、テスト工程の一環として
行う。前記プログラムモードの設定は、例えばモード端
子を介して行う事が出来る。

【０１０１】図２０の説明ではワード線救済を一例とし
たが、ビット救済、或いは双方の救済を行うようにして
も良い。ここでは不良アドレスをプログラムする為のア
ンチヒューズセットを１組設けた場合を説明したが、複
数のアンチヒューズセットを持てば複数の不良アドレス
に対応できることは言うまでもない。

【０１０２】《アンチヒューズによるモード設定》前記
アンチヒューズ回路を機能設定に用いる例とし、ボンデ
ィングオプションに代えてモード設定を可能にする構成
について説明する。

【０１０３】最初にボンディングオプションの例とし
て、図１２に示すようなＤＲＡＭにおけるバンク数とデ
ータの並列入出力ビット数の選択について説明する。図
２７に示されるボンディングオプションの説明図では、
３個のオプションパッドＢＯＰＩＮ０Ｂ、ＢＯＰＩＮ１
Ｂ、ＢＯＰＩＮ２Ｂをフローティングにするか接地電圧
ＶＳＳに接続するかに応じて、ＤＲＡＭの動作モードが
決定される。オプションパッドＢＯＰＩＮ０Ｂの状態は
入力保護回路及び初段入力回路１７０を経て２バンクイ
ネーブル信号ＢＡＮＫ２Ｂにされる。信号ＢＡＮＫ２Ｂ
はハイレベルによって２バンク（２Ｂａｎｋ）を意味
し、ローレベルによって４バンク（４Ｂａｎｋ）を意味
する。入力保護回路及び初段入力回路１７０は図２８に
例示される通りであり、入力ＢＯＰＩＮｉＢがローレベ
ル（接地電圧）であれば出力ＢＯｉＢもローレベル、入
力ＢＯＰＩＮｉＢがフローティングであれば出力ＢＯｉ
Ｂはハイレベルにされる。

【０１０４】オプションパッドＢＯＰＩＮ１Ｂ、ＢＯＰ
ＩＮ２Ｂの状態は入力保護回路及び初段入力回路１７
１，１７２を経てボンディングオプション判定回路１７
３に供給され、入力の状態に応じて、データの並列入出
力ビット数を示す信号ＢＰＸ４、ＢＰＸ８，ＢＰＸ１６
の状態が決定される。入力保護回路及び初段入力回路１
７１，１７２は図２８に例示された論路を有する。ボン
ディングオプション判定回路１７３は図２９の論理構成
を有する。この論理に依れば、入力ＢＯ１Ｂがハイレベ
ルであれば入力ＢＯ２Ｂとは無関係に信号ＢＰＸ８がハ
イレベルにされ、入力ＢＯ１Ｂがローレベルであれば入
力ＢＯ１Ｂとは無関係に信号ＢＰＸ８及びＢＰＸ１６が
ハイレベルにされる。

【０１０５】上記ボンディングオプションで設定可能な
動作モードを整理すると、図３０の通りである。このよ
うに、ＤＲＡＭで３つのオプションパッドの状態に従っ
て、６つのケース、すなわちバンク数２又は４、並列入
出力ビット数４ビット、８ビット又は１６ビットの組合
せが選択可能にされる。このボンディングオプションは
ウェーハ工程完了後の組み立て工程におけるボンディン
グ工程で実施される。このようにして得られた内部信号
ＢＡＮＫ２Ｂ、ＢＰＸ４、ＢＰＸ８、ＢＰＸ１６は図示
を省略する後段回路に送られ、アドレスバッファやプリ
デコーダの制御、メインアンプの制御、出力バッファの
制御などに用いられる。

【０１０６】図３１には前記アンチヒューズ回路を用い
てボンディングオプションと同等の機能選択を可能にす
る構成が例示されている。前記フリップチップ型半導体
集積回路では、チップの組み立て時にボンデング工程が
ないので、上記ボンディングオプション方式で機能選択
を行う事はできない。従来のレーザヒューズも使えな
い。図３１の構成は、それらの点を考慮したものであ
り、アンチヒューズ回路ＡＦ０〜ＡＦ２を適用し、ウェ
ーハプロセスが完了してバンプ電極が形成された後で
も、電気的にアンチヒューズ回路ＡＦ０〜ＡＦ２のプロ
グラム設定で機能選択を行えるようにしたものである。
図３１に示されるアンチヒューズ回路ＡＦ０〜ＡＦ２に
は例えば前記図２１のアンチヒューズ回路を利用でき
る。前記アンチヒューズ回路ＡＦ０〜ＡＦ２のプログラ
ムはテストモードで行う。即ち、最初に、アンチヒュー
ズ設定モードに入る。例えばＤＲＡＭにおけるＷＣＢＲ
（ライトイネーブル信号ＷＥ及びカラム・アドレス・ス
トロー部信号ＣＡＳをロウ・アドレス・ストローブ信号
ＲＡＳのイネーブルに先立ってイネーブルにする）テス
トモードとアドレス信号の一部を用いて、テストモード
の1つとしてこの動作モードに入ればよい。前記端子Ｖ
ＤＣに破壊電圧ＶＤＤを印加し、端子ＣＧＮＤに負電圧
Ｖｂｂ’を印加する。絶縁破壊対象ヒューズを指定する
ためのプログラムアドレスは外部アドレス入力端子から
通常のアドレス信号として供給する。前記アンチヒュー
ズＡＦ０〜ＡＦ２によって設定可能な動作モードは図３
２に示される通りであり、設定可能な機能は図３０に対
応する。

【０１０７】尚、ここで説明した機能選択は、ＤＲＡＭ
における並列データ入出力ビット数の構成、バンク数の
切り換えの例であった。その他に、標準のＤＲＡＭにお
いても、ファストページ、ＥＤＯモード（Extended Dat
a Out Page Mode）、スタティックカラムなどの動作モ
ード切り換えがボンディングオプションを用いて行われ
ているが、これらの切り換えも前述と同様に、アンチヒ
ューズプログラミングにより容易に実施することができ
る。

【０１０８】《アンチヒューズによるトリミング》次
に、アンチヒューズを内部電圧のトリミング修正に利用
する場合について説明する。ＤＲＡＭのチップ内で電圧
ＶＰＥＲＩを生成する場合、そのレベルはプロセスばら
つきの影響を受けて変動する。プローブ検査でその電圧
ＶＰＥＲＩを測定し、許容範囲外ならば、それを修正す
る為にトリミング回路が利用される。そのトリミング設
定に、前記アンチヒューズ回路を用いることができる。

【０１０９】図３３にはトリミング設定回路の一例が示
される。３個のアンチヒューズ回路ＡＦ１０〜ＡＦ１２
を有し、各回路から出力される信号は３ビットの相補信
号ＦＴ１，ＦＴＢ１〜ＦＴ３，ＦＴＢ３としてトリミン
グデコーダ１８０に供給される。前記アンチヒューズ回
路ＡＦ１０〜ＡＦ１２には図２１のアンチヒューズ回路
などを利用することができる。ＡｉＢ〜ＡｋＢは３ビッ
トのプログラムアドレス信号を意味する。前記トリミン
グデコーダ１８０はその３ビットの相補信号をデコード
して、８本の選択信号ＴＲＭ０〜ＲＴＭ７の内の１本を
選択レベルにする。デコーダ１８０の論理は図３４に例
示されている。前記選択信号ＴＲＭ０〜ＴＲＭ７は抵抗
分圧回路１８３の分圧電圧の選択信号とされる。即ち、
基準電圧発生回路１８１で生成された基準電圧を複数個
の抵抗Ｒ１の直列回路によって抵抗分圧し、その分圧電
圧をｎチャンネル型の選択ＭＩＳトランジスタＭ１〜Ｍ
７で選択するようになっている。前記選択信号ＴＲＭ０
〜ＴＲＭ７は前記選択ＭＩＳトランジスタＭ０〜Ｍ７の
ゲート制御信号とされる。選択ＭＩＳトランジスタＭ０
〜Ｍ７で選択された電圧は参照電圧ＶＲＥＦとしてオペ
アンプ１８２の反転入力端子に供給される。オペアンプ
１８２の出力は電源端子Ｖｃｃに接続されたｐチャネル
型出力トランジスタＭ８のゲート電極に結合される。前
記出力トランジスタＭ８のドレイン電位が電圧ＶＰＥＲ
Ｉとされ、その分圧電圧がオペアンプ１８２の非反転入
力端子への帰還電圧とされる。前記電圧ＶＰＥＲＩは、
帰還電圧の抵抗分圧状態に応じて、前記参照電圧ＶＲＥ
Ｆの２倍〜数倍のレベルを発生する。前記選択ＭＩＳト
ランジスタＭ１〜Ｍ７の内、図３３の上側のＭＩＳトラ
ンジスタがオン状態にされると、相対的にレベルの高い
参照電圧ＶＲＥＦが得られ、逆に図３３の下側のＭＩＳ
トランジスタがオン状態にされると、相対的にレベルの
低い参照電圧ＶＲＥＦが得られる。通常は、アンチヒュ
ーズ回路ＡＦ１０〜ＡＦ１１のヒューズをまったくプロ
グラムしない状態では選択ＭＩＳトランジスタＭ４を介
して中央のレベルが得られるようにしている。

【０１１０】上記のような電圧レギュレータのトリミン
グ回路はＡＤＣなどの回路にも適用することができる。
また、トリミング回路は、電圧レギュレータに限定され
ず、抵抗素子や容量素子を用いた遅延時間修正のための
回路等にも利用することができる。

【０１１１】《フリップチップ型半導体集積回路の検査
パッド》次に、フリップチップ型半導体集積回路の検査
パッドについて説明する。ここで、フリップチップ型と
は、半導体チップの素子形成面（回路形成面）側を実装
すべき実装基板と対向させて配置し、素子形成面に形成
された電極と実装基板の電極とを互いに接続する実装技
術の形態である。

【０１１２】先ず、ここで一例として挙げるフリップチ
ップ型ＤＲＡＭの平面図を図３５に示す。同図に示され
るように、フリップチップ型ＤＲＡＭ２１０のチップの
中央部には長手方向に沿って多数の検査パッド２０９が
配列され、その外側には多数のバンプ電極２０８がエリ
アアレイ状に配置されている。

【０１１３】図３６は図３５の一部分を拡大し、表面の
絶縁層を除去して再配置配線の引き回しが見えるように
示した平面図である。即ち、検査パッドとバンプ電極と
の接続状態が示されている。前記検査パッド２０９は、
再配置配線２０５を介してバンプ電極２０８に接続され
ているもの２０９ａと、バンプ電極には接続されていな
いもの２０９ｂとに大別される。一方の検査パッド２０
９ａは、図３６には図示されていないボンディングパッ
ド（２０２）のうちの電源供給または信号入出力用ボン
ディングパッド（２０２ａ）に接続され、更に当該ボン
ディングパッド（２０２ａ）から再配置配線２０５が引
き出されてバンプ電極２０８に接続されている。他方の
検査パッド２０９ｂは、フリップチップ型ＤＲＡＭ２１
０の最終使用段階では使用されず且つプローブ検査段階
等で使用する図示されていないボンディングパッド（２
０２ｂ）に接続され、当該ボンディングパッド（２０２
ｂ）はバンプ電極２０8には接続されていない。

【０１１４】図３７〜図４３は図３５のフリップチップ
型ＤＲＡＭの製造方法を示す断面図であり、電源または
信号入出力用ボンディングパッド２０２ａからバンプ電
極２０8までの再配置配線２０５に沿った断面構造と、
プローブ検査専用ボンディングパッド２０２ｂ部分の断
面構造とを、各製造段階を追って示す。

【０１１５】図３７は半導体基板に多数の回路素子が形
成されたＤＲＡＭチップ２０１表面にボンディングパッ
ド２０２（２０２ａ及び２０２ｂ）を形成し、ボンディ
ングパッド２０２の開口部を除いて，保護層２０３で覆
った状態の、ウェーハ断面を示している。これに示され
るものは、従来のワイヤボンディング接続用ウェーハの
完成段階に相当する。

【０１１６】上記ウェーハの表面に、先ず図３８のよう
に下部絶縁層２０４を形成し、そこには、ボンディング
パッド２０２（２０２ａ及び２０２ｂ）の部分を開口さ
せる。

【０１１７】次に図３９のように、ボンディングパッド
２０２ａからバンプ電極を形成すべき位置まで再配置配
線２０５を形成すると同時に、検査専用パッド２０２ｂ
についても再配置配線層２９５を形成する。

【０１１８】そして、図４０に示すように、表面絶縁層
２０６を形成し、再配置配線層２０５、２９５のボンデ
ィングパッド２０２（２０２ａ及び２０２ｂ）直上部及
びバンプ電極の形成部位分を露出させる。

【０１１９】更に図４１に示されるように、バンプ電極
形成部にバンプ電極下地金属２０７を形成すると共に、
ボンディングパッド２０２（２０２ａ及び２０２ｂ）の
上部にもバンプ電極下地金属層２９７を同時に形成す
る。

【０１２０】上記のようにして形成したボンディングパ
ッド２０２（２０２ａ及び２０２ｂ）直上部のバンプ電
極下地金属層２９７が，電源または信号入出力用ボンデ
ィングパッド２０２ａに対応した検査パッド２０９ａ及
び検査専用ボンディングパッド２０２ｂに対応した検査
パッド２０９ｂとなる。

【０１２１】次に図４２に示すように検査パッド２０９
ａ，２０９ｂにプローブ２１１の先端を接触させてプロ
ーブ検査を行い、回路の冗長性を利用した不良品の救済
や機能の選択、そして良品と不良品の選別等を実施す
る。

【０１２２】次に図４３に示すようにバンプ電極下地金
属２０７上に半田でバンプ電極２０８を形成し、完成し
たウェーハを個々のチップに切断分離（ダイシング）す
ることによってフリップチップ型ＤＲＡＭが得られる。

【０１２３】ボンディングパッド２０２若しくはその表
面の材料には通常アルミニウムまたはアルミニウム合金
が使用されるが、半導体素子内部の配線材料の種類によ
っては、銅や他の金属を用いても良い。

【０１２４】保護層２０３の材質はシリコン酸化膜やシ
リコン窒化膜などの無機膜のほか、ポリイミドのような
有機膜、及びこれらの組合せが用いられる。

【０１２５】下部絶縁層２０４の材質は、基板実装後に
半導体装置と実装基板の熱膨張差などによってバンプ電
極２０８に作用する応力（応力・歪み状態）を緩和する
と共に再配置配線２０５のキャパシタンスを低減するた
め、ポリイミドやフッ素系樹脂、各種エラストマ材料の
ような低弾性率（低弾性係数）かつ低誘電率の有機材料
が望ましい。ここで、エラストマ材料としては、シリコ
ン系、アクリル系などのゴム材料や、これらゴム材料を
配合した低弾性率の高分子材料などが挙げられる。

【０１２６】下部絶縁層２０４はワニスのスピンコート
や印刷、あるいはフィルムの貼り付けによって形成す
る。下部絶縁層２０４の厚さは応力及びキャパシタンス
低減の観点から３μｍ程度以上あることが望ましい。た
だし，保護層２０３に有機膜が用いられている場合は，
下部絶縁層２０４をこれより薄くするか、または省略す
ることもできる。

【０１２７】前記再配置配線２０５には例えば，厚さ１
〜５μｍ程度の銅または銅合金の上下に厚さ０．１〜
０．５μｍ程度のクロム、チタン、ニッケル、ニッケル
合金等を積層した３層配線構造を使用する。またアルミ
ニウム及びその合金を使用することもできる。

【０１２８】前記表面絶縁層２０６の材質は、バンプ電
極２０８に作用する応力を緩和するため、ポリイミド、
エポキシ、フッ素樹脂、更には各種エラストマ材料のよ
うな、低弾性率の有機材料が望ましい。

【０１２９】また、前記再配置配線の下側絶縁膜（更な
る絶縁膜）は、バンプ電極にかかる応力吸収のため柔ら
かいものがよく、上側絶縁膜２０６は、保護の観点から
下側絶縁膜２０４よりも比較的硬い材料を選択してもよ
い。具体的には、上側絶縁膜２０６及び下側絶縁膜２０
４は、感光性ポリイミド樹脂膜で形成され、熱処理（キ
ュア）前の溶剤量、分子量、フィラーの含有量などを変
化させることによって、最終的な膜の硬さ（弾性率）を
変化させることが可能である。また、上下絶縁膜を異な
る材料で形成してもよい。この場合、例えば、上側絶縁
膜２０６をエポキシ系樹脂で形成し、下側絶縁膜２０４
をポリイミド系樹脂で形成することが考えられる。

【０１３０】前記バンプ電極下地金属２０７としては、
クロム、ニッケル、ニッケル・タングステン、ニッケル
・銅等の半田バリア性の高い金属を厚さ０．３〜３μｍ
程度形成することが望ましく、さらに半田の濡れ性及び
プローブとの電気的接続性を確保するため、表面に厚さ
０．１μｍ程度の金の薄膜層を形成しておくことが望ま
しい。

【０１３１】前記半田バンプ電極２０８は、半田バンプ
電極下地金属２０７上に半田ペーストを印刷するか、又
は予め一定寸法に成形済みの半田ボールを転写した後、
リフローさせることによって形成することができる。

【０１３２】上記のように電源、信号入出力用ボンディ
ングパッド２０２ａ、プローブ検査用ボンディングパッ
ド２０２ｂの両方の直上部に検査パッド２０９を設ける
ことによって、再配置配線工程後にプローブ検査を実施
することが可能となるので、再配置配線工程前のボンデ
ィングパッド２０２の損傷による接続信頼性の低下を防
止することができる。

【０１３３】また、形成済みの半田バンプ電極２０８に
プローブ２１１を当てないで検査を行うため、半田バン
プ電極２０８の変形が防止できると共に、半田バンプ電
極２０８の曲面への偏心したプローブ当てによるプロー
ブ２１１の損傷も防止することができる。

【０１３４】更に、半田バンプ電極２０８形成前の半田
バンプ下地金属２０７にプローブ２１１を当てる必要も
ないため、半田バンプ下地金属２０７の表面に形成した
金などの半田濡れ性向上のための層や、その下の半田バ
リア金属層を傷付ける虞もなくなり、半田との接続信頼
性低下を防止することができる。

【０１３５】更に、この例によれば、図３６のように検
査パッド２０９が一列に配置されているため、図４２に
示したようにプローブ２１１に安価なカンチレバー方式
のプローブを使用できる上、再配置配線を施さない通常
のワイヤボンディング用ウェーハのボンディングパッド
２０２とここで説明した前記検査パッド２０９とのチッ
プ平面内での位置が同一となるため、通常のワイヤボン
ディング用ウェーハとプローブ２１１を共用化すること
も可能である。

【０１３６】そして、上述のフリップチップ型ＤＲＡＭ
では、ボンディングパッド２０２の投影面積内に検査パ
ッド２０９が入るため、検査パッド２０９の付加による
キャパシタンスの増加がほとんどない。

【０１３７】《検査パッドを用いる機能選択》図４４に
は６４メガビットシンクロナスＤＲＡＭチップにおける
ボンディングパッド数と、このチップを搭載した従来の
ＴＳＯＰ（表面実装パッケージの一種であるThin Small
Out-line Package）型パッケージにおける外部端子数
の内訳例が示される。ＴＳＯＰ型パッケージの外部端子
であるリードとチップのボンディングパッドとは，金の
細線によるワイヤボンディングによって接続する。

【０１３８】信号入出力用ボンディングパッドは、一対
一で全てパッケージの外部端子に接続する。電源用ボン
ディングパッド数はパッケージの外部端子数より多く、
複数のボンディングパッドから同一の外部端子に共通に
ワイヤボンディングする。

【０１３９】機能選択用ボンディングパッドは、ワイヤ
ボンディング時にこれらのボンディングパッドを個別に
電源電圧に接続するか、あるいは非接続とするかによっ
て、同一チップを異なる方式で動作させるためのもので
あり、入出力ビット数（４ビット，８ビットまたは１６
ビット）、バンク数（２バンクまたは４バンク）などを
選択する。

【０１４０】プローブ検査専用ボンディングパッドはプ
ローブ検査時のみに使用して、シンクロナスＤＲＡＭチ
ップ内部の動作状況を観測するためのものであり、パッ
ケージの外部端子には接続しない。

【０１４１】またパッケージ外部端子中には、外形を他
の半導体装置と共通化するなどのため、電気的には必要
ない外部端子も設けられており、チップのボンディング
パッドとは接続されていない。

【０１４２】図４４の端子構成を有するシンクロナスＤ
ＲＡＭのようなチップに再配置配線を施してフリップチ
ップとする場合，フリップチップの完成品に全てのボン
ディングパッドに対応して半田バンプ電極を設けると、
バンプ電極の数が大幅に増加する。このため，限られた
チップ面積内にこれら多数のバンプ電極を配置すると、
バンプ電極の間隔が狭くなり、基板実装時の位置決めが
困難になると共に、高価な基板が必要となる。

【０１４３】図３６で説明したように一部のボンディン
グパッド２０２ｂに対してはバンプ電極を設けずに検査
パッド２０２ｂのみを設けることにより、半田バンプの
数を増加させることなく、再配置配線工程後にプローブ
検査を実施することができる。

【０１４４】再配置配線２０５を施すフリップチップ型
半導体集積回路の場合、機能選択用ボンディングパッド
の接続は次の三つの内の何れかの方法で行うことができ
る。

【０１４５】第１の方法は全ての機能選択用ボンディン
グパッドに対応した半田バンプ電極２０８を設け、フリ
ップチップ型半導体集積回路を実装する基板側の結線で
機能を選択する方法である。この方法は，同一の半導体
集積回路を各仕様で共通に使用できるため品種数が減
り、半導体メーカ側の管理が容易になるとともに、ユー
ザ側で機能を選択できるという利点がある。しかし、バ
ンプ電極数が増大しバンプ間隔の狭小化を招くととも
に、特定機能しか必要としないユーザに対しても基板配
線の追加を要求することになる。

【０１４６】第２の方法は個別の機能毎に再配置配線２
０５の結線パターンを変える方法である。この方法では
機能選択の品種数だけ再配置配線２０５のパターンを準
備する必要がある。また、ウェーハ配線段階で機能が固
定されるため、品種間の需要変化に柔軟に対応しにくい
という問題がある。

【０１４７】第３の方法は、前記アンチヒューズ１のよ
うな電気ヒューズを用いる方式である。この方法では、
機能選択の全ての品種を同一の再配置配線パターンで形
成することができ、しかも半田バンプ電極数の増加を伴
わない。機能選択すなわちアンチヒューズ１の設定は、
プローブ検査同様、バンプ電極下地金属２０７形成後の
ウェーハにプローブを当てることによって行う。アンチ
ヒューズ１の設定に使用する端子は、半田バンプ電極２
０８に接続する信号入出力用及び電源用ボンディングパ
ッド２０２ａと兼用にしても、また、半田バンプ電極２
０８に接続しない検査パッドのような専用パッドとして
も良い。後者の場合には、図２２のトランジスタＴ９〜
Ｔ１１で構成されるような回路が必要である。即ち、図
２２の例に従えば、アンチヒューズのプログラム時に端
子ＣＧＮＤには負電圧Ｖｂｂ’を供給しなければならな
いが、プログラムが済んだ後は、端子ＣＧＮＤをフロー
ティングにしておく事ができ、接地電圧Ｖｓｓに結合し
なくても自動的に接地電圧Ｖｓｓが供給される。

【０１４８】機能選択をアンチヒューズによって行う場
合は、従来のプローブ検査と同時に機能選択を行うこと
も可能となるため、アンチヒューズ設定専用のボンディ
ングパッドは、広義のプローブ検査専用ボンディングパ
ッド２０２ｂとみなすことができ、また、アンチヒュー
ズ設定時にプローブを当てるためのパッドは広義の検査
パッド２０９ａ、２０９ｂとみなすことができる。

【０１４９】図３６で説明したように一部のボンディン
グパッド２０２ｂに対してはバンプ電極を設けずに検査
パッド２０２ｂのみを設け、これを機能選択に用いるこ
とにより、半田バンプの数を増加させることなく、再配
置配線工程後に機能選択を実施することができる。

【０１５０】《再配置配線及び検査パッドのその他の構
造》図４５には再配置配線部分の他の構造が断面図で示
される。図４３の構造では表面絶縁層２０６開口後に半
田バンプ電極下地金属２０７を形成しているのに対し、
図４５の構造では再配置配線２０５上に予め半田バンプ
電極下地金属２０７を形成した後、表面絶縁層２０６を
形成し、ボンディングパッド２０２直上部及び半田バン
プ電極２０８の形成部を開口させる。

【０１５１】この構造によっても、図４３の構造と同様
の効果を得ることができる。特に、図４３の構造では半
田バンプ電極下地金属２０７の輪郭をエッチング加工で
形成するのに必要なマスクが、図４５の構造では不要と
なるため、加工コストを低減することができる。但し、
図４３の構造では、半田バンプ電極２０８付け根外周部
の直下に下部絶縁層２０４と表面絶縁層２０６の両方が
存在しているのに対し、図４５では下部絶縁層２０４の
みとなっている。このため図４３の構造の方が、基板実
装後に半導体装置と実装基板の熱膨張差などによってバ
ンプ電極２０８に作用する応力を緩和する効果に優れて
おり、温度変化の繰り返しや、外力による基板変形の繰
り返しなどに対する半田バンプ電極の接続信頼性が高く
される。

【０１５２】図４６には検査パッドのレイアウト構成の
別の例が示され、その断面構造が図４７に例示される。
検査パッド２０９ａはボンディングパッド２０２ａを挟
んで半田バンプ電極２０８と反対側の表面絶縁層２０６
上に、バンプ電極下地金属層２９７によって形成されて
いる。

【０１５３】プローブ検査専用ボンディングパッド２０
２ｂに対しても、表面絶縁層２０６上の隣接部に、バン
プ電極下地金属層２９７によって検査パッド２０９ｂが
形成されている。

【０１５４】検査パッド２０９ａをボンディングパッド
２０２ａ直上からずらし、バンプ電極下地金属２９７で
形成してあるので、仮にプローブ検査時に検査パッド２
０９ａが損傷しても、ボンディングパッド２０２ａや再
配置配線２０５が露出することはない。したがってボン
ディングパッド２０２ａとバンプ電極下地金属２０７と
の間の電気的接続が水分による腐食などによって切断さ
れる虞はない。ボンディングパッド２０２直上部に検査
パッド２０９を設ける図４３や図４５の構造に比べて、
平坦な検査パッド２０９を得ることができる。

【０１５５】図４６のようにチップ中心線上もしくはそ
の近傍にボンディングパッド２０２を配列し、列の両側
に半田バンプ電極２０８を配置する構造のフリップチッ
プ型半導体集積回路では、ボンディングパッド列の両側
に交互若しくは数個置きに反対側に再配置配線２０５を
引き出すので、検査パッド２０９をボンディングパッド
列の両側に振り分けて配置することにより、ボンディン
グパッド列の直上もしくは同一側に設けるよりも大きな
寸法の検査パッド２０９を設けることができる。

【０１５６】検査パッド２０９は下部絶縁層２０４と表
面絶縁層２０６が積層された上に形成されるため、下部
の半導体回路素子からの距離を大きくすることができ、
検査パッド２０９の付加によるキャパシタンスの増加を
軽減することができる。

【０１５７】さらに下部絶縁層２０４、表面絶縁層２０
６の何れか片方にポリイミドなどの有機絶縁膜を使用す
れば、一般の無機絶縁膜に比べて比誘電率が低いため、
キャパシタンス低減効果が大きくなり、両方に使用すれ
ば最大の効果を得ることができる。

【０１５８】また、検査パッド２０９の下地となる表面
絶縁層２０４にポリイミドなどの有機絶縁膜を使用する
場合、一般の無機絶縁膜に比べて弾性率が比較的低い
（弾性係数が比較的小さい）ため、検査パッド２０９を
クロム、ニッケルなど硬い半田バンプ下地金属２０７で
形成した場合でも、検査パッド２０９の表面が変形しや
すくなる。このため、プローブ２１１先端との接触面積
が大きくなり、電気的接続性が向上する。この効果は有
機絶縁膜を下部絶縁層２０４と表面絶縁層２０６の両方
に使用することにより一層顕著に現れる。

【０１５９】図４８には検査パッドの断面構造の別の例
が示される。図４７との差異は、図４３に対する図４５
の関係同様、バンプ電極下地金属２０７形成のためのマ
スクを省略して、コストを低減可能にした点である。即
ち、図４７の場合は検査パッド２０９ａ表面の半田バン
プ電極下地金属層２９７の下に接して再配置配線層２０
５が存在しているため、プローブ検査時に半田バンプ電
極下地金属層２９７が損傷を受けると、再配置配線層２
０５が露出する可能性がある。そこで、図４７のよう
に、検査パッド２０９ａと半田バンプ電極２０８を互い
にボンディングパッド２０２ａの反対側に配置すること
によって、もし検査パッド２０９ａ部分の再配置配線層
２０５に腐食等が生じても、ボンディングパッド２０２
ａと半田バンプ電極２０８の間の電気的接続には影響し
ないため、高い接続信頼性を得ることができる。

【０１６０】図４８の構造では、検査パッド２０９ａが
下部絶縁層２０４の上に形成されているため、図４７の
実施例に比べればキャパシタンス低減効果は小さい。し
かし，図４７よりも低コストで製造することができ、下
部絶縁層２０４を有機絶縁膜で形成することにより、無
機絶縁膜上に検査パッドを形成する特開平８−２９４５
１号公報記載の技術等に比べて、検査パッド２０９の付
加によるキャパシタンス増大を軽減する効果がある。ま
た、図４８の構成においても、下部絶縁層２０４を有機
絶縁膜で形成することにより、その上に形成する検査パ
ッド２０９の表面が変形しやすくなるため、プローブ２
１１との接触性が向上する。

【０１６１】図４９には検査パッドのレイアウト構成の
別の例が示され、その断面構造が図５０に例示される。
電源または信号入出力用ボンディングパッド２０２ａに
対応した検査パッド２０９ａは、ボンディングパッド２
０２ａと半田バンプ電極下地金属２０７を接続する再配
置配線２０５の途中から分岐した位置の表面絶縁層２０
６上に形成されている。プローブ検査専用ボンディング
パッド２０２ｂに対しては、ボンディングパッド直上部
に検査パッド２０９ｂを設けている。このような位置に
検査パッド２０９ａを設けても、ボンディングパッド２
０２ａ直上に比べて平坦な検査パッドが得られる。キャ
パシタンス低減効果は図４７と同様である。

【０１６２】検査パッド２０９ａは再配置配線２０５か
ら分岐して形成されているため、プローブ検査で検査パ
ッド２０９ａが損傷しても、ボンディングパッド２０２
ａと半田バンプ電極下地金属２０７の間の電気的接続信
頼性には影響しない。

【０１６３】プローブ検査専用ボンディングパッド２０
２ｂについては、半田バンプ電極２０８との接続信頼性
が無関係なため、特に検査パッド２０９ｂの損傷の影響
を考慮する必要はなく、図４９のようにボンディングパ
ッド２０２ｂの直上部や任意の位置に設けておいても問
題はない。表面絶縁層２０６又は表面絶縁層２０６と下
部絶縁層２０４の両方に有機絶縁膜を使用することによ
って検査パッド２０２とプローブ２１１との接触性が向
上することは図４７の構造と同様である。

【０１６４】図５１はプローブ検査専用ボンディングパ
ッド２０２ｂのみに検査パッド２０９ｂを設けた例が示
される。プローブ検査専用ボンディングパッド２０２ｂ
には、当該ボンディングパッド２０２ｂより大きく形成
した検査パッド２０９ｂを設け、電源及び信号入出力用
ボンディングパッド２０２ａについては、半田バンプ電
極２０８形成前の半田バンプ電極下地金属２０７を使用
してプローブ検査を行うものとする。

【０１６５】検査パッド２０９ｂが不可欠で、且つ電気
特性に無関係なプローブ検査専用ボンディングパッド２
０２ｂのみに検査パッド２０９ｂを設けることにより、
他のボンディングパッド、特に信号入出力用配線のキャ
パシタンス増加を防止できる。また、検査パッドの数が
少なくて済み、電気特性にも影響しないため、検査パッ
ド２０９ｂの寸法及び間隔を十分大きくすることが可能
である。

【０１６６】図５２は検査パッド２０９をボンディング
パッド２０２側方の再配置配線２０５からボンディング
パッド２０２の直上部に向かって延在させた例を示す断
面図である。ボンディングパッド２０２の直上部を利用
することによって、キャパシタンスを増加させることな
く，平坦で寸法の大きな検査パッド２０９を形成するこ
とができ、しかも、検査パッド２０９の損傷が電気的接
続信頼性に影響しない。この構造の場合にも、表面絶縁
層２０６を有機絶縁膜で形成することにより、検査パッ
ド２０２とプローブ２１１との接触性が向上する。

【０１６７】《フリップチップ型半導体集積回路の製造
方法》図５３〜図５７にはフリップチップ型半導体集積
回路の製造工程が各段階毎に斜視図で示される。

【０１６８】図５３は従来のワイヤボンディング接続用
ウェーハの完成段階である。すなわち、前記図３７の状
態でのウェーハ２２０の全体を示した図であり、各チッ
プ２１０には夫々前記ボンディングパッド２０２が形成
されている。

【０１６９】フリップチップ型半導体集積回路を製造す
るには、まず、図５４のウェーハ２２０に図３８〜図４
１に例示されるように、下部絶縁層２０４、再配置配線
２０５、表面絶縁層２０６、及びバンプ電極下地金属２
０７などを形成し、図５４に示すようなバンプ電極下地
金属２０７の形成された状態のウェーハ２２０を得る。
図５４の状態は断面では図４１の状態に相当する。

【０１７０】次に図５５に示すように、複数のプローブ
２１１をその先端がウェーハ２２０上の複数の検査パッ
ド２０９（図５５では図示を省略）に同時に接触するよ
う位置決めして固定したプローブカード２２１を使用し
てプローブ検査を行う。

【０１７１】複数のプローブ２１１を同時に複数の検査
パッド２０９に接触させることによって、チップ２１０
の1個分または複数個分の検査パッド２０９を同時に検
査し、接触位置を順次移動させて検査を行うことにより
ウェーハ２２０上の全てのチップ２１０に対してプロー
ブ検査を行う。この時、同一のまたは同様な別個のプロ
ーブカード２２１を用いて機能選択や欠陥救済を同時に
又は連続して行うことができる。

【０１７２】次に、半田バンプ電極の形成工程を、半田
ペースト印刷方式を例に採って図５６により説明する。
図示のようにウェーハ２２０の表面のバンプ電極下地金
属２０７の配置に対応して開口２２３を形成した半田印
刷マスク２２２を、ウェーハ２２０上に位置合わせして
重ね、スキージ２２４によって半田ペースト２２５を印
刷する。印刷直後の状態では図中の断面図に示すよう
に、半田ペースト２２５がバンプ電極下地金属２０７よ
りもやや広い領域に平坦に印刷されている。このウェー
ハをリフロー加熱し、半田ペースト２２５を溶融させる
と、半田が球状に凝集し、半田バンプ電極２０８が形成
される。

【０１７３】バンプ電極２０８形成後のウェーハ２２０
は図５７に示すようにダイシングブレード２２６によっ
て個片のチップ２１０に切断分離することにより、フリ
ップチップ型半導体集積回路の完成品を得ることができ
る。完成品にはさらに必要に応じてバーンイン検査や性
能、外観などの各種最終検査が施され、所定のマーキン
グや包装を行った後出荷される。

【０１７４】《再配置配線形成工程以降の製造工程》図
５８は本発明のフリップチップ型半導体集積回路の再配
置配線形成工程以降の製造工程フローを、（ａ），
（ｂ），（ｃ），（ｄ）の４通りで示している。同図に
示される製造フローは、前記図４３の構造を一例とすれ
ば、絶縁層２０４の上に再配置配線２０５を形成する再
配置配線形成Ｓ１、２０６のような絶縁層を形成する表
面絶縁層形成Ｓ２、２０７のようなバンプ電極下地金属
そして検査パッド２０９の下地金属２９７などを形成す
るバンプ電極下地金属形成Ｓ３、前記アンチヒューズ１
のプログラムによるモード設定のような機能選択Ｓ４、
プローブ検査Ｓ５、前記アンチヒューズ１のプログラム
による不良ビット置き換えのような欠陥救済Ｓ６、バン
プ電極を形成するバンプ形成Ｓ７、ウェーハからチップ
を切り出す個片切断（ダイシング）Ｓ８、バーンインＳ
９及び最終検査Ｓ１０の各工程を含む。

【０１７５】図５８の（ａ）に示される製造のフロー
は、バーンインＳ９すなわち高温での連続動作試験を、
個片切断Ｓ８の後にチップ単位で行う場合の製造フロー
である。フリップチップ型半導体集積回路では再配置配
線によって半田バンプ電極の間隔をボンディングパッド
の間隔（６０〜１５０μm程度）より広げている（０．
５〜１．０ｍｍ程度）ため、ＢＧＡ（ボール・グリッド
・アレイ）型のＣＳＰ（チップ・サイズ・パッケージ）
に使用されるバーンイン用ソケットを使用することによ
って、容易にチップ単位でのバーンインを行うことがで
きる。即ち、バーンイン工程に先立って、予めチップ上
にバンプ電極が形成され、且つ、そのバンプ電極の配列
パターンをバーンイン用ソケットの電極配列パターンに
対応させることによって、特別な仕様のバーンイン用ソ
ケットを新規に準備する必要がないので、フリップチッ
プ型半導体集積回路の組み立てコストを低減する事が可
能である。また、前記バンプ電極を接続端子として利用
した前記バーンイン用ソケットを用いない場合でも前記
検査パッド２０９を利用してバーンインの為の電気的接
続を行う事は可能である。この場合は、バンプ電極間に
配置された検査用パッドにプロービングが可能な狭ピッ
チの高価なバーンイン用接触子が必要になる反面、ソケ
ットの高温での接触による半田バンプ電極２０８の変形
を防止することができる。

【０１７６】図５８の（ｂ）及び（ｃ）の製造フローは
バーンインＳ９を個片切断Ｓ８の前にウェーハ段階で行
う。特に図５８の（ｂ）は、前記検査パッド２０９又は
半田バンプ電極２０８の形成前のバンプ下地金属２０７
を用いて、半田バンプ電極形成前にバーンインを行う場
合の製造フローである。バンプ電極を使用しないでバー
ンインの電気的接続を行うため、バーンイン用ソケット
の高温環境下での接触による半田バンプ電極の変形を防
止することができる。また、半田バンプ電極形成前の平
坦な段階でバーンインを行うため、半田バンプ電極２０
８が障害となることなく容易に検査パッド２０９にソケ
ットなどのバーンイン用接触子を当てることができる。
また、ウェーハ段階でバーンインを行うので、複数チッ
プを一括してバーンインでき、検査のスループットを向
上させることが可能である。

【０１７７】図５８の（ｃ）は半田バンプ電極形成後に
バーンインを行う場合の製造フローを示す。バーンイン
用接触子は半田バンプ電極２０８に接触させる。半田バ
ンプ電極２０８にバーンイン用接触子を接触させる場合
はバーンイン時に半田バンプ電極２０８に変形を生じさ
せ易いが、バンプ電極下地金属２０７に損傷あるいは表
面劣化を生じさせる危険性がなく、信頼性の高いバンプ
下地金属、再配置配線の形成が可能になる。この場合に
も、図５８の（ｂ）と同様にウェーハ段階でバーンイン
を行うため、検査のスループットを向上させる事が可能
である。

【０１７８】図５８の（ｄ）に示される製造フローは、
図５８の（ａ）〜（ｃ）の各フローの表面絶縁層形成Ｓ
２の工程とバンプ電極下地金属形成Ｓ３の工程を入れ換
えた製造フローであり、機能選択工程以降の工程は図５
８の（ａ）〜（ｃ）の何れかの製造フローと共通であ
る。図５８の（ａ）〜（ｃ）と図５８の（ｄ）との関係
は図４３及び図４７の構造と、図４５及び図４８の構造
との関係に対応し、図５８の（ｄ）の製造フローでは再
配置配線２０５とバンプ下地金属２０７を同一工程で形
成したので、図５８の（ａ）〜（ｃ）の製造フローに比
べてバンプ電極下地金属の形成コストを低減することが
できる。

【０１７９】尚、半導体集積回路素子が充分確立された
プロセスで製造され、不良率が低い場合には、バーンイ
ンが省略されることもある。この場合には、第５８図の
（ａ）〜（ｃ）の各製造フローは全く同一となり、差異
はなくなる。

【０１８０】図５９には以上の各製造工程フローにおけ
るプローブ検査Ｓ５、バーンインＳ９，最終検査Ｓ１０
の各検査工程でのプローブ、ソケットなどのチップ接触
箇所をまとめて示してある。図５９において、プローブ
検査専用端子（パッド）は、プローブ検査（広義には機
能選択、欠陥救済を含む）時のみに使用し、本発明で述
べた検査パッド２０９にプローブを接触させる。

【０１８１】電源供給及び信号入出力用端子について
は、プローブ検査時及びバーンイン時の接触箇所は上記
図５８の（ａ）〜（ｃ）の何れのフローを採用するかに
よって異なる。ただし最終検査は何れの場合も完成品と
しての半田バンプ電極を使用して行う。

【０１８２】図５８の各製造工程フローでは、何れも機
能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６を連続し
て実施している。機能選択Ｓ４と欠陥救済Ｓ６にアンチ
ヒューズを利用する場合、これら三つの工程は何れもプ
ローブをウェーハに接触させることによって電気的処理
のみ（レーザによるヒューズ切断や再配置配線の変更を
伴わない）によって行うことができるので、1回のプロ
ービングで（即ち他のチップに対するプロービングの後
に再度プロービングすることなく）３工程を一括して処
理することができ、工程を簡略化することが可能とな
る。この場合は，機能選択や欠陥救済も広義のプローブ
検査に含めて考えることができる。

【０１８３】図５８の各製造工程フローでは、何れも半
田バンプ電極形成Ｓ９を図５６で示した方法などで個片
切断Ｓ８の前のウェーハ段階で一括して行っており、個
片のチップ毎に半田バンプ電極を形成する従来のＢＧＡ
やＣＳＰの製造工程に比べて能率良く半田バンプ電極を
形成することができる。

【０１８４】さらに機能選択Ｓ４、プローブ検査Ｓ５、
欠陥救済Ｓ６の三つの工程を半田バンプ電極形成Ｓ７の
前に行うことにより、半田バンプの突起が障害となるこ
となく容易にプロービングを行うことができる。

【０１８５】機能選択Ｓ４はプローブ検査Ｓ５又は欠陥
救済Ｓ６の後に実施することも可能である。しかし，機
能選択Ｓ４をプローブ検査Ｓ５の前に実施すれば、プロ
ーブ検査Ｓ５の時には予め選択した機能についてのみ検
査を行えば良くなるため、検査項目を削減し検査能率を
向上させることが可能となる。

【０１８６】機能選択Ｓ４によって得られる各品種間の
需要割合は市場の動向によって常時変化する。したがっ
て需要の変化に柔軟に対応し、かつ品種毎の在庫量を最
小限とするためには、機能選択前の状態で在庫を有して
いることが望ましく、しかも機能選択後の工程ができる
だけ短期間に対応できるものであることが望ましい。機
能選択にアンチヒューズを利用することにより、全ての
品種に同一の再配置配線パターンを施し、バンプ電極形
成直前の状態で在庫保管することができる。これによっ
て、需要変化に応じて短期間で必要な品種を製造するこ
とができ、在庫量も削減することが可能となる。

【０１８７】図５８で説明した製造フローに対しては、
上記とは逆に、前記プログラム素子による機能選択Ｓ４
を前記バンプ電極の形成Ｓ７後に行うことができる。こ
の場合には、機能選択のためにプログラム素子へ電圧を
印加するための電極を突起状電極と同様に半導体集積回
路の表面に露出させおく必要がある。但し、機能選択に
伴う処理を除いてウェーハ工程の殆どを終えた状態で半
導体集積回路を在庫できるので、在庫管理が容易であ
る。

【０１８８】以上説明したフリップチップ型半導体集積
回路及びその製造方法によれば以下の作用効果を得るこ
とができる。

【０１８９】〔１〕フリップチップ型半導体集積回路８
０，１００にアンチヒューズ１のようなプログラム素子
を採用するから、プログラム素子としてレーザで熔断可
能なヒューズを用いることによって顕在化される信頼性
の低下を全く引き起こさない。

【０１９０】前記再配置配線２０５のような導電層を前
記パッド２０２ａ，２０２ｂのような端子の配列に対す
る突起状電極２０８の再配置用配線として用いる場合、
前記導電層の上下に絶縁膜２０４，２０６を配置すれ
ば、突起状電極を介して半導体基板に与えられる応力・
歪状態を緩和させることができる。

【０１９１】フリップチップ型半導体集積回路は、プロ
ーブテストのための検査パッドなどに用いることができ
るパッド電極２０９ａ，２０９ｂを表面に露出させてお
くことができる。プログラム素子に所定の電位差を形成
する為の電圧印加に前記パッド電極の内の一部のパッド
電極２０９ｂを用いる事ができる。プログラム素子をプ
ログラムした後、パッド電極をフローティングにしてお
けば良い回路構成（図２２のトランジスタＴ９〜Ｔ１１
から成る回路）の場合には、パッド電極２０９ｂには突
起状電極２０８を割当てなくても良い。こうすれば、フ
リップチップ型半導体集積回路のプログラム素子の状態
を電気的に変更するために必要となる電極がその他の用
途の突起状電極の数を制限しない。これに対し、プログ
ラム素子をプログラムした後、パッド電極を接地電位Ｖ
ｓｓ又は電源電圧Ｖｃｃに強制しなければないらない回
路構成の場合には、パッド電極２０９ｂには突起状電極
２０８を割当て、基板実装に際して当該突起状電極を配
線基板上の電源配線に接続しておけば良い。

【０１９２】前記アンチヒューズ１のようなプログラム
素子に所定の電位差を形成する為の電圧がＶｂｂ’やＶ
ＤＤのようにプログラム素子以外の回路の通常の動作電
源電圧Ｖｓｓ，Ｖｃｃと相異する電圧である場合には、
前記プログラム用電圧の印加電極を複数のプログラム素
子に共通化すれば、そのような外部端子の数を減らす事
が出来る。

【０１９３】アンチヒューズ１の絶縁膜を破壊するため
に正電圧ＶＤＤと負電圧Ｖｂｂ’を利用するので、アン
チヒューズ１の破壊用電位差を得るとき、回路の接地電
圧Ｖｓｓを基準とした絶対値的な電圧をほぼ通常動作の
電圧に抑える事が可能になる。

【０１９４】前記アンチヒューズのような１プログラム
素子は不良の救済に用いることができる。また、前記ア
ンチヒューズ１のようなプログラム素子は半導体集積回
路の機能選択に用いることができる。これにより、フリ
ップチップ型半導体集積回路において、突起状電極を形
成した後でも機能選択若しくは動作モード選択と言う点
でボンディングオプションと同等の融通性を簡単に得る
ことができる。前記アンチヒューズのようなプログラム
素子は回路の特性を選択する為のトリミング情報の記憶
手段として採用することもできる。

【０１９５】〔２〕フリップチップ型半導体集積回路に
アンチヒューズ１のようなプログラム素子を採用した半
導体集積回路の製造方法は、例えば従来のボンディング
ワイヤ接続用ボンディングパッド２０２を有するウェー
ハなどを完成させる第１の工程の他に、前記ボンディン
グパッド２０２の一部に対応する実装接続用の複数個の
バンプ電極２０８を形成する第２の工程Ｓ７と、前記ウ
ェーハに形成されている回路を検査する第３の工程Ｓ５
と、前記第３の工程による検査結果に従って欠陥部分を
救済回路に置き換える第４の工程Ｓ６と、バーンインを
行う第５の工程Ｓ９と、前記ウェーハをダイシングする
第６の工程Ｓ８とを含む。そして、前記アンチヒューズ
１の状態を不可逆的に変化させて前記回路の機能を選択
する第７工程Ｓ４を含む。上記により、レーザで熔断可
能なヒューズをプログラム素子として用いることなく、
半導体集積回路の機能選択が可能である。これにより、
機能選択が施されて製造されたフリップチップ型半導体
集積回路の歩留まり向上並びに信頼性向上に寄与するこ
とができる。

【０１９６】前記プログラム素子による機能選択を前記
バンプ電極２０８の形成前に行うことができる。即ち、
前記第７工程Ｓ４の後に前記第２の工程Ｓ７を行う。バ
ンプ電極２０８を形成した後はウェーハ上に少なからず
凹凸ができる。バンプ電極２０８の形成前に機能選択を
行えば、そのためのアンチヒューズ１への電圧印加用パ
ッド若しくは端子に対するプローブの接触が容易であ
り、機能選択の作業能率を向上させることができる。

【０１９７】上記とは逆に、前記アンチヒューズ１によ
る機能選択Ｓ４を前記バンプ電極２０８の形成Ｓ７後に
行うことができる。この場合には、機能選択のためにア
ンチヒューズ１へ電圧を印加するための電極をバンプ電
極２０８と同様に半導体集積回路の表面に露出させおく
必要がある。但し、機能選択に伴う処理を除いてウェー
ハ工程の殆どを終えた状態で半導体集積回路を在庫でき
るので、在庫管理が容易である。

【０１９８】前記欠陥部分を救済回路に置き換える前記
第４工程Ｓ６において、前記置き換えは、前記アンチヒ
ューズ１の状態を不可逆的に変化させて行うことができ
る。このとき、機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６
の各工程は、１回路プロービング処理で済ませる事がで
きる。すなわち、前記第３工程、前記第４工程及び前記
第７工程を連続的に行い、各工程には必要に応じて前記
端子又はバンプ電極２０８に対するプロービング処理を
含む。機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６の各工程
の後にバンプ電極２０８を形成すれば（Ｓ７）、アンチ
ヒューズ１への電圧印加用パッド若しくは端子に対する
プローブの接触が容易であり、機能選択はもとより検査
及び救済の作業能率も向上させることができる。

【０１９９】前記バーンインを行う第５工程Ｓ９の後に
第２工程によりバンプ電極２０８を形成すれば（Ｓ
７）、高温環境下での突起状電極の変形を考慮しなくて
もよいから、その点においてバーンインを容易に行うこ
とができる。

【０２００】〔３〕フリップチップ型半導体集積回路に
おける欠陥部分を救済回路に置き換えることに着目した
とき、半導体集積回路の製造方法は、例えば従来のボン
ディングワイヤ接続用ボンディングパッド２０２を有す
るウェーハなどを完成させる第１の工程の他に、前記ボ
ンディングパッド２０２の一部に対応する実装接続用の
複数個のバンプ電極２０８を形成する第２の工程Ｓ７
と、前記ウェーハに形成されている回路を検査する第３
の工程Ｓ５と、前記第３の工程による検査結果に従って
欠陥部分を救済回路に置き換える第４の工程Ｓ６と、バ
ーンインを行う第５の工程Ｓ９と、前記ウェーハをダイ
シングする第６の工程Ｓ８とを含み、前記第４工程Ｓ６
は、前記アンチヒューズ１の状態を不可逆的に変化させ
て前記置き換えを行う工程とされる。前記第４工程で
は、例えば、前記複数のボンディングパッド２０２のう
ち前記アンチヒューズ１に接続されている所定の端子を
介して前記アンチヒューズ１に所定の電位差を形成する
為の電圧を印加する。上記により、レーザで熔断可能な
ヒューズをプログラム素子として用いることなく、半導
体集積回路の欠陥救済が可能である。これにより、救済
が施されて製造されたフリップチップ型半導体集積回路
の歩留まり向上並びに信頼性向上に寄与することができ
る。

【０２０１】〔４〕フリップチップ型半導体集積回路の
プローブテストに着目したとき、バンプ電極が設けられ
ずプローブ検査にのみ用いられるボンディングパッドの
ような端子２０２ｂの直上もしくは近傍に、再配置配線
層２０５もしくはバンプ電極下地金属層２９７等の導電
層を用いた検査パッド２０９ｂを設ける。すなわち、前
記検査パッド２０９ｂをバンプ電極２０８と排他的に設
ける。これにより、回路基板への実装と言う意味で実用
的な間隔でのバンプ電極の配置を最大限に容易化するこ
とができる。

【０２０２】バンプ電極２０８を設けるボンディングパ
ッド２０２ａのような端子についても同様の検査パッド
２０９ａを設けても良い。

【０２０３】プローブ検査はこれらの検査パッド２０９
ａ，２０９ｂを用いて、若しくは、前記検査パッド２０
９ｂと共に、バンプ電極形成前のバンプ電極下地金属２
０７を併用して実施する。上記により、検査パッド２０
９ｂを使用することにより、プローブ検査専用パッドの
ためのバンプ電極を追加しなくてもよい。バンプ電極２
０８を有する端子に対しても検査パッド２０９ａを追加
することにより、ウェーハプローブテストを検査パッド
２０９ａ，２０９ｂだけを用いて容易に行う事ができ
る。

【０２０４】更に、ボンディングパッドのような端子の
近傍に設けられバンプ電極下地金属よりも寸法の小さな
検査パッド２０９ａ，２０９ｂを使用することにより、
再配置配線工程後にプローブ検査を実施することができ
る。

【０２０５】また、ポリイミドなどの有機絶縁層２０４
の上に再配置配線２０５のような導電層及び検査パッド
を形成する。比誘電率が小さく厚膜化の容易な有機絶縁
層上に検査パッドを設けることにより、検査パッドと下
部半導体回路の間のキャパシタンスを低減することが可
能となる。また、有機絶縁層の弾性係数が比較的小さい
ため、検査パッド表面が変形し易くなり、プローブの接
触性が向上する。

【０２０６】そして、再配置配線上に絶縁層２０６を形
成し、その上にバンプ電極下地金属２０７及び検査パッ
ド２０９ｂを形成する。よって、再配置配線の上下２層
の絶縁層２０４，２０６を積層した上に検査パッドを設
けることにより、検査パッドと下部半導体回路の間のキ
ャパシタンスを低減することが可能となる。

【０２０７】〔５〕前記検査パッドを設けた構造の半導
体集積回路の製造方法において、バーンインは、バンプ
電極形成後ダイシングしてから行い、或いは、その逆
に、バーンイン後バンプ電極を形成してダイシングを行
っても良い。前者においては、フリップチップ型半導体
集積回路と同様に外部接続電極がエリアアレイ状にマッ
ピングされたＢＧＡ（ボールグリッドアレイ）型の半導
体チップの為に用意されているバーンイン用ソケットを
流用でき、或いはバンプ電極のエリアアレイ状の配列を
既存のバーンイン用ソケットの端子配列に合せることに
より、特別な仕様のバーンイン用ソケットを新規に用意
しなくても済み、チップ単位でのバーンインを容易に行
う事が出来、また、テストコストの低減にも寄与する。
後者は、プローブテストだけでなく、バーンインも、検
査パッド２０９ａ，２０９ｂ或いは検査パッド２０９ｂ
とバンプ状電極下地金属２０７を用いて行う事が出来
る。したがって、高温下でソケットに接触する事により
半田バンプ電極のような突起状電極が変形するのを防止
する事が出来る。

【０２０８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０２０９】例えば、欠陥救済、機能選択、トリミング
などの手段は、ＤＲＡＭやシンクロナスＤＲＡＭ以外
に、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、不揮
発性記憶素子を用いたプログラマブルロジックアレイ等
の各種メモリ、そしてマイクロコンピュータやマイクロ
プロセッサ等の種々の論理ＬＳＩにも適用することがで
きる。

【０２１０】また、プログラム素子は電位差によって絶
縁破壊されるアンチヒューズに限定されず、電位差によ
って溶融されて高抵抗状態にされるその他の電気ヒュー
ズであってもよい。また、欠陥救済における救済アドレ
スのアクセス判定にセレクタ３等を用いる構成は一例で
あり、種々の回路構成を採用することができる。同じ
く、アンチヒューズ回路の構成、アドレス比較回路の構
成についても種々変更可能である。また、ボンディング
オプションに代わる機能選択やトリミングについてもそ
の他の用途に適用する事が出来る。

【０２１１】アンチヒューズのようなプログラム素子に
印加する電位差は負極性の電圧と正極性の電圧の双方を
用いる事に限定されない。回路の接地電圧基準で一方の
極性の電圧だけを用いるようにしてもよい。

【０２１２】また、Ｖｂｂ’のような負電圧の入力端子
はヒューズプログラムの専用端子である事に限定されな
い。アドレス入力端子などの特定の外部端子を兼用して
もよい。兼用端子は例えばプログラムモードで前記ＣＧ
ＮＤのような端子機能が選択されることになる。

【０２１３】また、以上の説明ではワイヤボンディング
接続用ウェーハに再配置配線や検査パッド及びバンプ電
極を追加した製造工程を経てフリップチップ型半導体集
積回路を構成した。本発明は、そのような考え方に限定
されず、当初より、フリップチップ型半導体集積回路を
製造することを企図した工程を経る事ができる。その場
合には、ボンディングパッドのようなパッド電極を設け
無くてもよい。再配置配線のような導電層に接続する端
子が有ればよい。

【０２１４】電気ヒューズは、その両端に所定電圧が与
えられることにより電気ヒューズの両端（電流経路）の
抵抗値が大きくなる構成や逆に小さくなる構成（アンチ
ヒューズ）の他に、以下のものを用いてもよい。すなわ
ち、電気ヒューズは可逆的に情報を保持可能な素子で構
成してもよい。例えば、ＥＥＰＲＯＭ、ＦＲＡＭ、フラ
ッシュメモリなどで電気ヒューズを構成してもよい。或
いは、一度だけ書き込み可能なＲＯＭやＥＰＲＯＭで電
気ヒューズを構成してもよい。

【０２１５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０２１６】すなわち、本発明に係るフリップチップ型
半導体集積回路、そしてその製造方法は、プログラム素
子としてレーザで熔断可能なヒューズを用いることによ
って顕在化される信頼性低下を引き起こさない。

【０２１７】本発明に係るフリップチップ型半導体集積
回路は、プログラム素子の状態を電気的に変更するため
に必要となる電極がその他の用途の突起状電極の数を制
限しないようにすることを可能にする。

【０２１８】本発明に係るフリップチップ型半導体集積
回路は、突起状電極を介して半導体基板に与えられる応
力・歪状態を緩和させることができる。

【０２１９】本発明に係るフリップチップ型半導体集積
回路、そしてその製造方法は、機能設定などに関してボ
ンディングオプションと同等の融通性を容易に得る事が
出来る。

【０２２０】本発明に係る製造方法によれば、検査並び
にプログラム素子の状態変更を伴う必要な機能選択及び
救済を能率的に行ってフリップチップ型半導体集積回路
を製造することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路に用いられている
アンチヒューズ回路の一例を示す回路図である。

【図２】図1のアンチヒューズ回路を構成する回路素子
のデバイス構造の一例を示す縦断面図である。

【図３】基板ゲート容量を用いたアンチヒューズのレイ
アウトの一例を示す平面図である。

【図４】図２の選択トランジスタ及びアンチヒューズを
構成する為の最初の製造工程における状態を示す縦断面
図である。

【図５】図４に続く次の製造工程を示す縦断面図であ
る。

【図６】図５に続く次の製造工程を示す縦断面図であ
る。

【図７】図６に続く次の製造工程を示す縦断面図であ
る。

【図８】アンチヒューズの絶縁破壊動作時における電圧
印加条件の一例を示す説明図である。

【図９】アンチヒューズの絶縁破壊時における電圧電流
特性の一例を示す特性図である。

【図１０】図１の構成に対して選択トランジスタの保護
抵抗とラッチアップ防止抵抗を追加したアンチヒューズ
回路の回路図である。

【図１１】図１０の回路でアンチヒューズを絶縁破壊す
る時の電圧印加条件とアンチヒューズ周りのデバイス断
面構造を例示する縦断面図である。

【図１２】本発明に係る半導体集積回路の別の例である
フリップチップ型ＤＲＡＭのＤＲＡＭチップを示す平面
図である。

【図１３】図１２のＤＲＡＭチップを用いてフリップチ
ップ型ＤＲＡＭを得るときに最初の製造工程におけるチ
ップ平面図である。

【図１４】図１３に続く次の製造工程におけるチップ平
面図である。

【図１５】図１４に続く次の製造工程におけるチップ平
面図である。

【図１６】図１５に続く次の製造工程におけるチップ平
面図である。

【図１７】図１２のフリップチップ型ＤＲＡＭにおける
アンチヒューズ回路の主要部の縦断面図である。

【図１８】本発明の半導体集積回路の第３の例に係るフ
リップチップ型システムＬＳＩの機能ブロック図であ
る。

【図１９】図１８におけるアンチヒューズ回路とロジッ
ク回路及び外部入出力回路のデバイス構造の縦断面図で
ある。

【図２０】図１８のフリップチップ型システムＬＳＩに
内蔵されたＤＲＡＭ１０６の一例ブロック図である。

【図２１】救済アドレス記憶回路に用いられる１ビット
分のアンチヒューズ回路の一例を示す回路図である。

【図２２】図２１のアンチヒューズ回路を用いた救済ア
ドレス記憶回路の一例を示す回路図である。

【図２３】アンチヒューズを絶縁破壊するときの動作の
一例を示すタイミングチャートである。

【図２４】検出信号を読み出す動作の一例を示すタイミ
ングチャートである。

【図２５】図２２におけるトランジスタ、アンチヒュー
ズのデバイス断面の一例を示す縦断面図である。

【図２６】アドレス比較回路の一例を示す論理回路図で
ある。

【図２７】ボンディングオプションの一例を示す説明図
である。

【図２８】入力保護回路及び初段入力回路の一例を示す
回路図である。

【図２９】ボンディングオプション判定回路の一例を示
す論理回路図である。

【図３０】ボンディングオプションで設定可能な動作モ
ードを整理して示した説明図である。

【図３１】アンチヒューズ回路を用いてボンディングオ
プションと同等の機能選択を可能にする構成を示すブロ
ック図である。

【図３２】図３１のアンチヒューズによって設定可能な
動作モードを整理して示す説明図である。

【図３３】アンチヒューズを採用したトリミング設定回
路の一例を示す回路図である。

【図３４】トリミングデコーダの論理構成の一例を示す
論理回路図である。

【図３５】フリップチップ型ＤＲＡＭの一例平面図であ
る。

【図３６】図３５の一部分を拡大し表面の絶縁層を除去
して再配置配線の引き回しが見えるように示した平面図
である。

【図３７】図３５のフリップチップ型ＤＲＡＭの製造工
程における最初の状態を示す縦断面図である。

【図３８】図３７に続く製造工程における縦断面図であ
る。

【図３９】図３８に続く製造工程における縦断面図であ
る。

【図４０】図３９に続く製造工程における縦断面図であ
る。

【図４１】図４０に続く製造工程における縦断面図であ
る。

【図４２】図４１に続く製造工程における縦断面図であ
る。

【図４３】図４２に続く製造工程における縦断面図であ
る。

【図４４】６４メガビットシンクロナスＤＲＡＭチップ
におけるボンディングパッド数とパッケージにおける外
部端子数との比較を示す説明図である。

【図４５】フリップチップ型ＤＲＡＭにおける再配置配
線部分の他の構造を示す断面図である。

【図４６】検査パッドのレイアウト構成の別の例を示す
平面図である。

【図４７】図４６のレイアウト構成における断面構造の
一例を示す縦断面図である。

【図４８】検査パッドの断面構造の更に別の例を示す縦
断面図である。

【図４９】検査パッドのレイアウト構成の更に別の例を
示す平面図である。

【図５０】図４９のレイアウト構成における断面構造の
一例を示す縦断面図である。

【図５１】プローブ検査専用ボンディングパッドのみに
検査パッドを設けたレイアウト構成の平面図である。

【図５２】検査パッドの更に別の構造を示す縦断面図で
ある。

【図５３】従来のワイヤボンディング接続用ウェーハの
完成段階を示す斜視図である。

【図５４】図５３に続くバンプ電極下地金属形成状態を
示す斜視図である。

【図５５】図５４に続くプローブ検査工程を示す斜視図
である。

【図５６】図５５に続く半田バンプ電極形成工程を示す
斜視図である。

【図５７】図５６に続く個片切断工程を示す斜視図であ
る。

【図５８】本発明のフリップチップ型半導体集積回路の
再配置配線形成工程以降の製造工程フローを（ａ），
（ｂ），（ｃ），（ｄ）の４通りで示すフローチャート
である。

【図５９】図５８の各製造工程フローにおけるプローブ
検査、バーンイン、最終検査の各検査工程でのプロー
ブ、ソケットなどのチップ接触箇所を示した説明図であ
る。

【符号の説明】

１アンチヒューズ（基板ゲート容量）２選択トランジスタＶＤＤ破壊電圧Ｖｂｂ’ 基板電圧８５アンチヒューズ回路８６ＶＤＤ／Ｖｃｃ用電源パッド８７Ｖｂｂ’／Ｖｓｓ用電源パッド８８プローブテスト用パッド８９リード配線用パッド９０再配置配線９２バリア層（下地金属層）９３半田バンプ電極１０１システムＬＳＩ１０６ＤＲＡＭ１０７ＣＰＵ１１３アンチヒューズ回路１１４ＶＤＤ／Ｖｃｃ用電源パッド１１５Ｖｂｂ’／Ｖｓｓ用電源パッド１６０救済アドレス記憶回路１６１アドレス比較回路ＡＦ０〜ＡＦ２アンチヒューズ回路１７３ボンディングオプション判定回路ＡＦ１０〜ＡＦ１２アンチヒューズ回路１８０トリミングデコーダ１８３抵抗分圧回路２０２ボンディングパッド２０２ａ電源供給または信号入出力用ボンディングパ
ッド２０２ｂ最終段階で不使用のプローブ検査用等のボン
ディングパッド２０３保護層２０４下部絶縁層２０５再配置配線２０６表面絶縁層２０７バンプ電極下地金属２０８バンプ電極２０９検査パッド２０９ａバンプ電極２０８に接続される検査パッド２０９ｂバンプ電極に非接続の検査パッド２１０フリップチップ型ＤＲＡＭ２１１プローブ２２０ウェーハ２２１プローブカード２９７バンプ電極下地金属

───────────────────────────────────────────────────── フロントページの続き (72)発明者橘川五郎東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者宮本俊夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内Ｆターム(参考） 5F038 AV02 AV15 CA10 DF05 DF11 DF16 DT14 DT15 5F064 BB02 BB12 DD42 FF36 FF46 5L106 CC02 CC07 CC13 CC16 CC17 DD25 DD35

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路
素子と、前記素子形成層の表面に形成され所定の前記回路素子に
接続される複数の端子と、所定の前記端子に接続され前記素子形成層の上に延在す
る導電層と、前記導電層に接続された突起状電極と、を有し、前記回路素子の少なくとも一つとして、電流経路に所定
の電位差が形成されることによって当該電流経路の状態
が高抵抗状態から低抵抗状態に又は低抵抗状態から高抵
抗状態に不可逆的に変化される構造のプログラム素子を
有し、前記端子の少なくとも一つは、前記電位差を形成する為
の電圧の入力端子であることを特徴とする半導体集積回
路装置。
【請求項２】前記導電層上に形成され、且つ、少なく
とも前記突起状電極を露出させる絶縁膜を有し、前記導
電層は、金属配線であることを特徴とする請求項１記載
の半導体集積回路装置。
【請求項３】前記金属配線の下部には、更なる絶縁膜
が形成され、前記絶縁膜と前記更なる絶縁膜は、異なる
材料で形成され、前記絶縁膜は、前記更なる絶縁膜より
高弾性率の材料で形成されて成るものであることを特徴
とする請求項２記載の半導体集積回路装置。
【請求項４】前記絶縁膜は有機物質を含む膜であるこ
とを特徴とする請求項２記載の半導体集積回路装置。
【請求項５】前記有機物質を含む膜は、ポリイミド膜
であることを特徴とする請求項４記載の半導体集積回路
装置。
【請求項６】前記端子に接続し前記絶縁膜から露出す
る複数のパッド電極を更に有して成るものであることを
特徴とする請求項２又は３記載の半導体集積回路装置。
【請求項７】前記パッド電極の一部は前記突起状電極
と共に前記所定の端子に共通接続され、当該共通接続さ
れたパッド電極が前記電位差を形成する為の所定電圧の
印加に利用される電極であることを特徴とする請求項６
記載の半導体集積回路装置。
【請求項８】前記パッド電極の一部は、前記突起状電
極とは排他的に所定の前記端子に接続され、当該排他的
に接続されたパッド電極が前記電位差を形成する為の所
定電圧の印加に利用される電極であることを特徴とする
請求項６記載の半導体集積回路装置。
【請求項９】前記電位差を形成する為の所定電圧の印
加に利用される電極は、複数個のプログラム素子に共通
接続されて成るものであることを特徴とする請求項７又
は８記載の半導体集積回路装置。
【請求項１０】前記プログラム素子は、電気的な絶縁
破壊によって高抵抗状態から低抵抗状態に変化される電
気ヒューズであることを特徴とする請求項７又は８記載
の半導体集積回路装置。
【請求項１１】前記電流経路は、前記高抵抗状態にお
いて絶縁膜が充填され、前記低抵抗状態において絶縁膜
が破壊されていることを特徴とする請求項７又は８記載
の半導体集積回路装置。
【請求項１２】前記絶縁膜の破壊は、前記電流経路の
一端への正電圧印加と、他端への負電圧印加によって行
なわれるものであることを特徴とする請求項１１記載の
半導体集積回路装置。
【請求項１３】前記回路素子で構成された正規回路
と、不良の前記正規回路を代替するものであって前記回
路素子で構成され救済回路を有し、前記プログラム素子は、救済回路で置き換えられるべき
正規回路を特定するための救済情報の記憶手段であるこ
とを特徴とする請求項１記載の半導体集積回路装置。
【請求項１４】前記正規回路はメモリセルであり、前
記救済回路は冗長メモリセルであり、前記プログラム素子によって記憶された救済情報と前記
メモリセルのアクセスアドレス信号とを比較するもので
あって前記回路素子で構成された比較回路と、前記比較回路の一致に応答して前記メモリセルの選択に
代えて前記冗長メモリセルを選択可能とし、前記比較回
路の不一致に応答して前記メモリセルを選択可能とする
ものであって前記回路素子で構成された選択回路と、を
有して成るものであることを特徴とする請求項１３記載
の半導体集積回路装置。
【請求項１５】前記プログラム素子は、前記半導体集
積回路装置の動作モードを決める為の動作モード指定情
報の記憶手段であることを特徴とする請求項１記載の半
導体集積回路装置。
【請求項１６】前記プログラム素子は前記回路素子で
構成される所定の回路の特性を選択する為のトリミング
情報の記憶手段であることを特徴とする請求項１記載の
半導体集積回路装置。
【請求項１７】前記回路素子で構成された抵抗分圧回
路を有し、前記プログラム素子に記憶されたトリミング
情報は、前記抵抗分圧回路で生成される分圧電圧を選択
するものであることを特徴とする請求項１６記載の半導
体集積回路装置。
【請求項１８】半導体ウェーハ上の素子形成層に所要
の回路を構成すると共に、前記回路には電流経路に所定
の電位差が形成されることによって当該電流経路の状態
が高抵抗状態から低抵抗状態に又は低抵抗状態から高抵
抗状態に不可逆的に変化される構造のプログラム素子を
少なくとも含め、前記回路に接続する複数の端子を前記
素子形成層の表面に形成する第１の工程と、前記複数の端子の一部に対応する実装接続用の複数個の
突起状電極を形成する第２の工程と、前記回路を検査する第３の工程と、前記第３の工程による検査結果に従って欠陥部分を救済
回路に置き換える第４の工程と、バーンインを行う第５の工程と、前記ウェーハをダイシングする第６の工程とを含む半導
体集積回路装置の製造方法であって、前記プログラム素子の状態を不可逆的に変化させて前記
回路の機能を選択する第７工程を含むことを特徴とする
半導体集積回路装置の製造方法。
【請求項１９】前記第７の工程は、前記複数の端子の
うち前記プログラム素子に接続されている所定の端子
に、前記電流経路に所定の電位差を形成する為の電圧を
印加する処理を含むことを特徴とする請求項１８記載の
半導体集積回路装置の製造方法。
【請求項２０】前記第７工程は絶縁膜が設けられてい
る前記電流経路を絶縁破壊して、高抵抗高抵抗状態から
低抵抗状態に変化させる処理を含むことを特徴とする請
求項１９記載の半導体集積回路装置の製造方法。
【請求項２１】前記第７工程の後に前記第２の工程を
行うことを特徴とする請求項１８記載の半導体集積回路
装置の製造方法。
【請求項２２】前記第２工程の後に前記第７工程を行
うことを特徴とする請求項１８記載の半導体集積回路装
置の製造方法。
【請求項２３】前記第４工程は、前記プログラム素子
の状態を不可逆的に変化させて前記置き換えを行うもの
であることを特徴とする請求項１８乃至２２の何れか１
項記載の半導体集積回路装置の製造方法。
【請求項２４】前記第３工程及び前記第４工程の後
に、前記第５工程を行うことを特徴とする請求項２３記
載の半導体集積回路装置の製造方法。
【請求項２５】前記第３工程、前記第４工程及び前記
第７工程は連続的に行なわれ、前記端子又は突起状電極
に対するプロービング処理を含むことを特徴とする請求
項２３記載の半導体集積回路装置の製造方法。
【請求項２６】前記第４工程は、前記プログラム素子
の状態を不可逆的に変化させて前記置き換えを行うもの
であり、前記第３工程、前記第４工程及び前記第７工程は連続的
に行なわれ、前記端子又は突起状電極に対するプロービ
ング処理を含み、前記第５工程の後に前記第２工程を行うことを特徴とす
る請求項２１記載の半導体集積回路装置の製造方法。
【請求項２７】半導体ウェーハ上の素子形成層に所要
の回路を構成すると共に、前記回路には電流経路に所定
の電位差が形成されることによって当該電流経路の状態
が高抵抗状態から低抵抗状態に又は低抵抗状態から高抵
抗状態に不可逆的に変化される構造のプログラム素子を
少なくとも含め、前記回路に接続する複数の端子を前記
素子形成層の表面に形成する第１の工程と、前記複数の端子の一部に対応する実装接続用の複数個の
突起状電極を形成する第２の工程と、前記回路を検査する第３の工程と、前記第３の工程による検査結果に従って欠陥部分を救済
回路に置き換える第４の工程と、バーンインを行う第５の工程と、前記ウェーハをダイシングする第６の工程とを含む半導
体集積回路装置の製造方法であって、前記第４工程は、前記プログラム素子の状態を不可逆的
に変化させて前記置き換えを行うことを特徴とする半導
体集積回路装置の製造方法。
【請求項２８】前記第４の工程は、前記複数の端子の
うち前記プログラム素子に接続されている所定の端子
に、前記電流経路に所定の電位差を形成する為の電圧を
印加する処理を含むことを特徴とする請求項２７記載の
半導体集積回路装置の製造方法。
【請求項２９】前記第４工程は絶縁膜が設けられてい
る前記電流経路を前記電位差で絶縁破壊して、高抵抗状
態から低抵抗状態に変化させる処理を含むことを特徴と
する請求項２８記載の半導体集積回路装置の製造方法。
【請求項３０】半導体基板と、前記半導体基板上に形成された回路素子と、前記半導体基板上に形成され、前記回路素子に接続され
たパッド部と前記半導体基板上であって且つ前記パッド部よりも上層
に配置され、前記パッド部に接続された配線と、前記配線に接続されたバンプと、前記半導体基板上に形成されたヒューズ素子とを有し、前記ヒューズ素子は第１端子と第２端子とを有し、前記
第１端子と第２端子に所定の電圧が印加されることによ
って前記第１端子と第２端子との間の状態が第１の状態
から前記第１の状態と異なる第２の状態に変化されるも
のであることを特徴とする半導体集積回路装置。
【請求項３１】前記配線の下には有機膜が形成されて
成るものであることを特徴とする請求項３０記載の半導
体集積回路装置。
【請求項３２】前記配線は金属配線であることを特徴
とする請求項３０記載の半導体集積回路装置。
【請求項３３】入力回路を更に含み、前記入力回路
は、前記回路素子を含んで成るものであることを特徴と
する請求項３０記載の半導体集積回路装置。
【請求項３４】前記入力回路は、アドレス入力バッフ
ァであることを特徴とする請求項３３記載の半導体集積
回路装置。
【請求項３５】前記バンプには電源電圧が与えられる
ものであることを特徴とする請求項３０記載の半導体集
積回路装置。
【請求項３６】前記バンプには接地電圧が与えられる
ものであることを特徴とする請求項３０記載の半導体集
積回路装置。
【請求項３７】前記半導体集積回路装置は半導体メモ
リであることを特徴とする請求項３０記載の半導体集積
回路装置。
【請求項３８】前記ヒューズ素子は複数のヒューズを
含み、前記半導体集積回路装置は、複数のワード線と、複数の
データ線と、冗長データ線と、前記複数のワード線と前
記複数のデータ線とに接続された複数のメモリセルと、
前記冗長データ線に接続された複数の冗長メモリセルと
を含み、前記複数のヒューズの情報に基づいて前記冗長データ線
が選択されるものであることを特徴とする請求項３７記
載の半導体集積回路装置。
【請求項３９】前記複数のヒューズの情報に基づい
て、前記半導体メモリによって実現され得る複数の動作
モードの内の一つの動作モードが選択されるものである
ことを特徴とする請求項３８記載の半導体集積回路装
置。
【請求項４０】前記ヒューズ素子は、複数のヒューズ
を含み、前記複数のヒューズの情報に基づいて、前記半
導体メモリによって実現され得る複数の入出力ビット構
成の内の一つが選択されるものであることを特徴とする
請求項３７記載の半導体集積回路装置。
【請求項４１】前記第１の状態における前記第１端子
と前記第２端子との間の抵抗値は、前記第２状態におけ
る前記第１端子と前記第２端子との間の抵抗値より大き
いことを特徴とする請求項３０記載の半導体集積回路装
置。
【請求項４２】前記ヒューズ素子は、前記第１端子と
前記第２端子との間に形成された酸化膜を含み、前記第１の状態において、前記第１端子と前記第２端子
とは前記酸化膜を介して非導通とされ、前記第２の状態において、前記第１端子と前記第２端子
とは前記酸化膜の少なくとも一部が取り除かれることに
よって導通とされることを特徴とする請求項４１記載の
半導体集積回路装置。
【請求項４３】前記第１の状態において、前記電流経
路間は非導電物質で充填されており、前記第２の状態において、前記電流経路間は非導電物質
が取り除かれていることを特徴とする請求項３０記載の
半導体集積回路装置。
【請求項４４】半導体基板と、前記半導体基板上に形成された回路素子と、前記半導体基板上に形成された有機物質を含む膜と、前記膜の上層に配置され、前記回路素子に接続された配
線と、前記配線に接続されたバンプと、前記半導体基板上に形成されたヒューズ素子とを有し、前記ヒューズ素子は、その電流経路の間に所定の電圧を
印加することによって前記電流経路の状態が第１の状態
から第２の状態に変化されるものであることを特徴とす
る半導体集積回路装置。
【請求項４５】前記有機物質を含む膜はエラストマ材
料から成る膜であることを特徴とする請求項４４記載の
半導体集積回路装置。
【請求項４６】前記有機物質を含む膜はポリイミド膜
であることを特徴とする請求項４４記載の半導体集積回
路装置。
【請求項４７】半導体基板と、前記半導体基板上に形成された回路素子と、前記回路素子の上に配置された膜と、前記膜の上に配置され、前記回路素子に接続された配線
と、前記配線に接続されたバンプと、前記半導体基板上に形成されたヒューズ素子とを有し、前記ヒューズ素子は第１端子と第２端子とを有し、前記
第１端子と第２端子の間の状態が変更可能にされて成る
ものであることを特徴とする半導体集積回路装置。
【請求項４８】半導体ウェーハを用意する工程と、前記半導体ウェーハ上に半導体素子を形成する工程と、前記半導体ウェーハ上に配線を形成する工程と、前記配線に接続されたバンプを形成する工程と、前記バンプを形成する工程の後に、前記ウェーハを複数
のチップに分割するために前記ウェーハを切断する工程
とを含む半導体集積回路装置の製造方法であって、前記半導体素子はヒューズ素子を有し、前記ヒューズ素子は第１端子と第２端子とを有し、前記第１端子と第２端子との間の状態は変更可能とされ
ることを特徴とする半導体集積回路装置の製造方法。
【請求項４９】前記バンプを形成する工程の後であっ
て前記ウェーハを切断する前の工程に、前記ウェーハの
状態でプローブ検査を行う工程を更に含むことを特徴と
する請求項４８記載の半導体集積回路の装置の製造方
法。
【請求項５０】前記半導体素子を形成する工程の後で
あって前記配線を形成する工程の前に、前記半導体ウェ
ーハの状態でプローブ検査を行う工程を更に含むことを
特徴とする請求項４８記載の半導体集積回路装置の製造
方法。
【請求項５１】半導体ウェーハを用意する工程、前記半導体ウェーハ上に複数の半導体素子を形成する
工程、前記複数の半導体素子間の接続を行う配線を形成する
工程、前記半導体ウェーハ上に有機物質を含む膜を形成する
工程、前記半導体ウェーハ上に再配置配線を形成する工程、前記再配置配線に接続されたバンプを形成する工程、前記バンプを形成する工程の後に、前記ウェーハを複
数のチップに分割するために前記ウェーハを切断する工
程、の順序で半導体集積回路装置を製造する方法であって、前記複数の半導体素子にはヒューズ素子が含まれ、前記ヒューズ素子は、その電流経路の間に所定の電圧を
印加することによって前記電流経路の状態が第１の状態
から第２の状態に変化することを特徴とする半導体集積
回路装置の製造方法。
【請求項５２】前記バンプを形成する工程の後であっ
て前記ウェーハを切断する前の工程に、前記ウェーハの
状態でプローブ検査を行う工程を更に含むことを特徴と
する請求項５１記載の半導体集積回路の装置の製造方
法。
【請求項５３】前記配線を形成する工程の後であって
前記有機物質を形成する工程の前に、前記半導体ウェー
ハの状態でプローブ検査を行う工程を更に含むことを特
徴とする請求項５１記載の半導体集積回路装置の製造方
法。
【請求項５４】半導体基板と、前記半導体基板に形成された回路素子と、前記半導体基板に形成されたヒューズ素子と、前記半導体基板の上に配置され、前記回路素子に接続さ
れた配線層と、前記配線層の上に配置され、前記配線層に接続されたバ
ンプと、前記半導体基板と前記配線層との間に配置される有機膜
とを有する半導体メモリであって、前記ヒューズ素子は第１端子と第２端子とを有し、前記
第１端子と第２端子との間の状態は第１の状態から前記
第１の状態と異なる第２の状態に変更可能とされ、前記ヒューズ素子は、前記半導体メモリの動作モードを
選択するために用いられるものであることを特徴とする
半導体メモリ。
【請求項５５】半導体基板と、前記半導体基板に形成された集積回路素子と、前記半導体基板に形成された複数のヒューズと、前記半導体基板の上に形成され、前記集積回路素子に接
続された配線層と、前記配線層の上に配置され、前記配線層に接続されたバ
ンプと、前記半導体基板と前記配線層との間に配置される有機膜
とを有する半導体メモリであって、前記複数のヒューズの各々は第１端子と第２端子とを有
し、前記第１端子と第２端子に電位差を与えることによ
って前記第１端子と第２端子との間の抵抗値が変更可能
とされ、前記複数のヒューズは、前記半導体メモリにより実現さ
れ得る複数の動作モードの内の一つを選択するために用
いられるものであることを特徴とする半導体メモリ。
【請求項５６】半導体基板と、前記半導体基板に形成された回路素子と、前記半導体基板に形成されたヒューズ素子と、前記半導体基板の上に配置され、前記回路素子に接続さ
れた配線層と、前記配線層に接続されたバンプと、前記半導体基板と前記配線層との間に形成される有機膜
とを有する半導体メモリであって、前記ヒューズ素子は第１端子と第２端子とを有し、前記
第１端子と第２端子に電位差を与えることによって前記
第１端子と第２端子との間の抵抗値が不可逆的に変更可
能とされ、前記ヒューズ素子は、前記半導体メモリの欠陥メモリセ
ルのアドレス情報を記憶するために用いられるものであ
ることを特徴とする半導体メモリ。
【請求項５７】半導体基板と、前記半導体基板に形成された集積回路素子と、前記半導体基板に形成された複数のヒューズと、前記半導体基板の上に形成され、前記集積回路素子に接
続された配線層と、前記配線層に接続されたバンプと、前記半導体基板と前記配線層との間に配置される有機膜
とを有する半導体メモリであって、前記複数のヒューズの各々は第１端子と第２端子とを有
し、前記第１端子と第２端子との間の状態は変更可能と
され、前記複数のヒューズは、前記半導体メモリの欠陥メモリ
セルを指示するためのアドレス情報を記憶するものであ
ることを特徴とする半導体メモリ。
【請求項５８】半導体基板と、前記半導体基板に形成された回路素子と、前記半導体基板に形成されたトリミング用ヒューズ素子
と、前記半導体基板の上に配置され、前記回路素子に接続さ
れた配線層と、前記配線層に接続されたバンプと、前記半導体基板と前記配線層との間に形成される有機膜
とを有する半導体メモリであって、前記ヒューズ素子は第１端子と第２端子とを有し、前記
第１端子と第２端子との間の抵抗値は変更可能とされる
ものであることを特徴とする半導体メモリ。
【請求項５９】半導体基板と、前記半導体基板に形成された回路素子と、前記半導体基板に形成された複数のヒューズ素子と、出力電圧を出力する電圧発生回路と、前記半導体基板の上に形成され、前記回路素子に接続さ
れた配線層と、前記配線層に接続されたバンプと、前記半導体基板と前記配線層との間に形成される有機膜
とを有する半導体メモリであって、前記複数のヒューズ素子は第１端子と第２端子とを有
し、前記第１端子と第２端子に電位差を与えることによ
って前記第１端子と第２端子との間の抵抗値が変更可能
とされ、前記複数のヒューズ素子は、前記出力電圧の値を調整す
るために用いられるものであることを特徴とする半導体
メモリ。
【請求項６０】半導体基板と、前記半導体基板に形成された回路素子と、前記半導体基板に形成された第１のヒューズ素子及び第
２のヒューズ素子と、前記半導体基板の上に形成され、前記回路素子に接続さ
れた配線層と、前記配線層に接続されたバンプと、前記半導体基板と前記配線層との間に形成される有機膜
とを有する半導体メモリであって、前記第１及び第２のヒューズ素子の各々は第１端子と第
２端子とを有し、前記第１端子と第２端子に電位差を与
えることによって前記第１端子と第２端子との間の抵抗
値が変更可能とされ、前記第１のヒューズ素子は、前記半導体メモリによって
実現され得る複数の動作モードの内の一つを選択するた
めに用いられ、前記第２のヒューズ素子は、前記半導体メモリの欠陥メ
モリセルのアドレス情報を記憶するために用いられるも
のであることを特徴とする半導体メモリ。