JP2006128171A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 貫通電極を有する半導体装置及びその製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０上に第１の絶縁膜１１を介してパッド電極１２を形成する。次に、パッド電極１２上を含む第１の絶縁膜１１上に、パッド電極１２を露出する開口部１４を有した第２の絶縁膜１３を形成する。次に、開口部１４を含む第２の絶縁膜１３上に、当該開口部１４を通してパッド電極１２と電気的に接続された第１の配線層１５を形成する。次に、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。次に、ビアホール１６の底部のパッド電極１２と電気的に接続された貫通電極２０及び第２の配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。
【選択図】 図１３

Description

本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。

近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。

従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。

そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。

次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概略を説明する。最初に、第１の絶縁膜を介してパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を接着する。なお、支持体は、必要に応じて接着されればよく、必ずしも接着される必要はない。

次に、半導体基板の裏面からパッド電極に到達するビアホールを、当該半導体基板のエッチングにより形成する。さらに、ビアホール内を含む半導体基板の裏面上に、当該ビアホールの底部でパッド電極を露出する第２の絶縁膜を形成する。

さらに、ビアホール内の第２の絶縁膜上に、当該底部で露出されたパッド電極と電気的に接続された貫通電極を形成する。また、同時に、上記貫通電極と接続した配線層を半導体基板の裏面の第２の絶縁膜上に形成する。次に、上記配線層上を含む半導体基板の裏面上に保護層を形成し、上記保護層の一部を開口して上記配線層の一部を露出する。さらに、その配線層上に導電端子を形成してもよい。その後、半導体基板をダイシングにより複数の半導体チップに切断分離する。

なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開２００３−３０９２２１号公報

次に、上述した従来例に係る半導体装置の製造方法の一部の工程を、図面を参照して説明する。図１４及び図１５は、従来例に係る半導体装置の製造方法を示す断面図である。

従来例に係る半導体装置では、図１４に示すように、いわゆる前工程によって、半導体基板５０の表面に絶縁膜５１を介してパッド電極５２が形成されている。また、その後の工程において、パッド電極５２が形成された半導体基板５０の表面上には、樹脂層５３を介して支持体５４が接着されている。ここで、パッド電極５２には、その成膜時に加わる熱応力（残留応力または真性応力という）が蓄積されているものと発明者は考察する。

しかしながら、図１５に示すように、レジスト層６０をマスクとして半導体基板５０をエッチングして、当該半導体基板５０を貫通するビアホール５６を形成すると、当該底部のパッド電極５２は、本来ならば水平の状態に保たれているべきところが、ビアホール５６の空間内に押し出されて湾曲するように変形していた。

このパッド電極５２の変形は、前工程でパッド電極５２が成膜される際に当該パッド電極５２に蓄積された上記応力が、熱サイクルテスト時等の熱的な負荷によってそれまでの均衡を失い、ビアホール５６の底部のパッド電極５２から集中的に開放されようとして起こると考えられる。

また、ビアホール５６内の底部でパッド電極５２に接続される例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後に、パッド電極５２は、その貫通電極により半導体基板５０の裏面側に引っ張られるようにして湾曲して変形する。このときの変形は、貫通電極を形成する際に当該貫通電極に蓄積された応力（引張応力もしくは圧縮応力）と、パッド電極１２に蓄積された応力との関係により起こると考えられる。

さらに、上述したようなパッド電極５２の変形により、当該パッド電極５２に金属疲労を起因とする損傷や断線が生じる場合があった。そのため、変形したパッド電極５２上を含むビアホール５６内に、例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後では、当該貫通電極とビアホール５６の底部のパッド電極５２との間に、接続不良が生じる場合があった。即ち、上記パッド電極５２の変形により、貫通電極を有する半導体装置の信頼性が低下するという問題が生じていた。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりが低下していた。

そこで本発明は、貫通電極を有する半導体装置及びその製造方法において、当該半導体装置の信頼性及び歩留まりの向上を図る。

本発明の半導体装置及びその製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置は、半導体チップと、半導体チップの表面上に第１の絶縁膜を介して形成されたパッド電極と、パッド電極の一部上及び第１の絶縁膜上に形成され、かつパッド電極を露出する開口部を有した第２の絶縁膜と、開口部を通してパッド電極と電気的に接続されて第２の絶縁膜の一部上に延びる第１の配線層と、半導体チップの裏面から当該パッド電極に到達するビアホールと、ビアホール内に形成され、かつ当該ビアホールを通してパッド電極と電気的に接続された貫通電極と、を備えることを特徴とする。

また、本発明の半導体装置は、上記構成に加えて、貫通電極と電気的に接続された半導体チップの裏面上に延びる第２の配線層と、第２の配線層を含む半導体チップ上に、当該第２の配線層の一部上を露出するように形成された保護層と、を備えることを特徴とする。さらに、本発明の半導体装置は、第２の配線層の一部上に導電端子を備えてもよい。

また、本発明の半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を介してパッド電極を形成する工程と、パッド電極を覆うようにして、当該パッド電極上及び当該第１の絶縁膜上に、第２の絶縁膜を形成する工程と、第２の絶縁膜の一部をエッチングして、パッド電極を露出する開口部を形成する工程と、開口部内及び前記第２の絶縁膜の一部上に、当該開口部を通して前記パッド電極と電気的に接続された第１の配線層を形成する工程と、半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、ビアホールを通してパッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、上記工程に加えて、貫通電極と電気的に接続された半導体基板の裏面上に延びる第２の配線層を形成する工程と、第２の配線層を含む半導体基板上に、当該第２の配線層の一部上を露出するようにして保護層を形成する工程と、を有することを特徴とする。さらに、本発明の半導体装置の製造方法は、上記工程に加えて、第２の配線層の一部上に導電端子を形成する工程を有してもよい。

更に、本発明の半導体装置の製造方法は、パッド電極を覆うように形成された第１の絶縁膜上に当該パッド電極を露出する開口部を有する半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、前記ビアホールを通して前記パッド電極と電気的に接続された貫通電極を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。

本発明によれば、半導体基板の裏面からパッド電極に到達するビアホールと、半導体基板の表面側に形成された第２の絶縁膜を開口する開口部とが、パッド電極の両面に対峙する。即ち、従来例のようにパッド電極の一方の面のみにビアホールの空間ができるものではない。そのため、パッド電極の成膜時に当該パッド電極に蓄積された応力は、パッド電極の両面から均等に開放される。

従って、パッド電極は、半導体チップ（半導体基板）の表面に対して水平な状態に保たれ易くなる。即ち、従来例にみられたような、パッド電極の変形を、極力抑止することができる。

また、パッド電極の変形を極力抑止することができるため、ビアホールの底部で当該パッド電極と接続される貫通電極との接続不良が抑止され、貫通電極とパッド電極との接続に係る信頼性が向上する。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。

次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図１３は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１乃至図１３は、半導体基板のうち、不図示のダイシングラインの近傍を示している。

最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。

次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくはＣＶＤ法により、約０．８μｍの膜厚を有して形成される。

次に、半導体基板１０の表面の第１の絶縁膜１１上に、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。このとき、パッド電極１２は水平状態を保って成膜されるが、その成膜時の条件に応じて所定の大きさの応力（引張応力もしくは圧縮応力）がパッド電極１２に蓄積される。

次に、図２に示すように、半導体基板１０の表面上、即ち、パッド電極１２上及び第１の絶縁膜１１上に、当該パッド電極１２を覆うようにして、第２の絶縁膜１３を形成する。第２の絶縁膜１３は、例えば、シリコン酸化膜（ＳｉＯ_２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１３は、好ましくは約０．２μｍ〜１μｍの膜厚を有して形成される。

次に、図３に示すように、第２の絶縁膜１３上の所定の領域に、第１のレジスト層４１を選択的に形成する。第１のレジスト層４１を形成する上記第２の絶縁膜１３上の所定の領域とは、後述する開口部１４を形成しない領域、即ち、パッド電極１２の一部上の領域、及びパッド電極１２が形成されていない位置上の領域である。

次に、第１のレジスト層４１をマスクとして、好ましくはドライエッチングにより第２の絶縁膜１３を選択的にエッチングし、第２の絶縁膜１３の一部を開口する開口部１４を形成する。ここで、開口部１４の底部では、パッド電極１２が露出される。

次に、図４に示すように、第１のレジスト層４１を除去した後に、半導体基板１０の表面の全面、即ち、開口部１４の底部で露出するパッド電極１２上、及び開口部１４内を含む第２の絶縁膜１３上に、第１の配線層１５を形成する。ここで、第１の配線層１５は、開口部１４の底部で露出するパッド電極１２と電気的に接続される。

この第１の配線層１５は、例えば銅（Ｃｕ）から成り、例えばスパッタ法により形成される。また、第１の配線層１５は、好ましくは約０．１３μｍ〜３μｍの膜厚を有して形成される。

次に、図５に示すように、第１の配線層１５上の所定の領域に、第２のレジスト層４２を選択的に形成する。第２のレジスト層４２を形成する上記第１の配線層１５上の所定の領域とは、少なくとも開口部１４の形成領域を含む領域である。本実施形態では、第２のレジスト層４２は、開口部１４の形成領域上、及び当該領域と連続する開口部１４の近傍の領域上に形成されている。

次に、第２のレジスト層４２をマスクとして、好ましくはドライエッチングにより、第１の配線層１５を選択的にエッチングする。このエッチングにより、第１の配線層１５は、開口部１４の形成領域以外の不要な部分が除去されるようにパターニングされる。

この第１の配線層１５は、例えば、半導体装置の回路テストを行う際のプローブピンを接触させるための電極として用いることもできる。

なお、上述した第１の配線層１５は、銅（Ｃｕ）以外の金属を用いたスパッタ法により形成されてもよい、例えば、第１の配線層１５は、アルミニウム（Ａｌ）を用いたスパッタ法により形成されてもよい。

また、第１の配線層１５は、スパッタ法以外の成膜方法により形成されてもよい。例えば、第１の配線層１５は、銅（Ｃｕ）から成り、メッキ法により形成されてもよい。この場合、開口部１４内を含む第２の絶縁膜１３上に不図示のバリアシード層を形成した後、不図示のマスクを用いて選択的に銅（Ｃｕ）のメッキ形成を行えばよい。もしくは、第１の配線層１５は、銅（Ｃｕ）から成り、ダマシン法により形成されてもよい。

次に、図６に示すように、第２のレジスト層４２を除去した後に、半導体基板１０の裏面上に、第３のレジスト層４３を選択的に形成する。即ち、第３のレジスト層４３は、半導体基板１０の裏面上のうち、パッド電極１２に対応する位置に開口部を有するようにして形成される。

次に、この第３のレジスト層４３をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。例えば、エッチングガスとしては、ＳＦ_６やＯ_２やＣ_４Ｆ_８等を含むガスを用いる。

そして、エッチングガスとしてＳＦ_６やＯ_２を用いた場合には、そのエッチング条件として、例えば、そのパワーは約１．５ＫＷのパワーで、ガス流量は３００／３０ｓｃｃｍで、圧力は２５Ｐａであることが好ましい。

こうして、上記エッチングにより、パッド電極１２上で半導体基板１０の裏面から当該表面に貫通するビアホールが形成される。ビアホール１６の底部では、第１の絶縁膜１１が露出されている。

ここで、パッド電極１２のそれぞれの面に、第１の絶縁膜１１や第１の配線層１５を介しているものの、ビアホール１６と、第２の絶縁膜１３を開口する開口部１４の空間とが対峙している。そのため、パッド電極１２の成膜時に当該パッド電極１２に蓄積された応力が、パッド電極１２の両面から均等に開放される。従って、パッド電極１２は、半導体基板１０の表面に対して水平な状態に保たれ易くなる。

次に、図７に示すように、第３のレジスト層４３をマスクとして、ビアホール１６の底部で露出する第１の絶縁膜１１の一部を選択的に除去する。これにより、ビアホール１６の底部でパッド電極１２の一部が露出される。その後、第３のレジスト層４３を除去する。

次に、図８に示すように、ビアホール１６内を含む半導体基板１０の裏面上に、第３の絶縁膜１７を形成する。第３の絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ_２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第３の絶縁膜１７は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。

次に、図９に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第３の絶縁膜１７のエッチングを行う。ここで、ビアホール１６の底部の第３の絶縁膜１７は、当該ビアホール１６の深さに応じて、半導体基板１０の裏面上の第３の絶縁膜１７よりも薄く形成される。そのため、上記エッチングにより、ビアホール１６の底部では、第３の絶縁膜１７が除去されてパッド電極１２の一部が露出されるが、半導体基板１０の裏面上及びビアホール１６の側壁では、第３の絶縁膜１７が残存する。

次に、図１０に示すように、ビアホール１６内及び半導体基板１０の裏面の第３の絶縁膜１７上に、バリアメタル層１８を形成する。ここで、上記バリアメタル層１８は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。

バリアメタル層１８は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。

このバリアメタル層１８には不図示のシード層が形成される。このシード層は、後述する配線形成層２０Ａをメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。

なお、ビアホール１６の側壁の第３の絶縁膜１７がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアメタル層１８は省略してもよい。

次に、半導体基板１０の裏面上に形成されたバリアメタル層１８及びシード層を被覆するように配線形成層２０Ａを形成する。ここで、前記配線形成層２０Ａは、例えば電解メッキ法により、例えば銅（Ｃｕ）から成る金属層である。

そして、図１１に示すように、前記配線形成層２０Ａ上の所定の領域に第４のレジスト層４４を形成する。そして、前記第４のレジスト層４４をマスクとして、前記配線形成層２０Ａをパターニングして貫通電極２０、及びこの貫通電極２０と連続した配線層２１を形成する。メッキ膜厚は、貫通電極２０がビアホール１６内に不完全に埋め込まれるような厚さに調整される。もしくは、貫通電極２０は、ビアホール１６内に完全に埋め込まれるように形成されてもよい。なお、前記第４のレジスト層４４を形成する上記所定の領域とは、ビアホール１６の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層２１を形成しない半導体基板１０の裏面上の領域である。

ここで、貫通電極２０は、シード層及びバリアメタル層１８を介して、ビアホール１６の底部で露出するパッド電極１２と電気的に接続されて形成される。また、貫通電極２０と連続し、電気的に接続された配線層２１は、シード層及びバリアメタル層１８を介して、半導体基板１０の裏面上に所定のパターンを有して形成される。続いて、前記第４のレジスト層４４を除去した後に、前記配線層２１及びシード層をマスクとして、前記バリアメタル層１８をパターニング除去する。

なお、上述した貫通電極２０と配線層２１は、それぞれ別工程によって形成されてもよい。また、貫通電極２０及び配線層２１の形成は、上述したような銅（Ｃｕ）を用いた電解メッキ法によらず、その他の金属及び成膜方法によって形成されてもよい。例えば、貫通電極２０及び配線層２１は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。この場合、ビアホール１６を含む半導体基板１０の裏面上に不図示のバリアメタル層を形成した後、当該バリアメタル層上に上記金属から成る貫通電極及び配線層をスパッタ法により形成する。そして、ビアホール１６の形成領域を除く当該配線層上の所定の領域に不図示のレジスト層を形成し、当該レジスト層をマスクとして配線層をパターニングすればよい。もしくは、貫通電極２０及び配線層２１は、ＣＶＤ法により形成されてもよい。

次に、図１２に示すように、ビアホール１６内を含む半導体基板１０の裏面上、即ち、第３の絶縁膜１７上、貫通電極２０上及び配線層２１上に、これらを覆うようにして、保護層２２を形成する。保護層２２は、例えばレジスト材料等から成る。保護層２２のうち配線層２１に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２１上に、例えばハンダ等の金属から成るボール状の導電端子２３が形成される。

次に、図１３に示すように、不図示のダイシングラインに沿って当該半導体基板１０をダイシングする。これにより、貫通電極２０を有した半導体置チップ１０Ａから成る複数の半導体装置が完成する。

上述したように、本実施形態の半導体装置及びその製造方法によれば、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６と、半導体基板１０の表面側に形成された第２の絶縁膜１３を開口する開口部１４とが、パッド電極１２の両面に対峙している。即ち、従来例のようにパッド電極５２の一方の面のみがビアホール５６の空間により開放される。そのため、パッド電極１２の成膜時に当該パッド電極１２に蓄積された応力は、パッド電極１２の両面から均等に開放される。

従って、パッド電極１２は、半導体チップ１０Ａ（半導体基板１０）の表面に対して水平な状態に保たれ易くなる。即ち、従来例にみられたようなパッド電極１２の変形を、極力抑止することができる。

また、パッド電極１２の変形を極力抑止することができるため、ビアホール１６の底部で当該パッド電極１２と接続される貫通電極２０との接続不良が抑止され、貫通電極２０とパッド電極１２との接続に係る信頼性が向上する。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。

なお、上述した実施形態は、導電端子２３の形成に制限されない。即ち、貫通電極２０及び配線層２１と、不図示の回路基板との電気的な接続が可能であれば、導電端子２３は必ずしも形成される必要は無い。例えば、半導体装置がＬＧＡ（Ｌａｎｄ Ｇｒｉｐ Ａｒｒａｙ）型の半導体装置である場合、保護層２２から局所的に露出する配線層２１の一部上に、導電端子２３を形成する必要はない。

また、上述した実施形態は、配線層２１の形成に制限されない。即ち、貫通電極２０がビアホール１６に完全に埋め込まれて形成される場合、配線層２１は必ずしも形成される必要は無い。例えば、当該貫通電極２０は、配線層２１及び導電端子２３を介さずに不図示の回路基板と直接接続されてもよい。もしくは、貫通電極２０は、ビアホール１６の開口部で露出する当該貫通電極２０上に導電端子２３を備え、配線層２１を介さずに、当該導電端子２３を介して不図示の回路基板と接続されてもよい。

なお、本実施形態では、開口部１４とビアホール１６の開口径がパッド電極１２よりも小さくなっているが、当該パッド電極１２よりも大きいものであってもよい。本発明の特徴は、半導体基板の両面にほぼ同等の開口径を有する開口を形成するものである。

また、本実施形態では上下に配線層１５，２１を有する構造であるため、特に、本発明の半導体装置を積層したスタック構造の半導体装置を構成する上で有効である。

本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。

Claims (7)

1. 半導体チップと、
   前記半導体チップの表面上に第１の絶縁膜を介して形成されたパッド電極と、
   前記パッド電極の一部上及び前記第１の絶縁膜上に形成され、かつ前記パッド電極を露出する開口部を有した第２の絶縁膜と、
   前記開口部を通して前記パッド電極と電気的に接続されて前記第２の絶縁膜の一部上に延びる第１の配線層と、
   前記半導体チップの裏面から当該パッド電極に到達するビアホールと、
   前記ビアホール内に形成され、かつ当該ビアホールを通して前記パッド電極と電気的に接続された貫通電極と、を備えることを特徴とする半導体装置。
2. 前記貫通電極と電気的に接続された前記半導体チップの裏面上に延びる第２の配線層と、
   前記第２の配線層を含む前記半導体チップ上に、当該第２の配線層の一部上を露出するように形成された保護層と、を備えることを特徴とする請求項１記載の半導体装置。
3. 前記第２の配線層の一部上に導電端子を備えることを特徴とする請求項２記載の半導体装置。
4. 半導体基板の表面上に第１の絶縁膜を介してパッド電極を形成する工程と、
   前記パッド電極を覆うようにして、当該パッド電極上及び当該第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜の一部をエッチングして、前記パッド電極を露出する開口部を形成する工程と、
   前記開口部内及び前記第２の絶縁膜の一部上に、当該開口部を通して前記パッド電極と電気的に接続された第１の配線層を形成する工程と、
   前記半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、
   前記ビアホールを通して前記パッド電極と電気的に接続された貫通電極を形成する工程と、
   前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
5. 前記貫通電極と電気的に接続された前記半導体基板の裏面上に延びる第２の配線層を形成する工程と、
   前記第２の配線層を含む前記半導体基板上に、当該第２の配線層の一部上を露出するようにして保護層を形成する工程と、を有することを特徴とする請求項４記載の半導体装置。
6. 前記第２の配線層の一部上に導電端子を形成する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
7. パッド電極を覆うように形成された第１の絶縁膜上に当該パッド電極を露出する開口部を有する半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、
   前記ビアホールを通して前記パッド電極と電気的に接続された貫通電極を形成する工程と、
   前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。

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