JP2013532903A - 金属汚染のない基板貫通ビア構造体 - Google Patents

金属汚染のない基板貫通ビア構造体 Download PDF

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Abstract

【課題】 金属汚染のない基板貫通ビア構造体及びその製造方法を提供する。
【解決手段】 裏面平坦化プロセスに起因する金属汚染の影響を受けない基板貫通ビア（ＴＳＶ）構造体を提供する。基板貫通ビア（ＴＳＶ）トレンチを形成した後、ＴＳＶトレンチの側壁上に、拡散障壁ライナが共形に堆積される。誘電体ライナは、拡散障壁ライナの垂直部分上に誘電体材料を堆積させることによって形成される。続いてＴＳＶトレンチを充填することによって、金属導電性ビア構造体が形成される。拡散障壁ライナの水平部分が除去される。拡散障壁ライナは、裏面平坦化の際に、金属導電性ビア構造体から生じる残留金属材料が基板の半導体構造体内に入るのを阻止することによって、基板の半導体材料を保護し、それにより、基板内の半導体デバイスが金属汚染から保護される。
【選択図】 図１３

Description

本開示は、半導体構造体の分野に関し、具体的には、金属汚染のない基板貫通ビア（ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ ｖｉａ）構造体及びその製造方法に関する。
近年、パッケージ又はシステム・ボード上に取り付けられた複数のシリコン・チップ及び／又はウェハの接合を可能にするために、「３次元シリコン」（３ＤＳｉ）構造体が提案されている。３ＤＳｉ構造体は、半導体チップの基板を通して電気的接続を提供する、「基板貫通ビア」構造体又は「ＴＳＶ」構造体と呼ばれる導電性ビア構造体を用いる。ＴＳＶ構造体は、所与の空間内に統合される能動回路の密度を高める。このような３ＤＳｉ構造体は、基板貫通ビアを用いて、複数のシリコン・チップ及び／又はウェハの間の電気的接続を提供する。
従来のＴＳＶ構造体には、典型的には、半導体チップの基板を通って延びる銅ビア構造体が用いられている。銅ビア構造体は、酸化シリコン誘電体ライナによって基板から横方向に電気的に絶縁される。この酸化シリコン誘電体ライナは、これを通って金属材料が拡散するのを防止するものではない。従って、銅ビア構造体の埋め込み端部の化学機械研磨の際に生じる残留銅材料が、酸化シリコン誘電体ライナの端面を汚し、後で酸化シリコン誘電体ライナを通って基板内の半導体材料内に拡散することがある。こうした残留銅材料の半導体材料内への拡散は、基板内の半導体デバイス内部の電気的短絡などの悪影響をもたらし得る。
米国特許第７，００９，２８０号明細書
金属汚染のない基板貫通ビア構造体及びその製造方法を提供する。
裏面平坦化プロセスに起因する金属汚染の影響を受けない基板貫通ビア（ＴＳＶ）構造体を提供する。基板貫通ビア（ＴＳＶ）トレンチを形成した後、ＴＳＶトレンチの側壁上に、拡散障壁ライナが共形に堆積される。誘電体ライナは、拡散障壁ライナの垂直部分上に誘電体材料を堆積させることによって形成される。続いてＴＳＶトレンチを充填することによって、金属導電性ビア構造体が形成される。拡散障壁ライナの水平部分は、金属導電性ビア構造体の導電性材料を堆積する前に異方性エッチングによって除去することができ、又は誘電体ライナの水平部分を除去した後に平坦化によって除去することができる。拡散障壁ライナは、裏面平坦化の際に、金属導電性ビア構造体から生じる残留金属材料が基板の半導体材料内に入るのを阻止することによって、基板の半導体材料を保護し、それにより、基板内の半導体デバイスが金属汚染から保護される。
本開示の態様によると、半導体基板及び内部に埋め込まれた基板貫通ビア（ＴＳＶ）構造体を含む半導体構造体が提供される。ＴＳＶ構造体は、半導体基板内の孔の周りの連続的側壁全体に接触する拡散障壁ライナと、拡散障壁ライナの内側側壁に接触する誘電体ライナと、誘電体ライナに横方向に接触する金属導電性ビア構造体とを含む。
本開示の別の態様によると、半導体構造体を形成する方法が提供される。この方法は、半導体基板の第１の面上に少なくとも１つの半導体デバイスを形成するステップと、半導体基板内にトレンチを形成するステップであって、半導体基板の半導体材料はトレンチの側壁において露出する、形成するステップと、側壁上に直接拡散障壁ライナを形成するステップと、トレンチを導電性充填材料で充填することによって金属導電性ビア構造体を形成するステップと、半導体基板を薄層化するステップであって、薄層化の後、金属導電性ビア構造体は、少なくとも半導体基板の第１の面から第２の面まで延び、第２の面は第１の面の反対側上に配置される、薄層化するステップとを含む。
本開示の第１の実施形態による、基板内に少なくとも１つのトレンチの形成する前の第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、基板内に少なくとも１つのトレンチを形成した後の第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、図２の第１の例示的な半導体構造体のトップダウン図である。 本開示の第１の実施形態による、連続的拡散障壁層の堆積後の第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、連続的拡散障壁層の水平部分の除去及び誘電体ライナの堆積後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、金属導電性ビア構造体を堆積させた後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、上部相互接続レベル構造体を形成した後の第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、ハンドル基板を取り付けた後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、基板の裏面部分を除去した後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、裏面半導体表面を陥凹させた後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、裏面誘電体層を堆積させた後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、裏面誘電体層を平坦化した後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第１の実施形態による、裏面金属パッドを形成し、裏面上にＣ４ボールを取り付け、ハンドル基板を前面から分離した後の、第１の例示的な半導体構造体の垂直方向断面図である。 本開示の第２の実施形態による、誘電体ライナを堆積した後の、第２の例示的な半導体構造体の垂直方向断面図である。 本開示の第２の実施形態による、金属導電性ビア構造体を堆積し、誘電体ライナ及び拡散障壁ライナの水平部分を除去した後の、第２の例示的な半導体構造体の垂直方向断面図である。 本開示の第２の実施形態による、第１の上部バック・エンド・オブ・ライン（ＢＥＯＬ）誘電体層を堆積し、内部のビア構造体を形成した後の、第２の例示的な半導体構造体の垂直方向断面図である。 本開示の第２の実施形態による、裏面金属パッドを形成し、裏面上にＣ４ボールを取り付け、ハンドル基板を前面から分離した後の、第２の例示的な半導体構造体の垂直方向断面図である。
上述のように、本開示は、金属汚染のない基板貫通ビア構造体及びその製造方法に関し、これらをここで添付図面を用いて詳細に説明する。図面全体を通して、同じ参照符号又は文字は、同様の又は同等の要素を示すために用いられる。図面は、必ずしも一定の尺度で描かれていない。
本明細書で用いられるとき、「導電性基板貫通ビア（ＴＳＶ）構造体」とは、基板を通って、即ち、少なくとも基板の上面から基板の底面まで延びる、導電性構造体である。
本明細書で用いられるとき、表面が平坦であることが意図され、かつ、表面の非平坦性が、表面を形成するのに用いられる処理ステップに内在する不完全性により制限される場合、表面は「実質的に平坦」である。
本明細書で用いられるとき、「取り付け構造体」とは、これに対して電気的に接続することにより半導体チップを取り付けることができる任意の構造体である。取り付け構造体は、パッケージング基板、インタポーザ構造体、又は別の半導体チップとすることができる。
本明細書で用いられるとき、第１の要素と第２の要素との間に導電性経路が存在する場合、第１の要素は第２の要素に「導電接続される」。
図１を参照すると、本開示の第１の実施形態による第１の例示的な半導体構造体が、半導体基板１０を含む。半導体基板１０は、これらに限定されるものではないが、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、シリコン炭素合金、シリコン・ゲルマニウム炭素合金、ガリウムヒ素、インジウムヒ素、リン化ンジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−Ｖ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料から選択することができる、半導体材料を含む。半導体基板１０は、バルク基板、半導体オン・インシュレータ（ＳＯＩ）基板、又はバルク部分及びＳＯＩ部分を有するハイブリッド基板とすることができる。半導体基板１０の少なくとも上部は、当技術分野において周知の方法を用いて、トランジスタ、ダイオード、キャパシタ、インダクタ、及び／又は抵抗器などの少なくとも１つの半導体デバイス１２が形成される、半導体材料領域を含む。
下部相互接続レベル構造体が、半導体基板１０の前面１１上に形成される。前面１１は、その上に少なくとも１つの半導体デバイスが配置される半導体基板の表面である。前面１１の少なくとも一部分が半導体材料を含む。下部相互接続レベル構造体は、下部相互接続レベル誘電体層と、内部に埋め込まれた下部相互接続レベル導電性構造体とを含む。説明に役立つ実例として、下部相互接続レベル誘電体層は、第１の下部相互接続レベル誘電体層２０、第２の下部相互接続レベル誘電体層３０、及び第３の下部相互接続レベル誘電体層４０を含むことができる。下部相互接続レベル導電性構造体は、第１の下部相互接続レベル誘電体層２０内に埋め込まれた第１の下部相互接続レベル・ビア構造体２２及び第１の下部相互接続レベル・ライン構造体２４、第２の下部相互接続レベル誘電体層３０内に埋め込まれた第２の下部相互接続レベル・ビア構造体３２及び第２の下部相互接続レベル・ライン構造体３４、並びに、第３の下部相互接続レベル誘電体層４０内に埋め込まれた第３の下部相互接続レベル・ビア構造体４２及び第３の下部相互接続レベル・ライン構造体４４を含むことができる。下部相互接続レベル誘電体層（２０、３０、４０）は、有機シリケート・ガラス（ＯＳＧ）、非ドープ・シリケート・ガラス（ＵＳＧ）、ドープ・シリケート・ガラス、窒化シリコン、又はバック・エンド・オブ・ラインの誘電体材料として用いられるいずれかの他の既知の誘電体材料などの誘電体材料を含むことができる。下部相互接続レベル導電性構造体（２２、２４、３２、３４、４２、４４）は、例えば、Ｃｕ、Ａｌ、Ａｇ、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＣｏＷＰ、及び／又はこれらの組み合わせ又は合金とすることができる。下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面は平坦化される。
図２及び図３を参照すると、マスキング層４７が、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の上面の上に形成され、次いで、リソグラフィによりパターン形成される。マスキング層４７は、ソフトマスク層、即ちフォトレジスト層、又は、例えば第３の下部相互接続レベル誘電体層４０などの下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上層の誘電体材料とは異なる耐エッチング性の誘電体材料を含むハードマスク層とすることができる。マスキング層４７がハードマスク層である場合、フォトレジスト層（図示せず）をマスキング層４７の上面に塗布し、リソグラフィによりパターン形成することができ、フォトレジスト層内のパターンをハードマスク層内に転写して、パターン形成されたマスク層４７を提供することができる。マスキング層４７がフォトレジスト層である場合には、フォトレジスト層をリソグラフィによる露光及び現像によってパターン形成することができる。
続いて、マスキング層４７内のパターンを、異方性エッチングにより下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）内及び半導体基板１０の上部に転写し、少なくとも１つのトレンチ４９を形成する。各トレンチ４９の断面形状は、図３に示される環形状を有することができるが、環形状を有する必要はない。半導体基板１０の半導体材料は、少なくとも１つのトレンチ４９の側壁において露出される。半導体基板１０の前面１１から計測された少なくとも１つのトレンチ４９の深さｄは、２０ミクロンから２００ミクロンまで、典型的には、４０ミクロンから１００ミクロンまでとすることができるが、より浅い又はより深い深さを用いることもできる。少なくとも１つのトレンチ４９の横方向寸法、即ち、少なくとも１つのトレンチ４９の１つの２つの異なる側壁間の最短の横方向距離は、２ミクロンから２０ミクロンまで、典型的には、４ミクロンから１０ミクロンまでとすることができるが、より小さい又はより大きい横方向寸法を用いることもできる。例えば、トレンチ４９の水平方向断面積が環である場合、トレンチ４９の横方向寸法は、外側側壁の半径と内側側壁の半径との間の差とすることができ、かつ、２ミクロンから２０ミクロンまで、典型的には、４ミクロンから１０ミクロンまでとすることができる。トレンチ４９についての環形状は説明に役立つ実例にすぎず、トレンチ４９は、本開示のライナを堆積させた後、次の処理ステップにおいて導電性材料でトレンチ４９を充填することが可能であれば、いずれの水平歩行断面形状を有することもできる。続いて、マスキング層４７は、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の露出された誘電体材料に対して選択的に除去される。
図４を参照すると、連続的拡散障壁層４８Ｌが、少なくとも１つのトレンチ４９の底面及び側壁、並びに下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面上に堆積される。連続的拡散障壁層４８Ｌは、第１の例示的な半導体構造体の全ての表面及び少なくとも１つのトレンチ４９の側壁表面を連続的に覆う。
一実施形態において、連続的拡散障壁層４８Ｌは、導電性材料を含む。連続的拡散障壁層４８Ｌは、単一の均質導電性材料から成るものとすることができ、又は異なる組成を有する複数の導電性材料層を含むことができる。具体的には、連続的拡散障壁層４８Ｌの導電性材料は、少なくとも１つの導電性金属窒化物を含むことができる。導電性金属窒化物についての限定されない例示的な材料として、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、及びＴａＣＮが挙げられる。代替的に又は付加的に、連続的拡散障壁層４８Ｌの導電性材料は、半導体材料内に拡散しない元素金属を含むことができる。そのような元素金属としては、Ｔａ、Ｔｉ、Ｗ、及びＭｏが挙げられる。さらに代替的に又は付加的に、連続的拡散障壁層４８Ｌの導電性材料は、ＣｏＷ合金及びＣｏＷＰ合金から選択することができる電気めっき可能な材料を含むことができる。連続的拡散障壁層４８Ｌの導電性材料は、金属材料に対する拡散障壁として機能する、即ち、半導体基板１０の半導体材料内への金属材料の拡散を阻止する。
連続的拡散障壁層４８Ｌのために単独成分の導電層として又は多成分の導電層の１つとして用いることができる種々の導電性材料は、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、物理気相堆積（ＰＶＤ、即ち、スパッタリング）、電気めっき、無電解めっき、又はこれらの組み合わせにより、連続層として堆積させることができる。連続的拡散障壁層４８Ｌの各々の導電性成分層の厚さは、１ｎｍから１００ｎｍまでとすることができる。連続的拡散障壁層４８Ｌの全厚は、５ｎｍから１００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。
別の実施形態において、連続的拡散障壁層４８Ｌは、誘電体材料を含む。連続的拡散障壁層４８Ｌは、単一の均質誘電体材料から成るものとすることができ、又は異なる組成を有する複数の誘電体材料層を含むことができる。具体的には、連続的拡散障壁層４８Ｌの誘電体材料は、金属酸化物含有誘電体材料を含むことができる。金属酸化物含有誘電体材料についての限定されない例示的な材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形物のうちの少なくとも１つを含み、ここで、ｘの各値は独立に約０．５から約３までであり、ｙの各値は独立に０から約２までである。代替的に又は付加的に、連続的拡散障壁層４８Ｌの誘電体材料は、炭化シリコン及びＳｉＮｘＣｙＨｚから選択される少なくとも１つの材料を含むことができ、ここで、ｘ、ｙ、及びｚの各値は、独立に０から約１までである。さらに代替的に又は付加的に、連続的拡散障壁層４８Ｌの誘電体材料は、窒化シリコンを含むことができる。連続的拡散障壁層４８Ｌの誘電体材料は、金属材料に対する拡散障壁として機能する、即ち、半導体基板１０の半導体材料内への金属材料の拡散を阻止する。
連続的拡散障壁層４８Ｌのために単独成分の誘電体層として又は多成分の誘電体層の１つとして用いることができる種々の誘電体材料は、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、スプレー・コーティング、又はこれらの組み合わせにより、連続層として堆積させることができる。ｘ、ｙ、及びｚの各値が独立に０から約１までである、ＳｉＮｘＣｙＨｚを堆積させる方法は、当技術分野において既知であり、例えば、Ａｎｇｙａｌ他による特許文献１に見出すことができる。ＳｉＮｘＣｙＨｚの堆積に関連する特許文献１の内容は、引用により本明細書に組み入れられる。連続的拡散障壁層４８Ｌの各誘電体成分層の厚さは、５ｎｍから２００ｎｍまでとすることができる。連続的拡散障壁層４８Ｌの全厚は、５ｎｍから１００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。
さらに別の実施形態において、連続的拡散障壁層４８Ｌは、少なくとも１つの誘電体材料層と少なくとも１つの導電性材料層との組み合わせを含む。連続的拡散障壁層４８Ｌのために独立に用いることができる誘電体材料及び導電性材料を組み合わせて用いることもできる。連続的拡散障壁層４８Ｌの全厚は、５ｎｍから１００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。
図５を参照すると、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の上面上の材料に対して連続的拡散障壁層４８Ｌの材料を選択的に除去する反応性イオン・エッチングとすることができる異方性エッチングにより、連続的拡散障壁層４８Ｌの水平部分が除去される。連続的拡散障壁層４８Ｌの残りの垂直部分は、少なくとも１つのトレンチ４９の側壁上にのみ存在する拡散障壁ライナを構成する。異方性エッチングの後、少なくとも１つのトレンチ４９の底面が露出される。説明に役立つ実例において、トレンチ４９は環形状を有し、一対の拡散障壁ライナ４８、即ち、内側拡散障壁層及び外側拡散障壁層が、トレンチ４９の側壁上に形成される。
誘電体ライナ５０Ｖが、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面、拡散障壁ライナ４８の内側側壁、及び少なくとも１つのトレンチ４９の底面上に直接連続的に堆積される。誘電体ライナ５０Ｖは、非ドープ・シリケート・ガラス（ＵＳＧ）、ドープ・シリケート・ガラス、有機シリケート・ガラス、又はこれらの組み合わせなどの誘電体材料を含む。誘電体ライナ５０Ｖは、少なくとも１つのトレンチ４９の内に後で形成される金属導電性ビア構造体の接着を促進する。拡散障壁ライナ４８の内側側壁から水平方向に計測された誘電体ライナ５０Ｖの厚さは、５０ｎｍから１ミクロンまで、典型的には、１５０ｎｍから５００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。誘電体ライナ５０Ｖは、例えば化学気相堆積（ＣＶＤ）によって堆積させることができる。
図６を参照すると、金属導電性ビア構造体５１が、少なくとも１つのトレンチ４９を導電性材料で充填することによって、少なくとも１つのトレンチの各々の内部に形成される。導電性材料は、例えば、電気めっき、無電解めっき、物理気相堆積、化学気相堆積、又はこれらの組み合わせによって堆積させることができる。平坦化プロセスによって、本明細書では遠位方向水平面５０Ｄと呼ばれる、誘電体ライナ５０Ｖの最上面の上に堆積された余分な導電性材料が除去される。平坦化プロセスには、化学機械平坦化、リセス・エッチング（ｒｅｃｅｓｓ ｅｔｃｈ）、又はこれらの組み合わせを用いることができる。少なくとも１つの金属導電性ビア構造体５１のために用いることができる材料として、Ｃｕ、Ｗ、ＣｏＷ、ＣｏＷＰ、Ａｕ、Ａｌ、及びＡｇが挙げられる。さらに、少なくとも１つの金属ライナ（図示せず）を、誘電体ライナ５０Ｖと少なくとも１つの金属導電性ビア構造体５１との間に随意的に堆積させることができる。金属ライナのために用いることができる材料として、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、及びＴａＣＮが挙げられる。
少なくとも１つの金属導電性ビア構造体５１の形成前に、形成と同時に、又は形成後に、誘電体ライナ５０Ｖを通って少なくとも１つの誘電体ライナ・レベル金属相互接続構造体５２を形成し、下部相互接続レベル導電性構造体（２２、２４、３２、３４、４２、４４）への導電性経路をもたらすことができる。誘電体ライナ５０Ｖは、遠位方向水平面５０Ｄ及び近位方向水平面５０Ｐを有する水平部分を含む。遠位方向水平面５０Ｄは、誘電体ライナ５０Ｖの最上面であり、かつ、少なくとも１つの金属導電性ビア構造体５１の端面と同一平面上にある。拡散障壁ライナ４８の最上面は、近位方向水平面５０Ｐと同一平面上にある。遠位方向水平面５０Ｄは、近位方向水平面５０Ｐよりも少なくとも１つの半導体デバイス１２から遠くにある。拡散障壁ライナ４８は、誘電体ライナ５０Ｖの最上面に接触しない。
図７を参照すると、誘電体層５０Ｖ及び少なくとも１つの金属導電性ビア構造体５１の平坦な面の上に、上部相互接続レベル構造体が形成される。この上部相互接続レベル構造体は、上部相互接続レベル誘電体層と、内部に埋め込まれた上部相互接続レベル導電性構造体とを含む。説明に役立つ例証として、上部相互接続レベル誘電体層は、第１の上部相互接続レベル誘電体層５０Ｌ、第２の上部相互接続レベル誘電体層６０、及び第３の上部相互接続レベル誘電体層７０を含むことができる。上部相互接続レベル導電性構造体は、第１の上部相互接続レベル誘電体層５０Ｌ内に埋め込まれた第１の上部相互接続レベル構造体５４、第２の上部相互接続レベル誘電体層６０内に埋め込まれた第２の上部相互接続レベル・ビア構造体６２及び第２の上部相互接続レベル・ライン構造体６４、並びに第３の上部相互接続レベル誘電体層７０内に埋め込まれた第３の上部相互接続レベル・ビア構造体７２及び第３の上部相互接続レベル・ライン構造体７４を含むことができる。上部相互接続レベル誘電体層（５０Ｌ、６０、７０）は、例えば、有機シリケート・ガラス（ＯＳＧ）、非ドープ・シリケート・ガラス（ＵＳＧ）、ドープ・シリケート・ガラス、窒化シリコン、又はバック・エンド・オブ・ラインの誘電体材料として用いられるいずれかの他の既知の誘電体材料などの誘電体材料を含むことができる。上部相互接続レベル導電性構造体（５４、６２、６４、７２、７４）は、例えば、Ｃｕ、Ａｌ、Ａｇ、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＣｏＷＰ、及び／又はそれらの組み合わせ又は合金とすることができる。上部相互接続レベル構造体（５０Ｌ、６０、７０、５４、６２、６４、７２、７４）の最上面は平坦化される。
上部相互接続レベル構造体は、下部の構造体内への不純物及び水分の侵入を阻止する、パッシベーション層８０をさらに含むことができる。従って、パッシベーション層８０は、不純物及び水分の拡散を阻止する誘電体材料を含む。例えば、パッシベーション層８０は、窒化シリコン層を含むことができる。パッシベーション層８０の厚さは、１００ｎｍから２ミクロンまで、典型的には、２００ｎｍから５００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。少なくとも１つの開口部をパッシベーション層８０内に形成することができ、前面金属パッド８２を少なくとも１つの開口部の各々の中に形成して、パッシベーション層８０を貫通する導電性経路をもたらすことができる。少なくとも１つの前面金属パッド８２の各々は、少なくとも１つの半導体デバイスの１つに導電接続される。少なくとも１つの前面金属パッド８２は、銅、ニッケル、アルミニウムなどの金属、又はこれらの組み合わせ若しくは合金を含む。少なくとも１つの前面金属パッド８２の各々は、その上に後でＣ４ボールを接合することができるＣ４パッドとすることができる。
図８を参照すると、ハンドル基板９０を、基板１０及び内部に埋め込まれたコンポーネント、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）、誘電体ライナ５０Ｖ及び内部に埋め込まれたコンポーネント、並びに上部相互接続レベル構造体（５０Ｌ、６０、７０、５４、６２、６４、７２、７４）のアセンブリに取り付けることができる。例えば、接着層８８をパッシベーション層８０の露出面に塗布し、ハンドル基板９０を接着層８８に接合することができる。
ハンドル基板９０又はパッシベーション層８０と少なくとも１つの前面金属パッド８２とのアセンブリを適切な条件下で接着層８８から分離できるならば、接着層８８は、ポリマー・ベースのもの、溶媒ベースのもの、樹脂ベースのもの、エラストマー・ベースのもの、又はいずれかの他のタイプの接合機構に基づくものとすることができる。ハンドル基板９０は、後の半導体基板１０の後の薄層化後の処理のための機械的支持を与えるのに十分な厚さとする。例えば、ハンドル基板９０は、５００ミクロンから２ｍｍまで、典型的には、７５０ミクロンから１，２５０ミクロンまでの厚さを有するガラス基板とすることができる。一実施形態において、ハンドル基板９０の横方向寸法は、半導体基板１０の横方向寸法と一致する。例えば、半導体基板１０が３００ｍｍの直径を有する場合、ハンドル基板９０は約３００ｍｍの直径を有することができる。
図９を参照すると、半導体基板１０を上下反転させ、半導体基板１０の裏面部分を除去することによりこれを薄層化することができる。具体的には、半導体基板１０の裏面部分を、例えば、研削、切断、研磨、リセス・エッチング、又はこれらの組み合わせによって除去することができる。この薄層化ステップの後、誘電体ライナ５０Ｖ及び拡散障壁ライナ４８は露出されない。半導体基板１０の厚さ、即ち、半導体基板１０の前面１１と裏面１９との間の距離は、図２及び図３の処理ステップの終わりにおける少なくとも１つのトレンチ４９の深さｄを上回る。例えば、半導体基板１０の厚さは、２５ミクロンから３００ミクロンまで、典型的には、４５ミクロンから１５０ミクロンまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。
図１０を参照すると、エッチングを用いて、半導体基板１０の薄層化が継続される。エッチングにより、半導体基板１０の材料が、誘電体ライナ５０Ｖの材料及び拡散障壁ライナ４８の材料に対して選択的に除去される。エッチングは、異方性エッチングであっても又は等方性エッチングであってもよい。さらに、このエッチングは、乾式エッチングであっても又は湿式エッチングであってもよい。エッチングは、誘電体ライナ５０Ｖの水平面及び拡散障壁ライナ４８の材料が露出された後も、半導体基板１０の裏面１９が誘電体ライナ５０Ｖの水平面に対して凹部深さｒｄまで陥凹されるまで続けられる。凹部深さｒｄは誘電体ライナ５０Ｖの厚さよりも大きく、かつ、１ミクロンから１０ミクロンまで、典型的には、２ミクロンから５ミクロンまでとすることができるが、より浅い又はより深い凹部深さを用いることもできる。このステップにおいて、少なくとも１つの金属導電性ビア構造体５１は、少なくとも半導体基板の第１の面、即ち前面１１から、半導体基板１０の第２の面、即ち前面１１の反対側に位置する裏面１９まで延びる。
図１１を参照すると、裏面誘電体層が、半導体基板１０の裏面上に堆積される。例えば、第１の裏面誘電体層１１２、第２の裏面誘電体層１１４、及び第３の裏面誘電体層１１６が、順次、半導体基板１０の裏面１９、拡散障壁ライナ４８の露出した側壁、及び誘電体ライナ５０Ｖの露出した水平面上に堆積される。
一実施形態において、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つは、金属材料の拡散を阻止する誘電体材料を含むことができる。金属材料の拡散を阻止する誘電体材料は、連続的拡散障壁層４８Ｌの誘電体材料として用いることができるいずれかの材料とすることができる。例えば、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つは、金属酸化物含有誘電体材料を含むことができる。金属酸化物含有誘電体材料のための限定されない例示的な材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形物のうちの少なくとも１つ含み、ここで、ｘの各値は独立に約０．５から約３までであり、ｙの各値は独立に０から約２までである。代替的に又は付加的に、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの誘電体材料は、炭化シリコン及びＳｉＮｘＣｙＨｚから選択される少なくとも１つの材料を含むことができ、ここで、ｘ、ｙ、及びｚの各値は独立に０から約１までである。さらに代替的に又は付加的に、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの誘電体材料は、窒化シリコンを含むことができる。裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの誘電体材料は、金属材料に対する拡散障壁として機能する、即ち、金属材料が裏面１９を通って半導体基板１０の半導体材料内に拡散するのを阻止する。
一実施形態において、第１の裏面誘電体層１１２は、金属材料に対する拡散障壁として機能する少なくとも１つの誘電体材料を含むことができる。別の実施形態において、裏面誘電体層（１１２、１１４、１１６）の１つは、非ドープ・シリケート・ガラスのような接着促進材料を含むことができる。さらに別の実施形態において、裏面誘電体層（１１２、１１４、１１６）は、酸化シリコンを含む第１の裏面誘電体層１１２、窒化シリコン又は金属材料に対する拡散障壁として機能するいずれかの他の誘電体材料を含む第２の裏面誘電体層１１４、及び酸化シリコンを含む第３の裏面誘電体層１１６の積層体とすることができる。裏面誘電体層（１１２、１１４、１１６）の各々の厚さは、必要に応じて最適化することができる。一般に、裏面誘電体層（１１２、１１４、１１６）の各々は、５０ｎｍから２ミクロンまでの厚さを有することができる。典型的には、裏面誘電体層（１１２、１１４、１１６）の結合した厚さは１ミクロンから３ミクロンまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。
図１２を参照すると、少なくとも１つの金属導電性ビア構造体５１の上の裏面誘電体層（１１２、１１４、１１６）の部分と、少なくとも１つの金属導電性ビア構造体５１の上部分、即ち、半導体基板１０の前面１１から垂直方向に最も遠い部分とが、化学機械平坦化（ＣＭＰ）によって行うことができる平坦化によって除去される。平坦化プロセス中、少なくとも１つの金属導電性ビア構造体５１の除去された部分から生じる金属粒子が、半導体基板１０との界面の上方（図１２に示すように）又は下方（実際のＣＭＰ処理ステップの際）に配置される裏面誘電体層（１１２、１１４、１１６）の露出した裏面を汚染することがある。拡散障壁ライナ４８の存在により、誘電体ライナ５０Ｖの露出面を汚染した金属粒子が、拡散障壁ライナ４８と誘電体ライナ５０Ｖの残りの部分との間の界面で停止することが保証される。さらに、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの間で金属材料に対する拡散障壁として機能する誘電体材料層の存在により、裏面誘電体層（１１２、１１４、１１６）の露出面の上を汚染した金属粒子が、裏面１９を通って半導体基板１０に入ることが防止される。具体的には、第１の裏面誘電体材料層１１２が、金属材料に対する拡散障壁として機能する場合、半導体基板１０の裏面１９及び側壁表面が、半導体基板１０への金属材料の拡散を阻止する材料によって連続的に密閉される。従って、第１の例示的な半導体構造体は、金属による裏面汚染の影響を受けないか又は裏面の金属汚染の危険性を著しく低減させる。平坦化後、裏面誘電体層（１１２、１１４、１１６）の露出面、少なくとも１つの金属導電性ビア構造体５１、及び拡散障壁ライナ４８は、実質的に互いに実質的に平坦である。
図１３を参照すると、裏面誘電体層（１１２、１１４、１１６）及び少なくとも１つの金属導電性ビア構造体５１の表面上に、裏面パッシベーション層１２０を堆積させることができる。裏面パッシベーション層１２０は、不純物材料及び水分が下の構造体に侵入するのを阻止する誘電体材料を含むことができる。例えば、裏面パッシベーション層１２０は、窒化シリコン層を含むことができる。裏面パッシベーション層１２０の厚さは、１００ｎｍから２ミクロンまで、典型的には、２００ｎｍから５００ｎｍまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。少なくとも１つの開口部を裏面パッシベーション層１２０内に形成することができ、裏面金属パッド１２２を少なくとも１つの開口部の各々の内部に形成して、裏面パッシベーション層１２０を通る導電性経路を提供することができる。少なくとも１つの裏面金属パッド１２２の各々は、金属コンタクト・ビア構造体５１に接触することができる。少なくとも１つの裏面金属パッド１２２は、銅、ニッケル、アルミニウムなどの金属、又はこれらの合金若しくは組み合わせを含む。少なくとも１つの裏面金属パッド１２２の各々は、その上に後でＣ４ボールを接合することができるＣ４パッドとすることができる。
少なくとも１つの金属コンタクト・ビア構造体５１の各々は、半導体基板１０の少なくとも前面１１から裏面１９まで垂直方向に延びる導電性基板貫通ビア（ＴＳＶ）構造体である。続いて、例えば、Ｃ４ボール１２４を少なくとも１つの裏面金属パッド１２２及び取り付け構造体上に配置された金属パッドに接合することによって、取り付け構造体（図示せず）を半導体基板１０の裏面に接合することができる。取り付け構造体との接合は、ハンドル基板９０及び半導体基板１０のアセンブリをウェハ・レベルでダイシング（ｄｉｃｉｎｇ）することなしに行うことができ、又は、個々の半導体チップの境界に対応するダイシング・チャネルに沿って、ハンドル基板９０及び半導体基板１０のアセンブリをダイシングした後に行うことができる。ひとたび取り付け構造体がＣ４ボール１２４を介して半導体基板１０に接合されると、ハンドル基板９０は、例えば接着層８８をへき開又は溶解することによって、半導体基板１０、Ｃ４ボール１２４のアレイ、及び取り付け基板のアセンブリから分離することができる。ハンドル基板９０がへき開により除去された場合、接着層８８の残留物は、当技術分野において既知の方法を用いて除去することができる。
図１４を参照すると、連続的拡散障壁層４８Ｌの水平部分を除去せずに誘電体ライナ５０Ｖを堆積させることによって、図４の第１の例示的な半導体構造体から、本開示の第２の実施形態による第２の例示的な半導体構造体を得ることができる。換言すれば、本開示の第２の実施形態においては、連続的拡散障壁層４８Ｌの水平部分を除去する異方性エッチングが省かれる。第２の実施形態の誘電体ライナ５０Ｖは、第１の実施形態におけるものと同じ厚さ及び組成を有することができ、かつ、同じ方法を用いて形成することができる。従って、誘電体ライナ５０Ｖは、連続的拡散障壁層４８Ｌの内側側壁上に直接形成される。
図１５を参照すると、少なくとも１つのトレンチ４９を導電性材料で充填することによって、少なくとも１つのトレンチ４９の各々の内部に、金属導電性ビア構造体５１が形成される。導電性材料は、第１の実施形態におけるものと同じ組成を有することができ、かつ、同じ方法を用いて堆積させることができる。平坦化プロセスによって、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面の上に堆積された余分な導電性材料が除去される。平坦化プロセスには、化学機械平坦化、リセス・エッチング、又はこれらの組み合わせを用いることができる。少なくとも１つの金属導電性ビア構造体５１のために用いることができる材料として、Ｃｕ、Ｗ、ＣｏＷ、ＣｏＷＰ、Ａｕ、Ａｌ、及びＡｇが挙げられる。さらに、誘電体ライナ５０Ｖと少なくとも１つの金属導電性ビア構造体５１との間に、少なくとも１つの金属ライナ（図示せず）を随意的に堆積させることができる。金属ライナのために用いることができる材料として、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、及びＴａＣＮが挙げられる。
平坦化プロセスの際、前面１１の上に位置する下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面の上方から、誘電体ライナ５０Ｖの水平部分が除去される。さらに、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の最上面の上方から、連続的拡散障壁層４８Ｌの水平部分が除去される。連続的拡散障壁層４８Ｌの水平部分は、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）の上及び充填されたトレンチの底部のみに存在するので、平坦化ステップの際、前面１１の上方に位置する連続的拡散障壁層４８Ｌの全ての水平部分が除去される。平坦化ステップの際、少なくとも１つの導電性ビア構造体５１の部分も除去されるので、連続的拡散障壁層４８Ｌの水平部分は、最初の金属導電性ビア構造体５１の形成後、及び、少なくとも１つの金属導電性ビア構造体５１の上端部の除去と同時に除去される。
平坦化ステップ後の連続的拡散障壁層４８Ｌの残留部分は、ここでは拡散障壁ライナ４８と呼ばれる。半導体基板１０内に埋め込まれた誘電体ライナ５０Ｖの残留部分及び下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）は、ここでは埋め込み誘電体ライナ５０Ｗ、即ち埋め込まれた誘電体ライナと呼ばれる。下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）、拡散障壁ライナ４８、埋め込み誘電体ライナ５０Ｗ、及び少なくとも１つの金属導電性ビア構造体５１の最上面は、実質的に互いに平坦である。
図１６を参照すると、平坦な相互接続レベル誘電体層５０Ｘを、下部相互接続レベル構造体（２０、３０、４０、２２、２４、３２、３４、４２、４４）、拡散障壁ライナ４８、埋め込み誘電体ライナ５０Ｗ、及び少なくとも１つの金属導電性ビア構造体５１の平坦な最上面上に堆積させることができる。平坦な相互接続レベル誘電体層５０Ｘは、第１の実施形態の上部相互接続レベル誘電体層（５０Ｌ、６０、７０）のいずれかに用いることができる任意の誘電体材料を含むことができる。当技術分野において既知の方法を用いて、平坦な相互接続レベル誘電体層５０Ｘ内に、少なくとも１つの誘電体ライナ・レベル金属相互接続構造体５２を形成することができる。平坦な相互接続レベル誘電体層５０Ｘは、少なくとも１つの金属導電性ビア構造体５１及び拡散障壁ライナ４８に接触する同一平面上にある水平面を有する相互接続レベル誘電体層である。
図１７を参照すると、第２の例示的な半導体構造体に対して図７−図１３の処理ステップを行うことができる。拡散障壁ライナ４８の存在により、図１２のプロセス・ステップの際、即ち、平坦化ステップにおいて裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの金属導電性ビア構造体より上方の部分、及び少なくとも１つの金属導電性ビア構造体の上部を除去する際、誘電体ライナ５０Ｗの露出面を汚染した金属粒子が、拡散障壁ライナ４８と誘電体ライナ５０Ｗの残留部分との間の界面で停止することが保証される。さらに、裏面誘電体層（１１２、１１４、１１６）の少なくとも１つの間で金属粒子に対する拡散障壁として機能する誘電体材料層の存在により、この平坦化ステップの際、裏面誘電体層（１１２、１１４、１１６）の露出面を汚染した金属粒子が、裏面１９を通って半導体基板１０に入ることが防止される。従って、第２の例示的な半導体構造体は、金属による裏面汚染の影響を受けないか又は裏面の金属汚染の危険性を著しく低減させる。
本開示が、その好ましい実施形態に関連して具体的に示され説明されたが、当業者であれば、本開示の趣旨及び範囲から逸脱することなく、形状及び細部における前述及び他の変更を加え得ることが理解されるであろう。従って、本開示は、説明され示された正確な形状及び細部に限定されるものではなく、添付の特許請求の範囲内に含まれることを意図する。
１０：半導体基板
１１：半導体基板の前面
１２：半導体デバイス
１９：半導体基板の裏面
２０、３０、４０：下部相互接続レベル誘電体層
２２、３２、４２：下部相互接続レベル・ビア構造体
２４、３４、４４：下部相互接続レベル・ライン構造体
４７：マスキング層
４８：拡散障壁ライナ
４８Ｌ：連続的拡散障壁層
４９：トレンチ
５０Ｄ：遠位方向水平面
５０Ｐ：近位方向水平面
５０Ｌ、６０、７０：上部相互接続レベル誘電体層
５０Ｖ：誘電体ライナ
５０Ｗ：埋め込み誘電体ライナ
５０Ｘ：平坦化な相互接続レベル誘電体層
５１：金属導電性ビア構造体
５２：誘電体ライナ・レベル金属相互接続構造体
５４：上部相互接続レベル構造体
６２、７２：上部相互接続レベル・ビア構造体
６４、７４：上部相互接続レベル・ライン構造体
８０：パッシベーション層
８２：前面金属パッド
８８：接着層
９０：ハンドル基板
１１２、１１４、１１６：裏面誘電体層
１２０：裏面パッシベーション層
１２２：裏面金属パッド
１２４：Ｃ４ボール

Claims (25)

  1. 半導体基板及び内部に埋め込まれた基板貫通ビア（ＴＳＶ）構造体を含む半導体構造体であって、前記ＴＳＶ構造体は、
    前記半導体基板内の孔の周りの連続的側壁の全体に接触する拡散障壁ライナ（４８）と、
    前記拡散障壁ライナの内側側壁に接触する誘電体ライナ（５０Ｖ）と、
    前記誘電体ライナに横方向に接触する金属導電性ビア構造体（５１）と、
    を含む半導体構造体。
  2. 前記拡散障壁ライナは導電性材料を含む、請求項１に記載の半導体構造体。
  3. 前記拡散障壁ライナは導電性金属窒化物を含む、請求項２に記載の半導体構造体。
  4. 前記導電性金属窒化物は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、及びＴａＣＮから選択される、請求項３に記載の半導体構造体。
  5. 前記拡散障壁ライナは元素金属を含む、請求項２に記載の半導体構造体。
  6. 前記拡散障壁ライナは、ＣｏＷ合金及びＣｏＷＰ合金から選択される電気めっき可能な材料である、請求項２に記載の半導体構造体。
  7. 前記拡散障壁ライナは、金属材料の拡散を阻止する誘電体材料を含む、請求項１に記載の半導体構造体。
  8. 前記拡散障壁ライナは金属酸化物含有誘電体材料を含む、請求項７に記載の半導体構造体。
  9. ｘの各値は独立に０．５から３までであり、ｙの各値は独立に０から２までであるものとして、前記金属酸化物含有誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形のうちの少なくとも１つを含む、請求項８に記載の半導体構造体。
  10. ｘ、ｙ、及びｚの各値は独立に０から１までであるものとして、前記拡散障壁ライナは、炭化シリコン及びＳｉＮｘＣｙＨｚから選択される材料を含む、請求項７に記載の半導体構造体。
  11. 前記拡散障壁ライナは窒化シリコンを含む、請求項７に記載の半導体構造体。
  12. 前記半導体基板の第１の面（１１）上に配置された少なくとも１つの半導体デバイス（１２）と、
    前記半導体基板の第２の面（１９）上に配置された拡散障壁層と、
    をさらに含み、前記第２の面は前記第１の面の反対側上に配置される、請求項１に記載の半導体構造体。
  13. 前記拡散障壁層は、金属材料の拡散を阻止する誘電体材料を含む、請求項１２に記載の半導体構造体。
  14. ｘ、ｙ及びｚの各値が独立に０から１までであるものとして、前記拡散障壁層は、金属酸化物含有誘電体材料、炭化シリコン、及びＳｉＮｘＣｙＨｚ、並びに窒化シリコンから選択される材料を含む、請求項１３に記載の半導体構造体。
  15. 前記誘電体ライナは遠位方向水平面（５０Ｄ）及び近位方向水平面（５０Ｐ）を有する水平部分を含み、前記遠位方向水平面は、前記近位方向水平面よりも前記少なくとも１つの半導体デバイスから遠くにあり、かつ、前記金属導電性ビア構造体の端面と同一平面上にある、請求項１に記載の半導体構造体。
  16. 前記金属導電性ビア構造体及び前記拡散障壁ライナに接触する同一平面上の水平面を有する相互接続レベル誘電体層（５０Ｘ）をさらに含む、請求項１に記載の半導体構造体。
  17. 前記半導体基板の第１の面（１１）上に配置された少なくとも１つの半導体デバイス（１２）と、
    前記金属導電性ビア構造体に導電接続され、かつ、前記第１の面に対してよりも前記半導体基板の第２の表面の近位にある、金属パッド（１２２）と、
    をさらに含み、
    前記第２の面は前記第１の面の反対側上に配置される、請求項１に記載の半導体構造体。
  18. 前記金属パッドに接合されたＣ４ボール（１２４）をさらに含む、請求項１７に記載の半導体構造体。
  19. 半導体構造体を形成する方法であって、
    半導体基板の第１の面（１１）上に少なくとも１つの半導体デバイス（１２）を形成するステップと、
    前記半導体基板内にトレンチ（４９）を形成するステップであって、前記半導体基板の半導体材料は前記トレンチの側壁において露出する、形成するステップと、
    前記側壁上に直接拡散障壁ライナ（４８）を形成するステップと、
    前記トレンチを導電性充填材料で充填することによって、金属導電性ビア構造体（４９）を形成するステップと、
    前記半導体基板を薄層化するステップであって、前記薄層化の後、前記金属導電性ビア構造体は少なくとも前記半導体基板の前記第１の面から第２の面（１９）まで延び、前記第２の面は前記第１の面の反対側上に配置される、薄層化するステップと、
    を含む方法。
  20. 前記拡散障壁ライナは、連続的拡散障壁層（４８Ｌ）を堆積させ、その後、前記第１の面の上から前記連続的拡散障壁の水平部分を除去することによって形成され、前記拡散障壁ライナは前記連続的拡散障壁層の残りの垂直部分を含む、請求項１９に記載の方法。
  21. 前記連続的拡散障壁層の前記水平部分は異方性エッチングによって除去され、前記異方性エッチング後、前記トレンチの底面が露出される、請求項２０に記載の方法。
  22. 前記連続的拡散障壁層の前記水平部分は、前記金属導電性ビア構造体の形成後、及び、前記金属導電性ビア構造体の端部分の除去と同時に除去される、請求項２０に記載の方法。
  23. 誘電体ライナ（５０Ｖ）を形成するステップをさらに含み、前記誘電体ライナは、前記連続的拡散障壁層の内側側壁又は前記拡散障壁ライナの内側側壁上に直接形成され、前記金属導電性ビア構造体は前記誘電体ライナ上に直接形成される、請求項２０に記載の方法。
  24. 前記第２の面上に、前記金属導電性ビア構造体に導電接続された金属パッドを形成するステップと、
    Ｃ４ボール（１２４）を前記金属パッドに接合するステップと、
    をさらに含む、請求項１９に記載の方法。
  25. 前記半導体基板の前記第２の面上に直接拡散障壁層（１１２）を形成するステップをさらに含み、前記拡散障壁層は金属材料の拡散を阻止する材料を含む、請求項１９に記載の方法。
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