KR100744424B1 - 반도체소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims abstract description 59
- 229910008482 TiSiN Inorganic materials 0.000 claims abstract description 52
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims abstract description 52
- 238000009792 diffusion process Methods 0.000 claims abstract description 51
- 239000010949 copper Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052802 copper Inorganic materials 0.000 claims abstract description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000004888 barrier function Effects 0.000 claims description 46
- 230000008021 deposition Effects 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000013077 target material Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 abstract 2
- 239000000853 adhesive Substances 0.000 abstract 1
- 230000001070 adhesive effect Effects 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 abstract 1
- 238000007740 vapor deposition Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 45
- 238000000151 deposition Methods 0.000 description 21
- 239000010936 titanium Substances 0.000 description 16
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 15
- 230000000694 effects Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- QDGMSMUNXGCWRA-UHFFFAOYSA-N C[Ti](C)N Chemical compound C[Ti](C)N QDGMSMUNXGCWRA-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명에 따른 반도체 소자의 제조방법은 기판 위에 층간절연층을 형성하는 단계; 상기 층간절연층에 비아홀과 트렌치를 형성하는 단계; 상기 비아홀과 트렌치 상에 PVD에 의해 TiN막을 형성하는 단계; 상기 TiN막 상에 PVD에 의해 TiSiN막의 확산방지막을 형성하는 단계; 상기 확산방지막 상에 구리시드층을 형성하는 단계; 및 상기 구리시드층을 이용하여 상기 비아홀과 트렌치에 비아플러그와 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
TaN/Ta Bi-Layer, MOCVD(Metal Organic CVD), TiSiN, TDMAT(Tetrakis Dimethyl Amino Titanium)
Description
도 1은 종래기술에 의한 반도체소자의 단면도.
도 2는 본 발명의 실시예에 따른 반도체소자의 제조공정 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체소자의 제조공정의 레서피.
도 4는 본 발명의 제2 실시예에 따른 반도체소자의 제조공정의 레서피.
<도면의 주요 부분에 대한 설명>
110: 제1 층간절연층 120: 제1 비아플러그
130: 제1 확산방지막 140: 제1 금속배선
210: 제2 층간절연층 215: 제3 층간절연층
230: 제2 확산방지막 245: 구리시드층
본 발명은 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 다층배선(Multilevel Interconnection)에 사용되는 금속배선으로는 Al 또는 Cu 물질이 사용되며, 이 중 Cu을 사용할 경우에는 Single/Dual 다마신 공정(Damascene Process)방법을 이용한다.
종래기술에 의한 듀얼다마신 공정은 제1 층간절연층(10) 및 제2 층간절연층(15)에 비아홀과 트렌치를 함께 형성하고, 상기 비아홀과 트렌치에 확산방지막(30)을 형성한다.
그 후 상기 확산방지막(30) 상에 구리시드층(45)을 형성하고 전기도금법에 의해 비아플러그(미도시)와 금속배선(미도시)를 동시에 형성한다.
한편, 듀얼 다마신(Damascene) 공정을 통해 금속배선 물질로 사용되는 Cu의 확산방지막으로는 여러 가지 물질이 사용되고 있으나, 최근 가장 흔하게 사용되는 물질이 Ta(Tantalum) 혹은 TaN(Tantalum Nitride)이다.
하지만, Ta은 다음과 같은 몇 가지 단점이 있다.
즉, Ta은 Ti의 약 10배나 비싸므로, 반도체공정의 제조단가를 높이는 문제가 있다. 또한, Ta은 층간절연층(Oxide)에 대한 접착력(Adhesion)이 좋지 않다. 또한, Ta은 접착력(Adhesion)의 문제로 TaN 형태로도 사용되나 TaN Film 위에는 구리시드층(Seed Cu)의 형성이 어려운 문제가 있다. 또한, TaN/Ta Bi-Layer형태 사용시 생산성(Throughput) 이 떨어지는 문제가 있다.
이러한 단점을 극복하기 위해 나온 최신 기술이 MOCVD(Metal Organic CVD) TiSiN 방식이다.
이 방식은 일종의 CVD 방식으로 TDMAT(Tetrakis Dimethyl Amino Titanium) 이라는 컴파운드(Compound)를 열에 의한 분해 후 H2/N2 혼합가스를 사용한 플라즈마처리(Plasma Treatment)로 TiN Film을 형성한다.
그 후 SiH4 Gas로 TiN Film 을 블로잉(blowing)하여 최종 TiSiN Film을 형성시킨다.
한편, TiN Film 속의 Si 성분 첨가로 인한 Cu의 확산방지를 훌륭한 수행하는 장점도 있으나, 이러한 MOCVD TiSiN 역시 몇 가지 단점이 있다.
즉, 종래기술에 의한 MOCVD는 공정(Process) 시간이 너무 길며, 350℃ 이상의 고온에서만 가능한 한계가 있어서 트랜지스터가 형성되고 진행되는 후공정에는 부적합한 문제가 있다.
또한, 종래기술에 의한 MOCVD는 TDMAT 라는 고가(500g 당 약 500~1000만원)의 케미컬 컴파운드(Chemical Compound)를 사용하여 제조단가를 높이는 문제가 있다.
또한, 종래기술에 의한 MOCVD는 증착속도가 너무 느려서 원하는 만큼의 두꺼운 확산 방지막을 얻기 힘들다. 이는 SiH4 Gas의 블로잉(blowing) 온도와 시간조절 등이 난해하기 때문이다.
본 발명은 Ta, TaN, CVD TiSiN 방식의 단점을 극복하는 새로운 TiSiN 형성 방법을 제시하여 효과적인 Cu 확산방지막을 제공할 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 기 판 위에 층간절연층을 형성하는 단계; 상기 층간절연층에 비아홀과 트렌치를 형성하는 단계; 상기 비아홀과 트렌치 상에 PVD에 의해 TiN막을 형성하는 단계; 상기 TiN막 상에 PVD에 의해 TiSiN막의 확산방지막을 형성하는 단계; 상기 확산방지막 상에 구리시드층을 형성하는 단계; 및 상기 구리시드층을 이용하여 상기 비아홀과 트렌치에 비아플러그와 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 기판 위에 층간절연층을 형성하는 단계; 상기 층간절연층에 비아홀과 트렌치를 형성하는 단계; 상기 비아홀과 트렌치 상에 PVD에 의해 TiSiN막으로 확산방지막을 형성하는 단계; 상기 확산방지막 상에 구리시드층을 형성하는 단계; 및 상기 구리시드층을 이용하여 상기 비아홀과 트렌치에 비아플러그와 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 종래기술의 Ta, TaN, CVD TiSiN 보다 저렴한 비용으로 Cu 확산 방지막을 형성시킬 수 있고, 또한, 본 발명에 의하면 종래기술의 Ta 등에 비해 층간절연층과 더 좋은 접촉력(Adhesion)을 가진 확산방지막을 얻을 수 있는 장점이 있다.
이하, 본 발명에 따른 반도체소자의 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 제조공정 단면도이다.
본 발명의 실시예에 따른 반도체소자의 제조공정은 기본적으로 다음과 같다.
우선, 도 2와 같이 제1 층간절연층(120)에 제1 확산방지막(130)을 형성하고 제1 비아플러그(120)와 제1 금속배선(140)을 형성한다.
상기 제1 금속배선(140)이 형성된 기판 위에 제2 층간절연층(210) 및 제3 층간절연층(215)을 형성하고, 상기 제2 및 제3 층간절연층(210, 215)에 비아홀과 트렌치를 형성한다. 이때, 비아홀을 먼저 형성하고 트렌치를 형성하거나 그 반대의 순서로 진행할 수 있다.
상기 비아홀과 트렌치 상에 제2 확산방지막(230)을 형성하고, 상기 제2 확산방지막(230) 상에 구리시드층(245)을 형성하고, 상기 비아홀과 트렌치에 전기도금법에 의한 제2 비아플러그(미도시) 및 제2 금속배선(미도시)을 형성한다.
본원발명은 상기 제2 확산방지막(230)을 PVD에 의한 TiSiN막으로 형성함에 그 특징이 있다.
본 발명에 따른 반도체 소자의 제조방법에 의하면 Ta, TaN, CVD TiSiN 보다 저렴한 비용으로 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다. 또한, 본 발명에 의하면, TaN 보다 Film 스트레스(Stress)가 작은 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다. 또한, 본 발명에 의하면 TaN 보다 시드구리층(Seed Cu) 형성이 쉬운 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
이하, 본 발명에 따른 구체적인 실시예를 상세히 설명한다.
(실시예 1)
도 3은 본 발명의 제1 실시예에 따른 반도체소자의 제조공정의 레서피이다.
우선(Step 1), 상기 비아홀과 트렌치가 형성된 기판을 PVD 챔버에 로딩하고, N2 및 Ar 가스를 각각 55sccm씩 약 3초 플로우한다.
다음으로(Step 2), Ti 타겟물질(미도시)을 상기 챔버에 로딩하고 전원을 인가하여 상기 기판의 비아홀과 트렌치에 TiN막을 얇게 형성한다. 이때, 공정시간은 약 1~2초 정도로 진행하여 약 13~16Å의 TiN막을 얇게 형성한다.
다음으로(Step 3), 상기 TiN막이 형성된 기판에 N2 , Ar 및 SiH4 가스를 각각 30, 50 및 40sccm씩 약 3초 플로우한다.
다음으로(Step 4), 상기 Ti 타겟물질을 이용하고, 전원을 인가하여 상기 TiN막이 형성된 기판에 TiSiN막을 얇게 형성한다. 이때, 공정시간은 약 1~2초 정도로 진행하여 약 13~16Å의 TiSiN막을 얇게 형성한다.
다음으로(Step 5), 상기 Step 1 내지 Step 4의 공정을 반복하여 원하는 조성과 두께의 TiSiN을 얻을 수 있다.
예를 들어, 본 발명의 레서피에 의할 때, 초당 TiSiN의 형성속도는 약 10~15Å이므로, 약 120~140Å의 TiSiN 막의 확산방지막을 형성하기 위해서는 약 10회의 공정을 반복할 수 있다. TiSiN 막의 확산방지막은 약 120Å 미안의 경우에는 너무 얇아 확산방지막으로서의 기능을 하기 어려우며, 140Å 초과의 경우에는 지나치게 두꺼워서 비아홀 또는 트렌치와의 접촉이 문제가 생길 수 있다.
상기 증착속도를 조절하기 위해서는 타겟물질에 인가되는 DC Power를 조절할 수 있다.
또한, 본 발명의 제1 실시예에서는 상기 Ar가스의 양에 의해 Ti 및 N의 증 착속도를 조절할 수 있다.
즉, Ar가스 리치(Rich)의 경우에 Ti 증착은 우세(리치:Rich)하고, Ar가스가 푸어(Poor)의 경우에 N 증착속도가 우세(리치:Rich)임을 이용하여 Ti, N의 조성을 조절할 수 있다.
또한, 상기 SiH4 리치(Rich)의 경우에 Si 증착은 리치(Rich)인 것을 이용하여, Si의 증착조성을 조절할 수 있다.
결국, 상기 Ar 및 SiH4 의 양을 조절하여 원하는 조성의 Ti:Si:N을 얻을 수 있다.
본 발명의 제1 실시예에서는 TiN막이 형성된 상태에서 N2는 약 30sccm, Ar은 약 30sccm, SiH4는 약 40sccm을 플로우하는 상태에서 약 6500 W의 파워를 가함으로써 Ti:Si:N의 조성이 1:1:1인 TiSiN 막을 얻을 수 있다.
또한, 상기 확산방지막을 형성하는 공정조건에서 상기 TiN막을 형성하는 단계와, 상기 TiSiN막을 형성하는 단계의 시간을 조절함으로써 Ti:Si:N의 조성을 조절하고, 상기 TiSiN막의 두께를 조절할 수 있는 효과가 있다.
다음으로(Step 6), 상기 챔버를 펌프하고 상기 확산방지막이 형성된 기판을 언로딩하여 상기 공정을 마무리한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 Ta, TaN, CVD TiSiN 보다 저렴한 비용으로 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 종래기술의 Ta 등에 비해 층간절연층과 더 좋은 접촉력(Adhesion)을 가진 확산방지막을 얻을 수 있는 효과가 있다.
또한, 본 발명에 의하면 증착 시간이 짧아 높은 생산성을 가지는 효과가 있다. 또한, 본 발명에 의하면 플라즈마 증착에 의하므로 MOCVD TiSiN 보다 저온 증착이 가능하다. 그리고, 본 발명에 의하면 시간조절만으로 TiSiN Film의 두께 및 조성조절이 쉬워 제조공정의 효율이 증대되는 효과가 있다.
(제2 실시예)
도 4는 본 발명의 제2 실시예에 따른 반도체소자의 제조공정의 레서피이다.
우선, (Step 1), 상기 비아홀과 트렌치가 형성된 기판을 PVD 챔버에 로딩하고 N2 , Ar 및 SiH4 가스를 각각 30, 50 및 50sccm씩 약 3초 동안 플로우한다.
다음으로(Step 2), Ti 타겟물질을 이용하고, 전원을 인가하여 상기 기판에 TiSiN막을 얇게 형성한다. 이때 N2 , Ar 및 SiH4 가스를 각각 30, 30 및 50sccm씩 플로우하는 상태에서 공정이 진행될 수 있다. 그리고, 공정시간은 약 10~12초 정도로 진행하여 약 120~140Å의 TiSiN막을 형성한다.
예를 들어, 본 발명의 레서피에 의할 때, 초당 TiSiN의 형성속도는 약 10~15Å이므로, 약 120~140Å의 TiSiN 막의 확산방지막을 형성하기 위해서는 약 10초 정도의 공정시간을 확보해야한다. TiSiN 막의 확산방지막은 약 120Å 미안의 경우에는 너무 얇아 확산방지막으로서의 기능을 하기 어려우며, 140Å 초과의 경우에는 지나치게 두꺼워서 비아홀 또는 트렌치와의 접촉이 문제가 생길 수 있다.
또한, 상기 증착속도를 조절하기 위해서는 타겟물질에 인가되는 DC Power를 조절할 수 있다.
또한, 본 발명의 제2 실시예에서는 상기 Ar가스의 양에 의해 Ti 및 N의 증착속도를 조절할 수 있다.
즉, Ar가스 리치(Rich)의 경우에 Ti 증착은 우세(리치:Rich)하고, Ar가스가 푸어(Poor)의 경우에 N 증착속도가 우세(리치:Rich)임을 이용하여 Ti, N의 조성을 조절할 수 있다.
또한, 상기 SiH4 리치(Rich)의 경우에 Si 증착은 리치(Rich)인 것을 이용하여, Si의 증착조성을 조절할 수 있다.
결국, 상기 Ar 및 SiH4 의 양을 조절하여 원하는 조성의 Ti:Si:N을 얻을 수 있다.
본 발명의 제2 실시예에서는 N2는 약 30sccm, Ar은 약 30sccm, SiH4는 약 50sccm을 플로우하는 상태에서 약 6500 W의 파워를 가함으로써 Ti:Si:N의 조성이 1:1:1인 TiSiN 막을 얻을 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 Ta, TaN, CVD TiSiN 보다 저렴한 비용으로 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 종래기술의 Ta 등에 비해 층간절연층과 더 좋은 접촉력(Adhesion)을 가진 확산방지막을 얻을 수 있는 효과가 있다.
또한, 본 발명에 의하면 증착 시간이 짧아 높은 생산성을 가지는 효과가 있다. 또한, 본 발명에 의하면 플라즈마 증착에 의하므로 MOCVD TiSiN 보다 저온 증착이 가능하다. 그리고, 본 발명에 의하면 시간조절만으로 TiSiN Film의 두께 및 조성조절이 쉬워 제조공정의 효율이 증대되는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 Ta, TaN, CVD TiSiN 보다 저렴한 비용으로 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 종래기술의 Ta 등에 비해 층간절연층과 더 좋은 접촉력(Adhesion)을 가진 확산방지막을 얻을 수 있는 효과가 있다.
또한, 본 발명에 의하면, TaN 보다 Film 스트레스(Stress)가 작은 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 TaN 보다 시드구리층(Seed Cu) 형성이 쉬운 Cu 확산 방지막을 형성시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 증착 시간이 짧아 높은 생산성을 가지는 효과가 있다.
또한, 본 발명에 의하면 플라즈마 증착에 의하므로 MOCVD TiSiN 보다 저온 증착이 가능하다.
그리고, 본 발명에 의하면 시간조절만으로 TiSiN Film의 두께 및 조성조절이 쉬워 제조공정의 효율이 증대되는 효과가 있다.
Claims (10)
- 기판 위에 층간절연층을 형성하는 단계;상기 층간절연층에 비아홀과 트렌치를 형성하는 단계;상기 비아홀과 트렌치 상에 PVD에 의해 TiN막을 형성하는 단계;상기 TiN막 상에 PVD에 의해 TiSiN막의 확산방지막을 형성하는 단계;상기 확산방지막 상에 구리시드층을 형성하는 단계; 및상기 구리시드층을 이용하여 상기 비아홀과 트렌치에 비아플러그와 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 확산방지막을 형성하는 단계는PVD에 의해 TiN막을 형성하는 단계와 상기 TiN막 상에 PVD에 의해 TiSiN막을 형성하는 단계를 반복함으로써 TiSiN막의 확산방지막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 확산방지막을 형성하는 단계에서,상기 PVD에 의해 TiN막을 형성하는 단계는 1~2초 동안 N2 및 Ar 분위기에서 TiN막을 형성하고,상기 TiSiN막을 형성하는 단계는 1~2초 동안 N2, Ar 및 SiH4 분위기에서 TiSiN막을 형성하고,상기 TiN막을 형성하는 단계와, 상기 TiSiN막을 형성하는 공정을 10회 반복하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제3 항에 있어서,상기 확산방지막을 형성하는 단계에서,상기 Ar의 양에 의해 Ar 리치(Rich)의 경우에 Ti 증착은 리치(Rich)이고, Ar 푸어(Poor)의 경우에 N 증착은 리치(Rich)이며,상기 SiH4 리치(Rich)의 경우에 Si 증착은 리치(Rich)인 것을 이용하여,상기 TiSiN막을 형성하기 위한 Ar 및 SiH4 의 양을 조절하여 TiSiN막을 얻을 수 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 확산방지막을 형성하는 단계에서,상기 TiN막을 형성하는 단계와, 상기 TiSiN막을 형성하는 단계의 시간을 조절함으로써 TiSiN막을 얻을 수 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 기판 위에 층간절연층을 형성하는 단계;상기 층간절연층에 비아홀과 트렌치를 형성하는 단계;상기 비아홀과 트렌치 상에 PVD에 의해 TiSiN막으로 확산방지막을 형성하는 단계;상기 확산방지막 상에 구리시드층을 형성하는 단계; 및상기 구리시드층을 이용하여 상기 비아홀과 트렌치에 비아플러그와 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제6 항에 있어서,상기 TiSiN막은120~140Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제6 항에 있어서,상기 TiSiN막의 형성은10~15초 동안 진행되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제6 항에 있어서,상기 TiSiN막은Ti 타겟물질을 이용하고, Ar, N2, 및 SiH4의 분위기에서 TiSiN막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제9 항에 있어서,상기 확산방지막을 형성하는 단계에서,상기 Ar의 양에 의해 Ar 리치(Rich)의 경우에 Ti 증착은 리치(Rich)이고, Ar 푸어(Poor)의 경우에 N 증착은 리치(Rich)이며,상기 SiH4 리치(Rich)의 경우에 Si 증착은 리치(Rich)인 것을 이용하여,상기 Ar 및 SiH4 의 양을 조절하여 TiSiN막을 얻을 수 있는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082450A KR100744424B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체소자의 제조방법 |
| US11/893,909 US20080057699A1 (en) | 2006-08-29 | 2007-08-17 | Method for manufacturing semiconductor device |
| CNA2007101485673A CN101136360A (zh) | 2006-08-29 | 2007-08-29 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082450A KR100744424B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100744424B1 true KR100744424B1 (ko) | 2007-07-30 |
Family
ID=38499935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060082450A KR100744424B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체소자의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080057699A1 (ko) |
| KR (1) | KR100744424B1 (ko) |
| CN (1) | CN101136360A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8492878B2 (en) | 2010-07-21 | 2013-07-23 | International Business Machines Corporation | Metal-contamination-free through-substrate via structure |
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| KR100528964B1 (ko) | 2002-12-30 | 2005-11-15 | 동부아남반도체 주식회사 | 반도체 소자의 장벽 금속층 형성방법 및 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2006
- 2006-08-29 KR KR1020060082450A patent/KR100744424B1/ko not_active IP Right Cessation
-
2007
- 2007-08-17 US US11/893,909 patent/US20080057699A1/en not_active Abandoned
- 2007-08-29 CN CNA2007101485673A patent/CN101136360A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20080057699A1 (en) | 2008-03-06 |
| CN101136360A (zh) | 2008-03-05 |
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Legal Events
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