JP4236201B2 - 半導体装置の製造方法 - Google Patents
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Description
W.A.Lanford et al.,"Low-temperature passivation of copper by doping with Al or Mg", ThinSolid Films, 262(1995) p.234-241 T. Usui et al., "LowResistive and Highly Reliable Cu Dual-Damascene Interconnect Technology UsingSelf-Formed MnSixOy Barrier Layer", IITC 2005, Session 9.2
(a1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(a2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Mnからなる第1の膜を形成する工程と、
(a3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(a4)前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法が提供される。
(b1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(b2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Cu及びMnを含む第1の膜を形成する工程と、
(b3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(b4)前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法が提供される。
(c1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(c2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりCu及びMnを含む第1の膜を形成する工程と、
(c3)前記第1の膜の上に、CVD法により、Cuを主成分とする導電材料からなる第2の膜を形成する工程と、
(c4)前記凹部内に、Cuを主成分とする導電材料を充填する工程と、
前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法。
保護膜6の上に、低誘電率絶縁材料からなる層間絶縁膜10が形成されている。層間絶縁膜10に、その底面まで達し、導電プラグ5Bの上方を通過する配線溝が形成されている。この配線溝内に第1層目の銅配線11が充填されている。銅配線11は、導電プラグ5Bに接続される。
配線層の層間絶縁膜23に配線溝25が形成され、ビア層の層間絶縁膜21にビアホール24が形成されている。配線溝25はエッチングストッパ膜22の上面まで達する。ビアホール24は、配線溝25の底面に開口するとともに、キャップ膜20を貫通して下層の配線11の上面まで達する。
図2に、第1〜第9の実施例による方法で配線または導電部材を形成するときの下地膜及び導電部材の材料及び堆積方法の一覧を示す。一覧表中のハイフンの左側に記載された「CVD」、「スパッタ」及び「EP」は、それぞれCVD法、スパッタリング法、及び電解めっき法により膜を形成することを意味する。ハイフンの右側に記載された「Mn」、「Cu」、及び「CuMn」は、それぞれ堆積された膜の材料がMn、Cu、及びCuMn合金であることを意味する。
図5Aに示した状態は、第1の実施例による製造方法の説明で参照した図3Bの状態と同一である。
次に、図6A〜図6Cを参照して、第7の実施例による半導体装置の製造方法について説明する。
図6Bに示すように、配線層の層間絶縁膜23の上面、配線溝25の内面、及びビアホール24の内面上に、CVD法を用いて、Mnからなる厚さ2nmの第1の膜32を形成する。第1の膜32は、図3Cに示した第1の実施例における第1の膜32と同じ方法で形成される。
次に、第8の実施例による半導体装置の製造方法について説明する。上述の第7の実施例では、図6Bに示した第1の膜32をMnで形成したが、第8の実施例では、CuとMnとを含む合金で形成する。第1の膜32の成膜は、第4の実施例による第1の膜32と同様のCVD法を用いて行う。
次に、図7A及び図7Bを参照して、第9の実施例による半導体装置の製造方法について説明する。
図7Bに示すように、CVD法によりCuとMnとを含む合金を堆積させて配線溝25及びビアホール24内にCuMn合金を充填する。これによりCuMn合金からなる導電部材34が形成される。すなわち、第9の実施例は、第8の実施例の図6Bに示した第1の膜32の形成を、ビアホール24及び配線溝25内がCuMn合金で完全に充填されるまでそのまま継続して行う方法と同一であると考えることができる。なお、CVD法のみを用いて配線溝25内をCuMn合金で完全に充填することが困難である場合には、CVD法によりCuMn合金を堆積させた後、補完的にCuを電解めっきしてもよい。その後の工程は、第1の実施例の図3Dの状態以降の工程と同一である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
(付記1)
(a1)半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
(a2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Mnからなる第1の膜を形成する工程と、
(a3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(a4)前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
前記工程a3が、
前記第1の膜の表面を覆うように、CVD法またはスパッタリング法により、Cuからなる第2の膜を形成する工程と、
前記第2の膜を電極として、Cuを主成分とする導電材料を電解めっきする工程と
を含む付記1に記載の半導体装置の製造方法。
前記工程a3において、Cuを主成分とする導電材料をCVD法により堆積させることにより、前記凹部内に該導電材料を充填する付記1に記載の半導体装置の製造方法。
(b1)半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
(b2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Cu及びMnを含む第1の膜を形成する工程と、
(b3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(b4)前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
前記工程b2において、Cu原料とMn原料とを同時に供給しながら前記第1の膜を形成する付記4に記載の半導体装置の製造方法。
前記工程b2において、Cu原料とMn原料とを交互に供給しながら前記第1の膜を形成する付記4に記載の半導体装置の製造方法。
前記工程b3において、前記第1の膜を電極として、前記導電材料を電解めっきすることにより、前記凹部内に該導電材料を充填する付記4〜6のいずれかに記載の半導体装置の製造方法。
前記工程b3において、前記工程b2でのCVD法による前記第1の膜の堆積をそのまま継続することにより、前記凹部内にCu及びMnを含む該導電材料を充填する付記4に記載の半導体装置の製造方法。
前記工程b3が、
前記第1の膜の上に、スパッタリング法により、Cuからなる第2の膜を形成する工程と、
前記第2の膜を電極として、Cuを主成分とする導電材料を電解めっきする工程と
を含む付記4に記載の半導体装置の製造方法。
(c1)半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
(c2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりCu及びMnを含む第1の膜を形成する工程と、
(c3)前記第1の膜の上に、CVD法により、Cuを主成分とする導電材料からなる第2の膜を形成する工程と、
(c4)前記凹部内に、Cuを主成分とする導電材料を充填する工程と
を有する半導体装置の製造方法。
前記工程c4において、前記第2の膜を電極として、前記導電材料を電解めっきする付記10に記載の半導体装置の製造方法。
半導体基板の上に、Mn原料とCu原料とを同時に供給しながら、CVD法により、CuとMnとを含む合金を堆積させる半導体装置の製造方法。
前記Mn原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる付記12に記載の半導体装置の製造方法。
2 素子分離絶縁膜
3 MOSFET
4、10、21、23、51、53 層間絶縁膜
5A バリアメタル膜
5B 導電プラグ
6、20、50 キャップ膜
11 配線
22、52 エッチングストッパ膜
24、54 ビアホール
25、55 配線溝
30、60 導電部材
32 第1の膜
33 第2の膜
34 導電部材
35 バリア層
36 被覆膜
40 下地膜
100 チャンバ
101 基板ステージ
102 ヒータ
103 真空ポンプ
104 シャワーヘッド
105 気化器
106 マスフローコントローラ
110、111、112 ガス流路
116、117、118 バルブ
Claims (11)
- (a1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(a2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Mnからなる第1の膜を形成する工程と、
(a3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(a4)前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法。 - 前記工程a3が、
前記第1の膜の表面を覆うように、CVD法またはスパッタリング法により、Cuからなる第2の膜を形成する工程と、
前記第2の膜を電極として、Cuを主成分とする導電材料を電解めっきする工程と
を含む請求項1に記載の半導体装置の製造方法。 - 前記工程a3において、Cuを主成分とする導電材料をCVD法により堆積させることにより、前記凹部内に該導電材料を充填する請求項1に記載の半導体装置の製造方法。
- (b1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(b2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、CVD法により、Cu及びMnを含む第1の膜を形成する工程と、
(b3)前記第1の膜の上に、Cuを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
(b4)前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法。 - 前記工程b3において、前記工程b2でのCVD法による前記第1の膜の形成をそのまま継続することにより、前記凹部内にCu及びMnを含む該導電材料を充填する請求項4に記載の半導体装置の製造方法。
- 前記工程b3が、
前記第1の膜の上に、スパッタリング法により、Cuからなる第2の膜を形成する工程と、
前記第2の膜を電極として、Cuを主成分とする導電材料を電解めっきする工程と
を含む請求項4に記載の半導体装置の製造方法。 - (c1)半導体基板の上に形成されたSi及びOを含む絶縁膜に凹部を形成する工程と、
(c2)前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりCu及びMnを含む第1の膜を形成する工程と、
(c3)前記第1の膜の上に、CVD法により、Cuを主成分とする導電材料からなる第2の膜を形成する工程と、
(c4)前記凹部内に、Cuを主成分とする導電材料を充填する工程と、
前記半導体基板をアニールし、前記絶縁膜中のSi及びOと前記第1の膜中のMnとを反応させ、MnSiO化合物を形成する工程と
を有する半導体装置の製造方法。 - 前記工程c4において、前記第2の膜を電極として、前記導電材料を電解めっきする請求項7に記載の半導体装置の製造方法。
- 前記第1の膜を形成する工程は、Mn原料とCu原料とを同時に供給しながら、CVD法により行う請求項4に記載の半導体装置の製造方法。
- 前記Mn原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる請求項9に記載の半導体装置の製造方法。
- 前記アニールは、酸素添加雰囲気で、300℃〜400℃で行われる請求項1乃至10のいずれか1項に記載の半導体装置の製造方法。
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