JP2007305739A - 半導体装置 - Google Patents

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Abstract

【課題】相異なる絶縁材料によって形成された層間絶縁膜間の界面では、同一の絶縁材料によって形成された層間絶縁膜間の界面に比して、剥離が生じ易い。
【解決手段】半導体装置１は、半導体基板１０、層間絶縁膜２０（第１の層間絶縁膜）、層間絶縁膜３０（第２の層間絶縁膜）、および配線構造４０を備えている。半導体基板１０上には、層間絶縁膜２０が設けられている。層間絶縁膜２０は、第１の絶縁材料によって形成されている。層間絶縁膜２０上には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、第２の絶縁材料によって形成されている。ここで、第１および第２の絶縁材料は、相異なる絶縁材料である。半導体装置１の外周領域には、配線構造４０が形成されている。配線構造４０は、導電プラグを含んで構成され、層間絶縁膜２０と層間絶縁膜３０との界面を貫通している。
【選択図】図２

Description

本発明は、半導体装置に関する。
半導体装置の製造においては、トランジスタ等からなる所定の回路が形成されたウエハをダイシングすることにより、個片化された半導体チップが得られる。ところが、ダイシングの際、チッピングまたは層間絶縁膜の剥離が発生することがある。従来、かかるチッピングや層間絶縁膜の剥離を検出すべく、ダイシング後の各半導体チップに対して、光学顕微鏡を用いた外観確認を実行していた。
しかしながら、ウエハ径の拡大およびチップサイズの縮小に伴い、時間的な制約から全数検査を行うことが困難になってきている。また、チッピング等が発生しているにも関わらず、光学顕微鏡の解像力の限界から、そのチッピング等を検出できないこともある。
これに対して、特許文献１〜３には、ダイシング後により生じたクラックを電気的に検出することが可能な半導体チップが開示されている。これらの文献においては、半導体チップの周縁部に、配線等の導電層が設けられている。半導体チップにクラックが発生すると、その導電層が切断されるため、クラックの発生を電気的な変化として検出することが可能である。
特開平７−１９３１０８号公報 特開２０００−３１２３０号公報 特開２００５−２７７３３８公報
ところで、近年、層間絶縁膜が下層部と上層部とで相異なる絶縁材料によって形成されることがある。例えば、配線距離が比較的長く、それゆえに寄生容量の影響を受け易い上層部では、寄生容量を低減するために、低誘電率材料等、下層部よりも低い誘電率をもつ絶縁材料が用いられることがある。
このように相異なる絶縁材料によって形成された層間絶縁膜間の界面では、同一の絶縁材料によって形成された層間絶縁膜間の界面に比して、剥離が生じ易い。したがって、相異なる絶縁材料によって形成された複数の層間絶縁膜を備える半導体装置においては、ダイシングによって層間絶縁膜どうしの界面で発生する剥離を高い確度で検出することが要求される。
本発明による半導体装置は、回路形成領域を有する半導体装置であって、半導体基板と、上記半導体基板上に設けられ、第１の絶縁材料によって形成された第１の層間絶縁膜と、上記第１の層間絶縁膜上に設けられ、上記第１の絶縁材料とは異なる第２の絶縁材料によって形成された第２の層間絶縁膜と、上記回路形成領域の外側に設けられ、導電プラグを含んで構成された配線構造と、を備え、上記配線構造は、上記第１の層間絶縁膜と上記第２の層間絶縁膜との界面を貫通していることを特徴とする。
この半導体装置においては、回路形成領域の外側に剥離検知用の配線構造が設けられている。また、この剥離検知用の配線構造は、相異なる絶縁材料によって形成された第１および第２の層間絶縁膜の界面を貫通している。このため、当該界面で剥離が発生し、それにより剥離検知用の配線構造に亀裂や切断が生じると、その剥離を剥離検知用の配線構造の電気的な特性の変化に変換することができる。したがって、ダイシング等によって上記界面で剥離が発生しても、この配線構造の電気的な特性の変化を検知することにより、その剥離を高い確度で検出することが可能である。
本発明によれば、相異なる絶縁材料によって形成された層間絶縁膜間の界面で発生した剥離を高い確度で検出することが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明による半導体装置の一実施形態を示す平面図である。図２は、図１のＡ−Ａ'線に沿った断面を示す断面図である。図３は、図１のＢ−Ｂ'線に沿った断面を示す断面図である。図４は、図３のＣ−Ｃ'線に沿った断面を示す断面図である。図５は、図１のＤ−Ｄ'線に沿った断面を示す断面図である。
半導体装置１は、半導体基板１０、層間絶縁膜２０（第１の層間絶縁膜）、層間絶縁膜３０（第２の層間絶縁膜）、および配線構造４０を備えている。半導体基板１０は、例えばシリコン基板である。
半導体基板１０上には、層間絶縁膜２０が設けられている。層間絶縁膜２０は、第１の絶縁材料によって形成されている。層間絶縁膜２０上には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、第２の絶縁材料によって形成されている。ここで、第１および第２の絶縁材料は、相異なる絶縁材料である。本実施形態において第１および第２の絶縁材料は、相異なる誘電率を有する。第１および第２の絶縁材料は、例えば、それぞれ酸化シリコンおよび低誘電率材料である。
低誘電率材料は、比誘電率が３．３未満の絶縁材料である。低誘電率材料としては、例えば、ＳｉＯＣ、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ(ｓｐｉｎ ｏｎ ｇｌａｓｓ)、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)等種々のものを用いることができる。また、低誘電率材料としては、ポーラス状のものを用いることができる。これにより、膜の比誘電率をさらに低くすることができる。
半導体装置１の外周領域には、配線構造４０が形成されている。外周領域は、トランジスタ等の半導体素子が形成された回路形成領域Ｄ１（図１の点線で囲まれた領域）の外側の領域である。外周領域は、半導体装置１のダイシング面から１００μｍ以内の領域であることが好ましい。すなわち、配線構造４０は、半導体装置１のダイシング面から１００μｍ以内の領域に設けられていることが好ましい。外周領域には、回路形成領域Ｄ１を包囲するようにシールリング５０（ガードリング）も形成されている。配線構造４０は、このシールリング５０の外側に設けられている。
配線構造４０は、導電プラグを含んで構成されている。導電プラグは、半導体基板１０の拡散層１２に接続されている。配線構造４０は、層間絶縁膜２０と層間絶縁膜３０との界面を貫通している。配線構造４０は、ビアチェーンとして構成されている。また、このビアチェーンは、回路形成領域Ｄ１の外周の略全体に渡って延在している。ただし、このビアチェーンには切れている箇所があり、その切れている箇所から回路形成領域Ｄ１内にあるパッド９２に接続されている。図５に示すように、ビアチェーン（配線構造４０）とパッド９２とは、拡散層１２を介して電気的に接続されている。一方、ビアチェーンとシールリング５０とは、互いに電気的に分離されている。かかる構成により、配線構造４０の抵抗値を半導体装置１の外部から測定することができる。
層間絶縁膜３０上には、層間絶縁膜７２、層間絶縁膜７４および層間絶縁膜７６が順に積層されている。本実施形態において各層間絶縁膜７２，７４，７６の材料は、上記第２の絶縁材料である。
本実施形態の効果を説明する。半導体装置１においては、回路形成領域Ｄ１の外側の外周領域に配線構造４０が設けられている。また、この配線構造４０は、相異なる絶縁材料によって形成された層間絶縁膜２０と層間絶縁膜３０との界面を貫通している。このため、当該界面で剥離が発生し、それにより配線構造４０に亀裂や切断が生じると、その剥離を電気的な特性の変化に変換することができる。電気的な特性の変化とは、配線構造４０の抵抗値の変化または容量値の変化等である。
したがって、ダイシング等によって上記界面で剥離が発生しても、その剥離を高い確度で検出することが可能である。また、この検出は、製品としての半導体装置１の出荷前に限らず、出荷後に行うこともできる。よって、製造の際（特にダイシングの際）に生じた剥離に限らず、製造後に生じた剥離を検出することも可能である。
また、第１および第２の絶縁材料が相異なる誘電率を有している。このように誘電率が相異なる層間絶縁膜（層間絶縁膜２０および層間絶縁膜３０）どうしの界面では、剥離が生じ易い。それゆえ、当該界面で発生する剥離を高い確度で検出することが可能な半導体装置１が特に有用となる。
第１の絶縁材料が酸化シリコンであり、第２の絶縁材料が低誘電率材料である場合、層間絶縁膜２０におけるパターニングの微細化と、層間絶縁膜３０における寄生容量の低減とを両立することができる。
配線構造４０がビアチェーンとして構成されている。これにより、簡易な構成で、回路形成領域Ｄ１の外周に沿って延在する配線構造４０を実現することができる。特にこのビアチェーンは、回路形成領域Ｄ１の外周の略全体に渡って延在している。これにより、回路形成領域Ｄ１の外周のどの位置で剥離が生じても、その剥離を高い確度で検出することができる。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては１層目の層間絶縁膜２０が第１の絶縁材料で形成されるとともに２層目以上の層間絶縁膜３０，７２，７４，７６が第２の絶縁材料で形成された例を示した。しかし、図６に示すように、層間絶縁膜２０，７４ａが第１の絶縁材料で形成されるとともに、層間絶縁膜３０，７２，７６が第２の絶縁材料で形成されていてもよい。同図においては、層間絶縁膜２０と層間絶縁膜３０との界面、層間絶縁膜７２と層間絶縁膜７４ａとの界面および層間絶縁膜７４ａと層間絶縁膜７６との界面の全てを配線構造４０が貫通している。あるいは、図７に示すように、層間絶縁膜２０，３０ａが第１の絶縁材料で形成されるとともに、層間絶縁膜７２，７４，７６が第２の絶縁材料で形成されていてもよい。同図においては、層間絶縁膜３０ａと層間絶縁膜７２との界面を配線構造４０が貫通している。
上記実施形態においては各層間絶縁膜（例えば層間絶縁膜２０）が単層である場合を例示した。しかし、各層間絶縁膜が、相異なる絶縁材料によって形成された複数の絶縁膜からなる積層構造を有していてもよい。その場合も、それらの絶縁膜間の界面を配線構造４０が貫通していることが好ましい。
上記実施形態においては配線構造４０を構成する導電プラグが拡散層１２に接続された例を示したが、図８に示すように、導電プラグはゲート電極６８に接続されていてもよい。
上記実施形態においては配線構造４０がパッド９２に接続された例を示したが、配線構造４０は、図９に示すように、回路形成領域Ｄ１内に形成された内部選別回路９４に接続されてもよい。これらの配線構造４０と内部選別回路９４との間の接続は、図５で説明した、配線構造４０とパッド９２との間の接続と同様である。この内部選別回路９４は、例えば、亀裂や切断により配線構造４０の抵抗値がある値を超えているときにハイ（またはロー）信号を出力し、そうでないときにロー（またはハイ）信号を出力するものである。
上記実施形態においては配線構造４０が回路形成領域Ｄ１の外周の略全体に設けられた例を示したが、配線構造４０は回路形成領域Ｄ１の外周の一部のみに設けられていてもよい。配線構造４０を回路形成領域Ｄ１の外周の一部のみに設ける場合は、コーナー部に設けることが特に好ましい。また、配線構造４０がシールリング５０の外側に設けられた例を示したが、配線構造４０はシールリング５０の内側、すなわち回路形成領域Ｄ１とシールリング５０との間に設けられてもよい。ただし、シールリング５０を設けることは必須ではない。
上記実施形態においては第１および第２の絶縁材料として相異なる誘電率を有するものを例示したが、第１および第２の絶縁材料は、相異なる絶縁材料であればどのような組合せであってもよい。例えば、組成が相異なる低誘電率材料どうしの組合せであってもよい。また、第１および第２の絶縁材料のうち一方が炭素原子（Ｃ）を含む材料であり、もう一方は炭素原子を含まない材料であってもよい。このように炭素原子を含む層間絶縁膜と含まない層間絶縁膜との界面でも剥離が生じ易いため、当該界面で発生する剥離を高い確度で検出することが可能な本発明が特に有用となる。
本発明による半導体装置の一実施形態を示す平面図である。 図１のＡ−Ａ'線に沿った断面を示す断面図である。 図１のＢ−Ｂ'線に沿った断面を示す断面図である。 図３のＣ−Ｃ'線に沿った断面を示す断面図である。 図１のＤ−Ｄ'線に沿った断面を示す断面図である。 実施形態の一変形例に係る半導体装置を示す断面図である。 実施形態の他の変形例に係る半導体装置を示す断面図である。 実施形態の他の変形例に係る半導体装置を示す断面図である。 実施形態の他の変形例に係る半導体装置を示す平面図である。
符号の説明
１ 半導体装置
１０ 半導体基板
１２ 拡散層
２０ 層間絶縁膜
３０ 層間絶縁膜
３０ａ 層間絶縁膜
４０ 配線構造
５０ シールリング
６８ ゲート電極
７２ 層間絶縁膜
７４ 層間絶縁膜
７４ａ 層間絶縁膜
７６ 層間絶縁膜
９２ パッド
９４ 内部選別回路
Ｄ１ 回路形成領域

Claims (12)

  1. 回路形成領域を有する半導体装置であって、
    半導体基板と、
    前記半導体基板上に設けられ、第１の絶縁材料によって形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に設けられ、前記第１の絶縁材料とは異なる第２の絶縁材料によって形成された第２の層間絶縁膜と、
    前記回路形成領域の外側に設けられ、導電プラグを含んで構成された配線構造と、を備え、
    前記配線構造は、前記第１の層間絶縁膜と前記第２の層間絶縁膜との界面を貫通していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１および第２の絶縁材料は、相異なる誘電率を有する半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１および第２の絶縁材料のうち一方のみが炭素原子を含む半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第１の絶縁材料は酸化シリコンであり、
    前記第２の絶縁材料は低誘電率材料である半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記配線構造は、当該半導体装置のダイシング面から１００μｍ以内の領域に設けられている半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記配線構造は、前記回路形成領域の外周に沿って延在するビアチェーンとして構成されている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ビアチェーンは、前記回路形成領域の外周の略全体に渡って延在している半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記回路形成領域を包囲するシールリングを備え、
    前記配線構造は、前記シールリングの外側に設けられている半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記配線構造を構成する前記導電プラグは、前記半導体基板の拡散層に接続されている半導体装置。
  10. 請求項１乃至８いずれかに記載の半導体装置において、
    前記配線構造を構成する前記導電プラグは、前記半導体基板上のゲート電極に接続されている半導体装置。
  11. 請求項６に記載の半導体装置において、
    前記ビアチェーンは、前記回路形成領域の外周の一部に設けられている半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記回路形成領域の外周の一部は、当該外周のコーナー部である半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2010056428A (ja) * 2008-08-29 2010-03-11 Fukuoka Univ チェックパターン及び実装評価装置
JP2017142252A (ja) * 2016-02-10 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 破損検出を備えた半導体チップ
KR20170133146A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 반도체 장치
JP2019533164A (ja) * 2016-10-28 2019-11-14 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 亀裂検出回路搭載装置および検出システム

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482131B2 (en) * 2011-07-31 2013-07-09 Nanya Technology Corp. Via structure
TW201513242A (zh) * 2013-09-02 2015-04-01 Biotronik Se & Co Kg 晶片及晶片製造方法
US9287184B2 (en) 2013-12-13 2016-03-15 Micron Technology, Inc. Apparatuses and methods for die seal crack detection
US9589914B2 (en) 2014-11-28 2017-03-07 Infineon Technologies Ag Semiconductor chip
WO2016180756A1 (de) * 2015-05-11 2016-11-17 Robert Bosch Gmbh Kontaktviakette als korrosionsdetektor
EP3425664A1 (en) * 2017-07-07 2019-01-09 Nxp B.V. Integrated circuit with a seal ring
US10446507B2 (en) 2017-08-30 2019-10-15 Micron Technology, Inc. Semiconductor devices and semiconductor dice including electrically conductive interconnects between die rings
KR102475495B1 (ko) * 2018-01-29 2022-12-07 삼성전자주식회사 반도체 장치
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193108A (ja) * 1993-12-27 1995-07-28 Oki Electric Ind Co Ltd 半導体チップ及びそのクラック検出方法
JPH09283514A (ja) * 1996-04-09 1997-10-31 Sony Corp 電子デバイス材料及びその製造方法
JPH11135620A (ja) * 1997-10-24 1999-05-21 Nec Corp 半導体装置の製造方法
JP2002324838A (ja) * 2001-03-15 2002-11-08 Chartered Semiconductor Mfg Ltd デュアルダマシン相互接続における有機物誘電体の密着性を改良する方法
JP2005109393A (ja) * 2003-10-02 2005-04-21 Nec Electronics Corp 半導体チップ及び評価方法
JP2005203578A (ja) * 2004-01-16 2005-07-28 Matsushita Electric Ind Co Ltd 半導体装置の評価方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
JP2004235548A (ja) * 2003-01-31 2004-08-19 Nec Electronics Corp 半導体装置およびその製造方法
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3778445B2 (ja) * 2003-03-27 2006-05-24 富士通株式会社 半導体装置
JP2005033173A (ja) * 2003-06-16 2005-02-03 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2006196668A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 半導体装置及びその製造方法
JP4900239B2 (ja) * 2005-02-18 2012-03-21 日本電気株式会社 有機シリコン系膜の形成方法、当該有機シリコン系膜を有する半導体装置及びその製造方法
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193108A (ja) * 1993-12-27 1995-07-28 Oki Electric Ind Co Ltd 半導体チップ及びそのクラック検出方法
JPH09283514A (ja) * 1996-04-09 1997-10-31 Sony Corp 電子デバイス材料及びその製造方法
JPH11135620A (ja) * 1997-10-24 1999-05-21 Nec Corp 半導体装置の製造方法
JP2002324838A (ja) * 2001-03-15 2002-11-08 Chartered Semiconductor Mfg Ltd デュアルダマシン相互接続における有機物誘電体の密着性を改良する方法
JP2005109393A (ja) * 2003-10-02 2005-04-21 Nec Electronics Corp 半導体チップ及び評価方法
JP2005203578A (ja) * 2004-01-16 2005-07-28 Matsushita Electric Ind Co Ltd 半導体装置の評価方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2010056428A (ja) * 2008-08-29 2010-03-11 Fukuoka Univ チェックパターン及び実装評価装置
JP2017142252A (ja) * 2016-02-10 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 破損検出を備えた半導体チップ
KR20170133146A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 반도체 장치
KR102611982B1 (ko) * 2016-05-25 2023-12-08 삼성전자주식회사 반도체 장치
JP2019533164A (ja) * 2016-10-28 2019-11-14 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 亀裂検出回路搭載装置および検出システム
US10996265B2 (en) 2016-10-28 2021-05-04 Huawei Technologies Co., Ltd. Apparatus equipped with crack detection circuit and detection system

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